JPH05268204A - デジタル中継装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明はデジタル中継装置に関し，多断中継が
必要なデジタル回線網の一つの端局や中継装置において
一時的回線障害が生じた時に後続局に過渡的な同期外れ
を波及させることなく同期復旧ができることを目的とす
る。 【構成】光回線からデータ及びクロックを抽出する受信
部，同期信号を検出する同期部，受信クロックと内部ク
ロックの位相差に対応する電圧を受け取る電圧制御発振
器，受信部で抽出したデータ信号を直並列変換した出力
を受け取り送信フレームを作成して出力する多重部と，
同期部と多重部で発生するフレームフェーズの一致を検
出する検出部とモード制御部とを備える。モード制御部
は，回線障害の信号により異常モードとなり電圧制御発
振器をフリーラン状態とし，障害復旧により復旧モード
となり，位相差に対応する電圧を保持し，フェーズの一
致をみる迄電圧制御発振器に対して保持電圧に他の電圧
を加算して周波数を早めるよう構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は多中継が必要なデジタル
回線網におけるデジタル中継装置。近年，米国で標準化
されＣＣＩＴＴで検討されているＳＯＮＥＴ（Synchron
ous Optical Network)や, 同期デジタルハイアラキー
（ＳＤＨ: Synchronous Digital Hierarchy)に対応した
光回線網では，回線障害が発生すると後続のシステムに
将棋倒しに同期外れが波及しないようにホールドオーバ
ー方式を採用している。これは回線復旧時に再ハンティ
ングが必要とされる方式では，保守サービスの点で不利
なためである。しかし，ホールドオーバー方式は装置が
複雑且つ高価となるためその改善が望まれている。

【０００２】

【従来の技術】従来の多チャネルのデジタル信号が多重
化されたデジタル回線の中継装置では，受信信号から抽
出したクロックを用いて受信信号のフレームパターンを
検出して同期をとり，自局で発生した位相同期したクロ
ックで後続の中継装置または受信端局へ送信を行う方式
が多く採用されている。この場合，回線障害等により受
信クロックが受信できなくなると，自走クロックにより
フレームを送信するため，回線障害が復旧するとフレー
ム位置がずれているので，後続のシステムでは再ハンテ
ィングを余儀なくされる方法が用いられている。

【０００３】これに対し最近は，入力のクロック周波数
を長期に渡り記憶して，回線障害が発生すると，この記
憶したクロック周波数を維持してフレーム構成を保つよ
うにする方式が使用されるようになった。この方式はホ
ールドオーバ方式と呼ばれ，回線復旧時に再ハンティン
グをする必要がないという利点がある。

【０００４】図５にホールドオーバー方式の構成を示
す。図５において，光回線からの光信号は光受信回路
（ＯＲ：Optical Receiver）４０において光・電気変換
された後，図示されない後続の装置にデータとして受け
渡される。受信データの中からクロック信号成分が抽出
されてこれをｎ分周回路４１で低い周波数に落として位
相比較回路４２に供給される。位相比較回路４２から
は，抽出クロックとＶＣＯ（Voltage Control Oscilato
r:電圧可変制御発信器）４９からのクロックの個々のｎ
分周出力の定常位相差（ＶＣＯのクロック安定時）を表
す信号が出され，更にサンプリング回路４３においてサ
ンプリングクロックにより計数され，計数値は数字デー
タとしてＲＡＭ４４に記憶される。

【０００５】ＣＰＵ４６，ＲＡＭ４４，ＲＯＭ４５はプ
ログラム制御により動作し，ＲＡＭ４４にデータが記憶
されると，そのデータは一定のタイミング後にそれに対
応する周波数を発生するためのデジタルデータをＲＯＭ
４５にアクセスさせるために使用される。順次入力する
位相比較回路４２の出力に対応するデジタル信号がＲＯ
Ｍ４５から取り出されると，その信号はＤ／Ａ変換回路
４７でアナログ信号に変換され，フィルタ４８で低域成
分のアナログ信号に波形を変換してＶＣＯ４９に供給さ
れる。ＶＣＯ４９は入力する信号の電圧に応じた周波数
で発振動作を行い，発振出力はｎ分周回路５０で分周さ
れて分周出力は位相比較回路４２において，受信信号の
クロックのｎ分周出力と位相が比較される。このＶＣＯ
４９から出力されるクロックは同期クロックとして中継
装置の各回路に供給される。 この構成により安定時に
は，ＰＬＬ（Phase Locked Loop)の原理により一定した
ＶＣＯ４９の出力クロック周波数でｎ分周出力間の定常
位相差が保たれ，デジタルデータも固定する。

【０００６】回線障害が発生するとダウン（ＤＷＮ）検
出回線５１で検出されてＣＰＵ４６に通知される。する
と，ＣＰＵ４６は位相同期ループを切り離して，ＶＣＯ
４９はＲＡＭ４４に障害発生以前に記憶された古いデー
タにさかのぼってアクセスが行われて，ＲＯＭ４５から
発生する制御量が凍結されて自走させる。この自走モー
ドで上位局からのクロック信号を受けることができなく
なっても，高精度に数日以上安定した動作が可能であ
る。

【０００７】上記の方式の他に，独自のフレームにより
動作し，受信フレームと送信フレームの間に一定の関係
を持たない方式がある。この方式では回線障害時にはＶ
ＣＯをフリーランとする。その方式では，内部のデータ
はフレーム構成との間に一定の関係を持たないため，複
数の端局においてフレーム同期が取られるＳＯＮＥＴの
ようなネットワークとは異なった思想のシステムであ
る。

【０００８】

【発明が解決しようとする課題】上記図５に示すホール
ドオーバー方式では，回線断の時間が長い場合にも自走
時の凍結クロック周波数の精度が要求されるので，ＣＰ
ＵやＲＡＭ，ＲＯＭ及びプログラム等のために回路規模
が大きくなり，高価格になるという問題があった。ま
た，ＳＯＮＥＴ等のネットワークのように接続する各局
が同期信号に基づいて動作を行う場合には, 独自のフレ
ームにより動作する方式を用いることができない。

【０００９】本発明は多断中継が必要なデジタル回線網
の一つの端局や中継装置において一時的回線障害が生じ
た時に後続局に過渡的な同期外れを波及させることなく
同期復旧ができるデジタル中継装置を提供することを目
的とする。

【００１０】

【課題を解決するための手段】図１は本発明の基本構成
図である。図１において，１は受信部，２は同期部，３
は直並列変換部（Ｓ／Ｐ），４は受信データを内部で発
生するフレームパターンと共に同期クロックにより多重
化して送信フレームを作成する多重部，５は受信フレー
ムと送信フレームのフェーズの一致を検出するフレーム
フェーズ一致検出部，６は回線障害等で同期が取れない
時スイッチＳＷ１〜ＳＷ４を制御する信号〜を発生
して正常状態に戻すためのモード制御を行うモード制御
部，７はＶＣＯの出力と受信信号のクロックを分周して
位相比較を行う位相比較部，８は電圧制御発振器（ＶＣ
Ｏ），９は電圧加算部，１０はラグフィルタ，１１〜１
４はスイッチ１（ＳＷ１）〜スイッチ４（ＳＷ４）を表
す。

【００１１】本発明は回線障害時にはＶＣＯをフリーラ
ンとして受信データと送信データ間にフレーム位相間の
ずれが生じても，回線復帰時からフレーム位相が合致す
るまでの間ＶＣＯのクロック周波数を速くして又は遅く
して後続のシステムに同期外れ等の問題が発生しないよ
うにするものである。

【００１２】

【作用】図１において，光回線から入力した光信号は電
気信号に変換されデータ（ｄａｔａ）とクロック（ＣＬ
Ｋ）が抽出され，データは中継のために直並列変換部３
で並列信号に変換される。抽出されたクロック（ＣＬ
Ｋ）はデータと共に同期部２に入力され，ここで信号中
のフレームパターン（同期パターン）が検出されフレー
ムフェーズ一致検出部５に出力する。多重部４はＶＣＯ
８から出力するクロック（ｃｌｋ）により動作し直並列
変換部３からの並列データを取り出して送信フレーム構
成の中に各データを多重化する動作を行い，同期用のフ
レームパターンを発生してフレーム中に設定する。

【００１３】また，抽出したクロック（ＣＬＫ）と，Ｖ
ＣＯ８から発生するクロック（ｃｌｋ）は位相比較部７
に入力し，それぞれ分周されて位相比較が行われ，位相
差に対応する電圧が出力される。この電圧出力はラグフ
ィルタ１０を経てＶＣＯ８へ入力され発振周波数を制御
する。また，多重部４で発生する送信フレームの先頭と
同期部２で検出した受信フレームの先頭のフェーズが一
致しているか否かをフレームフェーズ一致検出部５で検
出する。

【００１４】モード制御部６は，同期部２から回線障害
等による同期が取れない場合，障害信号を受けて異常モ
ードとなる。すると制御信号によりＳＷ４（１４）を
オフにし，データを多重部４へ入力させず，代わりに警
報データを発生させる。ＶＣＯ８は位相制御部７に受信
部１からのクロック（ＣＬＫ）が入力されなくなるとフ
リーラン状態となり多重部４にクロック（ｃｌｋ）を供
給し続ける。

【００１５】回線障害から復旧して同期部２の同期が復
帰してモード制御部６への障害信号が解除すると，位相
比較部７はＶＣＯ８の周波数を受信クロックへ引き込む
動作を行うと，モード制御部６は復旧モードになる。最
初にスイッチＳＷ２（１２）をオフにして位相比較部７
の出力をラグフィルタ１０に保持すると共にスイッチＳ
Ｗ１（１１）をオフにして，位相比較部７の引き込み状
態（定常位相差）を記憶する。次いで，スイッチＳＷ３
（１３）をオンとして電圧を電圧加算部９に入力するこ
とによりラグフィルタ１０の保持電圧に電圧Ｖａを加算
してＶＣＯ８を駆動する。これによりＶＣＯ８の出力ク
ロック（ｃｌｋ）は入力クロック（ＣＬＫ）より速くま
たは遅く動作するので，多重部４から発生するフレーム
の先頭が同期部２から検出されるフレームの先頭に追い
ついて一致を検出することができる。フレームフェーズ
一致検出部５で一致出力が発生するとモード制御部６は
通常モードとなりスイッチＳＷ１，ＳＷ２，ＳＷ４をオ
ンとし，スイッチＳＷ３をオフにする。

【００１６】

【実施例】図２は実施例の構成図，図３はモード制御部
の動作フローである。図２において，２０は光回線から
の光信号を受信して電気信号に変換し，データ信号とク
ロック信号を抽出する受信回路，２１は同期回路，２２
は直並列変換回路，２３はスイッチＳＷ４，２４はフレ
ームパターン発生・多重回路，２５はフレームフェーズ
一致検出回路，２６はモード制御回路，２７−１，２７
−２はスイッチＳＷ１を構成し，前者は受信クロック
（ＣＬＫ）を入力し，後者はＶＣＯの出力クロック（ｃ
ｌｋ）を入力する。２８，２９はｎ分周回路，３０は位
相比較回路，３１はスイッチＳＷ２，３２は抵抗，コン
デンサを含む低域通過特性をもつラグフィルタ，３３は
スイッチＳＷ３，３４は電圧加算回路，３５は電圧制御
発振器（以下，ＶＣＯという）である。

【００１７】実施例の動作を図３のモード制御部の動作
フローを参照しながら説明する。同期が安定し，モード
制御回路２６が通常モードと判断している時（図３のＳ
１），スイッチＳＷ１，ＳＷ２，ＳＷ４は接続（オ
ン），ＳＷ３は開放（オフ）され，同期回路２１からア
ラーム信号（ＡＬＭ）が発生せず，同期回路２１とフレ
ームパターン発生・多重回路２４のフレーム位相関係は
一致してフレームフェーズ一致検出回路２５から一致検
出出力を発生している。また，直並列変換回路２２は受
信回路２０からの直列データを受け取りｍビットのデー
タ毎にフレームパターン発生・多重回路２４からの読み
出しクロックにより並列に読み出されてフレームパター
ン発生・多重回路２４内で発生するフレームパターンと
共に送信フレームに多重化されて，送信される。

【００１８】この状態で，回線障害が発生して同期回路
２１から同期外れアラーム信号（ＡＬＭ）がモード制御
回路２６に供給されると（図３のＳ２），異常モードと
なる（図３のＳ３）。この時，スイッチＳＷ１，ＳＷ
２，ＳＷ３の状態は変わらないが，スイッチＳＷ４を開
放（オフ）にし（図３のＳ４），データの中継を停止さ
せる。これによりフレームパターン発生・多重回路２４
はＡＩＳ（アラーム・インジケーティング・シグナル）
信号設定の為のデータの読み込みに切り替わる。また，
受信回路２０からのクロックＣＬＫ入力がなくなると，
ｎ分周回路２８はクロックが入力されないのでＶＣＯ３
５はフリーラン状態となるが，フレームパターン発生・
多重回路２４から出力する信号のフレームには異常を発
生せず，後続システムの同期外れを誘発しない。

【００１９】異常モードにおいて，回線障害が復旧する
と，受信回路２０からのデータ，クロックＣＬＫ入力が
安定し，同期回路２１が同期復帰することによりアラー
ムＡＬＭ信号が解除される（図３のＳ５）。その一方
で，ＰＬＬ動作によるＶＣＯ３５がフリーラン状態か
ら，受信クロックＣＬＫによる周波数クロックの状態に
移行して，ｎ分周回路２８，２９間における一定の位相
差関係が安定する。モード制御回路２６は同期復帰から
ＰＬＬ引き込み所要時間Ｔが経過するのを待って異常モ
ードから復旧モードに移る（図３のＳ６）。

【００２０】復旧モードでは，異常モード中にクロック
周波数のずれにより生じた上位システムからのフレーム
位相とフレームパターン発生・多重回路２４の自走フレ
ームとの位相差を後続システムに同期外れを波及させず
に詰める作業をする。すなわち，復旧モードの最初に，
回線障害復旧後のクロック周波数を記憶する意味でＰＬ
Ｌ引き込み状態を凍結する。このためスイッチＳＷ２を
オフにし（図３のＳ７），抵抗とコンデンサで構成する
ローパスフィルタであるラグフィルタ３２のチャージ電
圧をコンデンサに保持し，直ぐ後にスイッチＳＷ１をオ
フにしてｎ分周回路２８，２９の定常位相差を記憶する
（図３のＳ８）。

【００２１】次にスイッチＳ３をオンにすると（図３の
Ｓ９），加算用の電圧Ｖａが電圧加算回路３４に供給さ
れてＶＣＯ３５の設定電圧が保持電圧より高く（または
低く）設定されるのでＶＣＯ３５の出力クロックは入力
クロックＣＬＫより後段システムのＰＬＬの引き込み可
能な範囲内で速く（または遅く）動き始める。従って，
フレームパターン発生・多重回路２４の先頭フレームビ
ットから後続（又は先行）のｍビットを含むタイミング
ＦＰ１は，入力データの先頭フレームビットから後続の
ｍビットを含むタイミングＦＰ２に短時間で追いつく
（又は追いつかれる）。

【００２２】この動作において，ｍビットは直並列変換
回路２２に記憶されるビット数であり，これを読み出し
クロックタイミングで並列にフレームパターン発生・多
重回路２４内のレジスタ（図示せず）にラッチし，順次
直列データとして読み出されるので，入力フレームと読
み出しフレームとの間にｍビット分の読み込みタイミン
グ取得の位相余裕が与えられている。フレームフェーズ
の一致をフレームフェーズ一致検出回路２５が検出する
と（図３のＳ１０），その検出出力がモード制御回路２
６に供給されてモード制御回路２６は通常モードに復帰
する（図３のＳ１１）。

【００２３】モード制御回路２６はこれにより，スイッ
チＳＷ１，ＳＷ２，ＳＷ４をオンとし，スイッチＳＷ３
をオフにする（図３のＳ１２）。従って，装置は入力デ
ータと出力データのフレーム位相の合致した状態と，同
期復帰直後に安定したクロックｃｌｋのスピードで再び
動き始める。

【００２４】上記のｍビット数の設計により復旧モード
から通常モードへ移行する際に発生するクロック周波
数，クロック位相の僅かなギャップは問題とはならなく
なる。図４は他の実施例の構成図であり，上記図２の実
施例のｎ分周回路２８を変更した構成である。

【００２５】図４の構成は，上記図２に示すｎ分周回路
２８の部分に設けられる。すなわち，図２ではＶＣＯ３
５のクロックｃｌｋを入力する１つのｎ分周回路２８が
設けられているが，図４の場合，ｎ分周回路２８０とｎ
分周回路２８１の２つが設けられ，ｎ分周回路２８０は
受信回路２０からの受信クロックＣＬＫを受け取って分
周を行い，ｎ分周回路２８１はＶＣＯ３５からのクロッ
クｃｌｋを受け取って分周を行う。そして，ｎ分周回路
２８１はｎ分周回路２８０からリセット信号（ｎ個のク
ロック入力毎に発生するキャリー信号）出力をリセット
端子に入力する。このため，ｎ分周回路２８１はｎ分周
回路２８０がｎ個のクロックを入力する毎にリセットさ
れて両者の位相同期関係が維持される。また，ｎ分周回
路２８１の出力は上記図２の位相比較回路３０に供給さ
れて，ｎ分周回路２９と位相差の比較が行われる。

【００２６】この図４の構成によれば，回線障害により
図２の受信回路２０からクロックＣＬＫが入力されなく
なってモード制御回路２６が異常モードになった時に
も，ＶＣＯ３５はフリーランとはならず，ｎ分周回路２
８１から定常位相差が位相比較回路３０に供給されて入
力クロックＣＬＫの周波数が保存される。従って，比較
的短時間のクロック断の場合には，フレームスリップ
（フレームフェーズの一致が得られない状態）の発生を
防止することができる。

【００２７】

【発明の効果】本発明によれば多中継が必要なデジタル
回線網の端局や中継装置において，簡単な構成により回
線障害が生じても後続のシステムに同期外れが波及する
ことなく，しかも回線復旧時からフレーム位相の同期を
早期に取ることができる。

【図面の簡単な説明】

【図１】本発明の基本構成図である。

【図２】実施例の構成図である。

【図３】モード制御部の動作フローである。

【図４】他の実施例の構成図である。

【図５】ホールドオーバ方式の構成図である。

【符号の説明】

１ 受信部 ２ 同期部 ３ 直並列変換部（Ｓ／Ｐ） ４ 多重部 ５ フレームフェーズ一致検出部 ６ モード制御部 ７ 位相比較部 ８ 電圧制御発振器（ＶＣＯ） ９ 電圧加算部 10 ラグフィルタ 11〜14 スイッチ１（ＳＷ１）〜スイッチ４（ＳＷ
４）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 デジタル中継装置において， 光回線からデータ及びクロックを抽出する受信部，受信
   部からのデータ及びクロックから同期信号を検出する同
   期部，受信信号のクロックと内部クロックの位相を比較
   して位相差に対応する電圧を発生する位相比較部，その
   位相差に対応する電圧により周波数が制御された内部ク
   ロックを発生する電圧制御発振器，受信部で抽出したデ
   ータ信号を並列に変換する直並列変換部と，直並列変換
   部のデータを内部クロックにより読み出して送信フレー
   ムを作成して出力する多重部と，前記同期部と多重部で
   発生するフレームフェーズの一致を検出するフレームフ
   ェーズ一致検出部及びモード制御部とを備え， モード制御部は，同期部により回線障害による同期外れ
   を検出すると異常モードとなり前記直並列変換部から多
   重部への信号出力を停止させ，電圧制御発振器をフリー
   ラン状態とし， 回線障害の復旧により復旧モードになると前記位相比較
   部からの位相差に対応する電圧を保持すると共に，前記
   位相比較部への各クロック入力を禁止し，電圧制御発振
   器に対して前記保持した電圧に他の電圧を加算して印加
   し， 前記周波数が早められた又は遅くなった内部クロックに
   より多重部のフレームを回転し，前記フレームフェーズ
   一致検出部から一致出力を検出すると通常モードとなる
   ことを特徴とするデジタル中継装置。
2. 【請求項２】 請求項１において， 受信クロックと電圧制御発振器からのクロックが前記位
   相比較部へ入力するか否かを制御する第１のスイッチ
   と，位相比較部からの位相差に対応する電圧信号を保持
   させるために位相比較部と電圧保持手段との間に設けら
   れた第２のスイッチと，電圧制御発振器に対し加算電圧
   を印加をするか否かの制御を行う第３のスイッチと，前
   記直並列変換部の並列データが多重部へ伝送させるか否
   かを制御する第４のスイッチを備え， 前記第１乃至第４のスイッチは，モード制御部により各
   モードに対応してオン・オフ制御されることを特徴とす
   るデジタル中継装置。
3. 【請求項３】 請求項１において， 前記位相比較部は，受信クロックが入力される第１のｎ
   分周回路と，電圧制御発振器のクロックが入力される第
   ２のｎ分周回路と， さらに前記受信クロックを入力する第１のｎ分周回路か
   らのリセット信号（キャリー信号）によりリセットさ
   れ，電圧制御発振器のクロックが入力される第３のｎ分
   周回路と， 前記第２のｎ分周回路の出力と第３のｎ分周回路の出力
   とを入力する位相比較回路とを備えることを特徴とする
   デジタル中継装置。