JP3884956B2 - Ｓｄｈ伝送装置 - Google Patents

Description

本発明は、ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）伝送網やＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）等の新同期網に適用されるＳＤＨ伝送装置に関する。

図４８はＳＯＮＥＴ（ＳＤＨ伝送網）の構成例を示すブロック図で、この図４８に示すＳＯＮＥＴ１００は、例えば、ＯＣ−１９２レベルのデータ伝送速度（約１０Ｇｂｐｓ）を扱う１０Ｇリングネットワーク１０１と、ＯＣ−１２レベルのデータ伝送速度（約６２２Ｍｂｐｓ）を扱うＯＣ（Ｏｐｔｉｃａｌ Ｃａｒｒｉｅｒ）−１２ループリングネットワーク１０２及びＯＣ−３レベルのデータ伝送速度（約１５５Ｍｂｐｓ）を扱うＯＣ−３ループリングネットワーク１０３とが、ゲートウェイとなるＳＯＮＥＴ（ＳＤＨ）伝送装置１１１，１１２，１２１及び１２２を介して相互に接続されたマルチリング構成になっている。なお、伝送装置１２１は、ＤＳ３（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ ｌｅｖｅｌ ３）もしくはＳＴＳ−１レベルのデータ伝送速度（約５１Ｍｂｐｓ）のリングネットワーク１０４も収容している。

このため、少なくとも、ゲートウェイとなるＳＯＮＥＴ伝送装置１１１，１１２，１２１及び１２２には、複数種類のデータ伝送速度の信号に対する処理をサポートする機能やクロスコネクト（ＴＳＡ：Ｔｉｍｅ Ｓｌｏｔ Ａｓｓｉｇｎｍｅｎｔ）機能等が必要になる。例えば、ＳＯＮＥＴ伝送装置（以下、単に「伝送装置」ということもある）１２１に着目すれば、ＯＣ−１２，ＯＣ−３，ＤＳ３，ＳＴＳ−１等の各レベルの信号処理を行なえることが必要であり、また、受信信号を所望のリングネットワーク１００〜１０４にクロスコネクトできることも必要である。

このような機能をサポートするため、伝送装置１２１には、その要部の構成に着目すると、例えば図４９に示すように、ＯＣ−１２／ＯＣ−３対応の高次群インタフェースユニット２０１及びＤＳ３／ＳＴＳ−１対応の低次群インタフェースユニット２０２がそれぞれ送受信先数に応じて適宜数分設けられるとともに、これらの各インタフェースユニット（以下、ＩＦ盤という）２０１，２０２を収容して、チャンネル単位（ここでは、ＳＴＳ−１）単位のクロスコネクト処理を行なうＳＴＳクロスコネクトユニット２０３が設けられる。なお、２０４は各ユニット２０１〜２０３に装置（ユニット）内基準リファレンスクロックを供給するシンクロカード（ＳＹＮＣ）を示す。

そして、各ＩＦ盤２０１，２０２は、さらに、分離処理部（ＤＭＵＸ）２１１，Ｐ／Ｓ（パラレル／シリアル）の変換回路２１２，Ｓ／Ｐ（シリアル／パラレル）変換回路２１３，ＰＬＬ回路２１４及び多重処理部（ＭＵＸ）２１５を有するチャンネル（ＣＨ）インタフェース部２１０をそなえて構成され、ＳＴＳクロスコネクトユニット２０３は、Ｓ／Ｐ変換回路２３１，ポインタ処理回路２３２，クロスコネクト部２３３，ＰＬＬ回路２３４及びＰ／Ｓ変換回路２３５を有するＳＴＳ−ＴＳＡ部２３０をそなえて構成されている。

なお、この図４９では簡略化のために図示を省略しているが、ＳＴＳ−ＴＳＡ部２３０におけるＳ／Ｐ変換回路２３１，ポインタ処理回路２３２，Ｐ／Ｓ変換回路，ＰＬＬ回路２３４及びＰ／Ｓ変換回路２３５は、実際には、それぞれ、各ＩＦ盤２０１，２０２別に信号処理を行なうために、収容するＩＦ盤２０１，２０２に対応した数だけ設けられている。

ここで、各ＩＦ盤２０１，２０２において、ＤＭＵＸ２１１は、受信信号のフレーム同期をとり主信号（フレーム）を分離（抽出）するもので、分離後の主信号はその先頭位置を表すフレームパルス（ＦＰ）及びクロック（ＣＫ）とともにＰ／Ｓ変換回路２１２に出力される。なお、このＤＭＵＸ２１１は後述するような周知のポインタ処理機能も有している。

また、Ｐ／Ｓ変換回路２１２は、上記のＤＭＵＸ２１１からの主信号を高速にＳＴＳクロスコネクトユニット２０３に渡すために上記のフレームパルス及びクロックに従ってＳ／Ｐ変換するもので、Ｓ／Ｐ変換後の主信号はＮ（Ｎは２以上の整数）並列データとしてバックプレーンインタフェース２０５を介して上記のフレームパルス及びクロックとともにＳＴＳクロスコネクトユニット２０３に出力される。

さらに、Ｓ／Ｐ変換回路２１３は、ＳＴＳクロスコネクトユニット２０３からバックプレーンインタフェース２０５を介して高速伝送されてくるクロスコネクト処理後の主信号（Ｎ並列データ）を、低速にて処理すべく、その主信号の先頭位置を表すフレームパルス及びクロックに従ってＳ／Ｐ変換するものであり、ＰＬＬ回路２１４は、シンクロカード２０４から供給されるユニット内基準リファレンスクロックに同期したユニット内基準マスタークロックを生成するものである。

また、ＭＵＸ２１５は、上記のＳ／Ｐ変換回路２１３からの主信号について、ＰＬＬ回路２１４から供給されるユニット内基準マスタークロックに従いポインタ処理，オーバヘッド挿入等の処理（ＭＵＸ処理）を行なって、ＯＣ−１２／ＯＣ−３やＤＳ３／ＳＴＳ−１等の所定の信号（フレーム）を組み立ててネットワーク側へ送出するものである。
一方、ＳＴＳ−ＴＳＡ部２３０において、Ｓ／Ｐ変換回路２３１は、対応するＩＦ盤２０１，２０２からバックプレーンインタフェース２０５を介して高速伝送されてくる主信号を低速で処理するためにその主信号とともに送られてくるフレームパルス及びクロックに従ってＳ／Ｐ変換するものであり、ポインタ処理回路２３２は、このＳ／Ｐ変換回路２３１によるＳ／Ｐ変換後の主信号について、ＰＬＬ回路２３４から供給されるユニット内基準マスタークロックに従って、ＮＤＦ（Ｎｅｗ Ｄａｔａ Ｆｌａｇ）イネーブル検出，ポインタ値検出等の周知のポインタ処理を行なうことにより、各ＩＦ盤２０１，２０２からの各主信号のフレーム先頭位置のずれを吸収して揃えるものである。

そして、クロスコネクト部２３３は、このようにポインタ処理回路２３２によりフレーム先頭位置を揃えられた各主信号について、ＰＬＬ回路２３４から供給されるユニット内基準マスタークロックに従って、チャンネル（ＳＴＳ−１）単位のＴＳＡを行なうことで、受信信号のチャンネル単位のクロスコネクトを行なうものである。なお、クロスコネクトの設定（スルー設定も含む）は図示しないシステムＣＰＵ（マイコン）等により外部から行なわれる。

また、ＰＬＬ回路２３４は、各ＩＦ盤２０１，２０２におけるＰＬＬ回路２１４と同様のもので、シンクロカード２０４から供給されるユニット内基準リファレンスクロックに同期した上記ユニット内基準マスタークロックを生成するものであり、Ｐ／Ｓ変換回路２３５は、クロスコネクト部２３３によるクロスコネクト後の主信号を、該当ＩＦ盤２０１，２０２へ高速伝送するために、その先頭位置を表すフレームパルス及びクロックに従ってＰ／Ｓ変換するものである。

以下、上述のごとく構成されたＳＯＮＥＴ伝送装置１２１の動作について、ＩＦ盤２０１に収容されている高次群側のネットワーク（例えば、ＯＣ−１２ループリングネットワーク１０２）上の信号（ＯＣ−１２）をＩＦ盤２０２に収容されている低次群（トリビュータリ）側のネットワーク（例えば、リングネットワーク１０４）へクロスコネクト（ドロップ）する場合を例にして説明する。

まず、ＯＣ−１２ループリングネットワーク１０２を伝送されてくる信号がＩＦ盤２０１に取り込まれると、ＩＦ盤２０１では、ＤＭＵＸ２１１においてその受信信号から主信号が分離され、Ｐ／Ｓ変換回路２１２にてＰ／Ｓ変換が施された後、バックプレーンインタフェース２０５を介して、主信号，フレームパルス及びクロックがそれぞれＳＴＳクロスコネクトユニット２０３へ出力される。

ＳＴＳクロスコネクトユニット２０３（ＳＴＳ−ＴＳＡ部２３０）では、上記のＩＦ盤２０１からの主信号が、Ｓ／Ｐ変換回路２３１にてＳ／Ｐ変換された後、ポインタ処理回路２３２に入力される。
ポインタ処理回路２３２では、入力された主信号に対してユニット内基準マスタークロックに従ってポインタ処理を施すことにより、その主信号のフレーム先頭位置を他のＩＦ盤２０１，２０２からの主信号のフレーム先頭位置と一致させる。

これにより、クロスコネクト部２３３には、各ＩＦ盤２０１，２０２からの各主信号がそれぞれのフレーム先頭位置が相互に揃った状態（同期状態）で入力される。そして、クロスコネクト部２３３では、このように各主信号のフレーム先頭位置が揃った状態で、ユニット内基準マスタークロック及び予め設定されたクロスコネクト設定に従ってクロスコネクト処理を行なう。

具体的には、この場合、ＯＣ−１２ループリングネットワーク１０２上から受信した主信号がリングネットワーク１０４への主信号として該当Ｐ／Ｓ変換回路２３５（ＩＦ盤２０２）へ出力されるようＴＳＡが行なわれる。
クロスコネクト後の主信号は、該当Ｐ／Ｓ変換回路２３５にてＰ／Ｓ変換された後、バックプレーンインタフェース２０５を介して該当（リングネットワーク１０４を収容している）ＩＦ盤２０２へ出力され、ＩＦ盤２０２にて、Ｓ／Ｐ変換回路２１３によるＳ／Ｐ変換，ＭＵＸ２１５によるＭＵＸ処理が施されて、ＤＳ３もしくはＳＴＳ−１レベルの信号としてリングネットワーク１０４へ送出される。

なお、上記とは逆に、リングネットワーク１０４上を伝送されている主信号をＯＣ−１２ループリングネットワーク１０２にクロスコネクトする場合や、上記以外のクロスコネクトを行なう場合についても、基本的に、主信号が経由するＩＦ盤２０１，２０２が異なるだけで、上記と同様の処理が行なわれる。
次に、上記のポインタ処理回路２３２について詳述する。

図５０はポインタ処理回路２３２の詳細構成例を示すブロック図で、この図５０に示すポインタ処理回路２３２は、ポインタ値受信部２４１，Ｊ１パルス生成部２４２，メモリ部２４３，スタッフ制御部２４４，ポインタ値計算部２４５，ポインタ値挿入部２４６及びＮＤＦ生成回路２４７等をそなえて構成されている。
ここで、ポインタ値受信部２４１は、受信信号（図５１参照：ただし、この図５１に示す信号フォーマットはＳＴＳ−１フレームを示し、前記のＯＣ−１２やＯＣ−３等はこのＳＴＳ−１フレームを１２フレーム分もしくは３フレーム分だけバイト多重した信号に相当する）から、オーバヘッド部３０１の第４行目に位置するポインタバイト（Ｈ１，Ｈ２バイト：図５２参照）のうちの下位１０ビットのポインタ値を受信（検出）するものである。

また、Ｊ１パルス生成部２４２は、このポインタ値受信部２４１で検出されたポインタ値に基づいて主信号の先頭位置であるＪ１バイト位置を認識してそのＪ１バイト位置のタイミングでＪ１パルス（主信号のフレームタイミングパルス）を生成するものであり、メモリ部２４３は、このＪ１パルス生成部２４２で生成されたＪ１パルスと、受信データ（主信号）とを一時的に保持するためのものである。

具体的に、上記のＪ１パルス及び主信号は、ＩＦ盤２０１（２０２）からの受信クロックに同期してメモリ部２４３に書き込まれる一方、スタッフ制御部２４４によるスタッフ（ＩＮＣ／ＤＥＣ）制御に従って、且つ、送信クロック（ユニット内基準マスタークロック）に同期してメモリ部２４３から読み出される。これにより、受信データの送信クロック（送信フレームタイミング）へのクロック（タイミング）乗り換え処理が行なわれる。

さらに、ポインタ値計算部２４５は、Ｈ３バイト（スタッフバイト）の次のバイト位置を"０"として"７８２"までカウントされるＳＰＥ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｐａｙｌｏａｄ Ｅｎｖｅｌｏｐｅ）アドレス（図５３参照）のいずれがＪ１パルスのタイミングと一致するかを監視することにより、送信ポインタ値を決定するものであり、ポインタ値挿入部２４６は、このポインタ値計算部２４５で決定された送信ポインタ値を新たなポインタ値としてメモリ部２４３から読み出された送信データ（主信号）に挿入するものである。

また、ＮＤＦ生成回路２４７は、上記のＨ１バイトの上位４ビットによりポインタ値の変更があったか否かを表示するＮＤＦビット（図５２参照）を生成するもので、具体的には、正常なデータ通信が行なわれている通常状態時には"０１１０"のノーマルＮＤＦ値を生成し、電源投入，回線異常発生〔ＡＩＳ（Ａｌａｒｍ Ｉｎｄｉｃａｔｉｏｎ Ｓｉｇｎａｌ）発生（検出），クロック断検出等〕，メモリスリップ発生後の復旧等によりポインタ値に変更があった場合には"１００１"のＮＤＦイネーブルを生成するようになっている。

ただし、上記のＮＤＦイネーブルは、スタッフ制御部２４４によるスタッフ制御が行なわれた際のポインタ値の変更時には生成されない（無効となる）。また、生成されたＮＤＦビットはいずれもポインタ値挿入部２４６により送信データに挿入される。
上述のごとく構成されたポインタ処理回路２３２では、受信データのポインタバイトに表示されているポインタ値を基に主信号の先頭位置であるＪ１バイト位置がポインタ値受信部２４１にて認識されて、そのタイミングでＪ１パルスがＪ１パルス生成部２４２によって生成される。

そして、これらの受信データ及びＪ１パルスは、受信クロックに同期してメモリ部２４３に、一旦、書き込まれたのち、送信クロックに同期して読み出される。このとき、必要であればスタッフ制御部２４４によるスタッフ制御が行なわれる。そして、読み出されたＪ１パルスのタイミングから送信ポインタ値がポインタ値計算部２４５にて決定され、そのポインタ値が２４６にてメモリ部２４３から読み出された送信データに挿入される。このとき、ＮＤＦ生成回路２４７で生成されたＮＤＦビットも挿入される。

以上のような処理が各ＩＦ盤２０１，２０２からの受信データに対してそれぞれのポインタ処理回路２３２にて施されることによって、伝送経路（経由ネットワーク）の違いやＩＦ盤２０１，２０２での処理遅延，ＩＦ盤２０１，２０２とＳＴＳクロスコネクトユニット２０３との間の物理的な距離（配線距離）差等により、各ＩＦ盤２０１，２０２からの各受信データの先頭位置のずれ（ビットディレイ）が吸収されて各受信データのフレームタイミングが相互に一致した状態となり、クロスコネクト部２３３によるクロスコネクト処理が可能になる。

このように、ＳＯＮＥＴ１００やＳＤＨ伝送網において、ポインタ処理は、伝送路（ネットワーク）上（受信側）のデータのフレームタイミング及びクロックを、受信データのビットディレイを最小限に抑えながら、ユニット内（送信側）のフレームタイミング及びクロックに乗せ換える（変換する）ために用いられる技術である。
なお、このようなポインタ処理は、図４９に示す伝送装置１２１では、ＩＦ盤２０１，２０２のＤＭＵＸ２１１やＭＵＸ２１５においても行なわれるようになっている。これは、ＩＦ盤２０１，２０２において経由ネットワークの違いによって生じる各受信データの先頭位置のずれを或る程度は吸収するようにするためである。

しかしながら、上述したような伝送装置１２１では、各ＩＦ盤２０１，２０２からの各受信データ（主信号フレーム）のタイミング乗り換えを行なうのに、収容するＩＦ盤２０１，２０２の数に応じた分（処理チャンネル数に見合った数）のポインタ処理回路２３２が必要なため、装置規模が非常に大きくなってしまう。
特に、上述したＯＣ−１９２レベル（約１０Ｇｂｐｓ）以上の超高速伝送網に対応できる伝送装置（例えば、１１１）におても、ＯＣ−１２やＯＣ−３，ＤＳ３，ＳＴＳ−１等を扱う様々なネットワーク形態（アプリケーション）に対応するためには、ＳＴＳクロスコネクトユニット２０３の収容可能ＩＦ盤数（処理チャンネル数）を増やす必要があり、これに伴いポインタ処理回路２３２も増設しなければならなくなるので、さらにその装置規模が増大してしまい、実装面積等の点で現状のＬＳＩ技術では実現するのは非常に困難である。

また、上述した伝送装置１２１では、ＩＦ盤２０１，２０２での処理遅延や各ＩＦ盤２０１，２０２との物理的な距離（配線距離）の違いに起因して生じる主信号のフレーム先頭位置のずれはポインタ処理回路２３２で吸収するため、図４９に示すように、各ＩＦ盤２０１，２０２がＰＬＬ回路２１４によりそれぞれユニット内基準リファレンスクロックに基づいて独自に生成したユニット内基準マスタークロックに従って動作する、即ち、ＳＴＳクロスコネクトユニット２０３とは非同期に動作してもよい構造になっている。

ところが、このような構造において、収容ＩＦ盤数が増加すると、ＳＴＳクロスコネクトユニット２０３への各主信号のフレーム先頭位置のずれが各ＩＦ盤２０１，２０２に対してさらにバラバラに発生することになるので、各主信号の「ずれ」の変動量（バラツキ）が大きくなる。
このため、各ポインタ処理回路２３０のメモリ部２４３には、このように各ＩＦ盤２０１，２０２に対してバラバラに生じる「ずれ」を全て吸収できる分のメモリ容量をもたせなければならない。従って、ポインタ処理技術を用いた「タイミング乗り換え」は処理チャンネル数の増加に対しては限界がある。

本発明は、このような課題に鑑み創案されたもので、ポインタ処理技術を用いずに主信号フレームのタイミング乗り換えを可能にして、処理チャンネル数が増加しても装置規模の増大を最小限に抑制することのできる、ＳＤＨ伝送装置を提供することを目的とする。

このため、本発明のＳＤＨ伝送装置は、複数チャンネル分のチャンネルデータから成るＳＤＨ伝送方式に準拠した主信号フレーム（以下、単に「主信号」という）を収容する複数のインタフェースユニット（以下、ＩＦ盤という）と、これらの各ＩＦ盤を収容し上記の主信号に対して所定の主信号処理を施す主信号処理ユニットとをそなえるとともに、この主信号処理ユニットが、装置内基準リファレンスクロック（基準ＲＣＫ）を基に装置内基準フレームタイミング（ＦＴ）を生成するフレームタイミング生成部と、このフレームタイミング生成部で生成された装置内基準ＦＴを上記の各ＩＦ盤に分配するフレームタイミング分配部と、上記の主信号を一時的に保持するメモリ部を用いてその主信号のフレームタイミングを上記の装置内基準ＦＴに同期させる主信号タイミング乗り換え部とをそなえ、且つ、上記の各ＩＦ盤が、それぞれ、上記の主信号処理ユニットのフレームタイミング分配部から分配される装置内基準ＦＴに基づいて上記の主信号の主信号処理ユニットへの送出処理を行なう主信号送出処理部をそなえていることを特徴としている。

上述のごとく構成された本発明のＳＤＨ伝送装置では、上記の主信号処理ユニットから分配される装置内基準ＦＴ（以下、単に「基準ＦＴ」という）に基づいて各ＩＦ盤（主信号送出処理部）が動作して主信号の主信号処理ユニットへの送出が行なわれる。つまり、各ＩＦ盤が主信号処理ユニットのフレームタイミング生成部で生成される基準ＦＴに基づき従属して動作する。

これにより、各ＩＦ盤からの各主信号のフレーム先頭位置のずれは、主に、各ＩＦ盤と主信号処理ユニットとの間の物理的な距離（配線距離）差に起因して一様に生じるので、フレーム先頭位置のずれのバラツキが最小限に抑制される。
従って、このように最小限に抑制された「ずれ」のバラツキを吸収できる分のメモリ容量をそなえれば、ポインタ処理技術を用いずに、最小限のメモリ容量で主信号のタイミング乗り換えを行なうことが可能になり、各ＩＦ盤及び主信号処理ユニットがそれぞれ独立して動作する代わりに主信号のタイミング乗り換えにポインタ処理技術を用いていた既存装置とは異なり、処理チャンネル数が増加しても装置規模を最小限に抑制することができる。

なお、上記の主信号処理ユニットは、上記の主信号タイミング乗り換え部からの主信号についてチャンネルデータ単位のクロスコネクト処理を施すクロスコネクト部をそなえていてもよい。この場合、クロスコネクト部には常に各ＩＦ盤からの主信号がそのフレーム先頭位置の揃った状態で入力されるので、チャンネルデータ単位のクロスコネクト処理を容易に実現することができる。

また、上記のＩＦ盤は、上記の主信号にフレーム同期信号を付与するフレーム同期信号付与部をそなえ、上記の主信号処理ユニットは、ＩＦ盤からの主信号から上記のフレーム同期信号を検出してその主信号の同期をとるフレーム同期部を各ＩＦ盤毎にそなえていてもよい。
これにより、ＩＦ盤と主信号処理ユニットとの間で主信号のフレーム同期をとるためのフレームタイミングを送受しなくても済むので、ＩＦ盤と主信号処理ユニットとの間には主信号伝送用のデータ線さえ配線すればよく、フレームタイミング送受用の配線は不要になる。従って、ＩＦ盤の収容数が増加しても、本伝送装置の装置規模を最小限に抑えることができる。

さらに、上記のＩＦ盤は、上記の主信号を所定のユニット間伝送速度に変換して上記の主信号処理ユニットへ伝送する第１伝送速度変換部をそなえ、上記の主信号処理ユニットは、この第１伝送速度変換部からの主信号を所定のユニット内伝送速度に変換する第２伝送速度変換部を各ＩＦ盤毎にそなえていてもよい。
これにより、ＩＦ盤の収容ネットワークアプリケーション（受信した主信号の伝送速度）に関わらず、主信号は一定のユニット間伝送速度及びユニット内伝送速度に、順次、変換されて伝送されるので、本伝送装置の装置規模を増大させることなく、各種ネットワークアプリケーション用のＩＦ盤を装備することができる。

この場合、上記の主信号処理ユニットは、上記の基準ＲＣＫについてＰＬＬ処理を施す主ＰＬＬ回路と、この主ＰＬＬ回路によるＰＬＬ処理済みの基準ＲＣＫについてＰＬＬ処理を施して上記の第２伝送速度変換部用の動作クロックとして供給するために上記の第２伝送速度変換部毎に設けられた副ＰＬＬ回路とをそなえていてもよい。
これにより、各ＢＰＩＦ部の副ＰＬＬ回路がそれぞれ主ＰＬＬ回路に同期して動作するので、上記の第２伝送速度変換部による伝送速度変換時の位相変動等が最小限に抑制され、さらに主信号タイミング乗り換え部に必要なメモリ容量が削減される。

ここで、上記の主ＰＬＬ回路は、上記のＰＬＬ処理済みの基準ＲＣＫを上記の各副ＰＬＬ回路別に出力するための分配出力部をそなえていてもよく、これにより、各副ＰＬＬ回路に分配される基準ＲＣＫの波形劣化を防止することができ、各副ＰＬＬ回路を高精度に主ＰＬＬ回路に同期させることができる。
また、少なくとも、上記の各副ＰＬＬ回路のうちのいずれかが上記の基準ＲＣＫに基づいて装置内基準のマスタークロック（ＭＣＫ）を生成するように構成される場合、上記の主信号処理ユニットには、上記の基準ＦＴを上記のＭＣＫに同期させるフレームタイミング乗り換え部が設けられていてもよい。

これにより、主信号処理ユニットでは、上記のマスタークロック乗り換え部によって、常に上記ＭＣＫに同期した基準ＦＴが生成されるので、主信号タイミング乗り換え部でのタイミング乗り換え処理に必要なメモリ容量をさらに削減することができる。
また、上記の主信号処理ユニットが、現用及び予備用の冗長構成になっている場合、これらの各主信号処理ユニットは、現用／予備用の各基準ＲＣＫのうち正常な方を選択するリファレンスクロック選択部をそなえていてもよい。これにより、主信号処理ユニットでは、常に、障害の無い正常な基準ＲＣＫが選択・使用されるので、主信号処理の信頼性の向上に大いに寄与する。

この場合、上記の主信号処理ユニットは、外部からのクロック選択指示に従ってリファレンスクロック選択部におけるクロック選択の設定を行なうクロック選択設定インタフェース部をそなえていてもよく、これにより、現用／予備の試験切り替えや外部からの強制的な現用／予備切り替えが可能になり、本伝送装置の保守・運用上の利便性を向上させることができる。

さらに、上記の主信号処理ユニットが、上述のごとく現用及び予備用の冗長構成になっている場合、これらの各主信号処理ユニットは、上記の基準ＲＣＫに基づくユニット間同期用タイミングを相互に受け渡すことにより、それぞれにおける上記基準ＦＴを相互に同期させるように構成されていてもよい。
これにより、主信号処理ユニットは、現用／予備切り替えが行なわれても、即座に、正常な基準ＦＴで動作することができ、主信号処理の信頼性がさらに向上する。

この場合、少なくとも、現用の主信号処理ユニットにおけるフレームタイミング生成部は、所定のカウント動作により上記のユニット間同期用タイミングを生成する第１カウンタ部をそなえ、予備用の主信号処理ユニットにおけるフレームタイミング生成部は、この第１カウンタ部で生成される上記のユニット間同期用タイミングを、クロック位相保護を施しながら、上記の装置内基準リファレンスクロックに基づいて上記の現用の主信号処理ユニットにおける装置内基準フレームタイミングに同期したフレームタイミングに乗り換えるクロック位相保護部と、このクロック位相保護部からの上記フレームタイミングについてフレーム位相保護を施すフレーム位相保護部と、このフレーム位相保護部によるフレーム位相保護後のフレームタイミングに基づいて所定のカウント動作を行なうことにより自身における装置内基準フレームタイミングを生成する第２カウンタ部とをそなえていてもよい。

これにより、予備用の主信号処理ユニットにおけるフレームタイミング生成部では、現用の主信号処理ユニットからのユニット間同期用タイミングの遅延を吸収するとともに、ノイズ等による誤ったユニット間同期用タイミングの引き込みを防止することができるので、現用の主信号処理ユニットにおける基準ＦＴに高精度に同期した基準ＦＴを生成（再生）することができ、現用／予備切り替え時にも本装置の動作を安定させることができる。

ここで、上記のクロック位相保護部は、上記のユニット間同期用タイミングを保持したのち上記基準ＲＣＫに基づいてそのユニット間同期用タイミングが読み出されることにより上記ユニット間同期用タイミングを上記基準ＦＴに同期させるための第１メモリ部と、この第１メモリ部から読み出されたユニット間同期用タイミングに基づいて所定のカウント動作を行なうことにより上記基準ＦＴに同期したフレームタイミングを生成する第１フレームタイミング生成カウンタ部と、上記の第１メモリ部を通過する前後のユニット間同期用タイミングの位相差を検出してその位相差が無くなるように上記の第１フレームタイミング生成カウンタ部でのカウント動作を補正制御する第１位相差補正制御部とをそなえていてもよい。

これにより、上記のクロック位相保護部では、上記の第１メモリ部を通過する前後のユニット間同期用タイミングの位相差を吸収して、常に、現用の主信号処理ユニットにおける基準ＦＴに高精度に同期した、自身における上記基準ＦＴの生成（再生）基となるＦＴを生成することが可能になる。
また、上記のフレームタイミング乗り換え部は、上記のフレームタイミング生成部で生成された基準ＦＴを保持したのち上記のＭＣＫに基づいてその基準ＦＴが読み出されることにより上記の基準ＦＴを上記ＭＣＫに同期させるための第２メモリ部と、この第２メモリ部から読み出された上記基準ＦＴに基づいて所定のカウント動作を行なうことにより上記ＭＣＫに同期した基準ＦＴを生成する第２フレームタイミング生成カウンタ部と、上記の第２メモリ部を通過する前後の基準ＦＴの位相差を検出してその位相差が無くなるように上記の第２フレームタイミング生成カウンタ部でのカウント動作を補正制御する第２位相差補正制御部とをそなえていてもよい。

これにより、上記のフレームタイミング乗り換え部では、上記の第２メモリ部を通過する前後の基準ＦＴの位相差を吸収して、上記のＭＣＫに高精度に同期した基準ＦＴを生成することが可能になり、装置立ち上げ時等における不安定動作を抑制することができる。
さらに、上記の主信号処理ユニットは、外部からの伝送速度設定に従って上記の第１伝送速度変換部での伝送速度変換の設定を行なう第１伝送速度変換設定インタフェース部をそなえていてもよいし、上記のＩＦ盤も、同様に、外部からの伝送速度設定に従って上記の第２伝送速度変換部での伝送速度変換の設定を行なう第２伝送速度変換設定インタフェース部をそなえていてもよい。

これにより、上記の第１伝送速度変換部，第２伝送速度変換部での伝送速度変換の設定を適宜に変更することが可能になり、任意の伝送速度の主信号に対応することができ、多彩なネットワーク形態に対応したＩＦ盤を収容することが可能になる。

以下、図面を参照して本発明の実施の形態を説明する。
（Ａ）ＳＤＨ伝送装置の全体構成説明
図１は本発明の一実施形態としてのＳＯＮＥＴ（ＳＤＨ）伝送装置の構成を示すブロック図で、この図１に示すように、本実施形態の伝送装置１は、複数（ここでは、１６枚）のチャンネルインタフェースユニット（ＩＦ盤）２，冗長構成〔現用（ワーク）／予備用（プロテクト）〕のＳＴＳクロスコネクトユニット３Ａ，３Ｂ，ＡＴＭ／ＶＴクロスコネクトユニット４，シンクロカード（ＳＹＮＣ）５及びシステムＣＰＵとして機能するマイクロコンピュータ（μ−ＣＯＭ）６（以下、単に「マイコン６」という）等をそなえて構成されている。

ここで、ＩＦ盤２は、ＯＣ−４８用のものやＯＣ−１２用，ＤＳ３用，ＤＳ１用，ＬＡＮ用等、収容ネットワークアプリケーション（伝送フレーム）に応じて適宜に装備されて、収容ネットワークとＳＴＳクロスコネクトユニット３Ａ（３Ｂ）との間のインタフェースをとるものである。
また、ＳＴＳクロスコネクトユニット（現用：主信号処理部）３Ａは、これらの各ＩＦ盤２を収容してＳＴＳ−１フレームの主信号フレームを１チャンネルとしたチャンネル単位のクロスコネクト処理を主信号処理として行なうものであり、ＳＴＳクロスコネクトユニット（予備用）３Ｂは、現用のＳＴＳクロスコネクトユニット３Ａの障害時に現用として機能するものである。ただし、各ＳＴＳクロスコネクトユニット３Ａ，３Ｂは、ともに現用として機能させる使い方もできる。

さらに、ＡＴＭ／ＶＴクロスコネクトユニット４は、ＳＴＳ−１フレームの主信号フレーム内に収容（マッピング）されているＡＴＭセルもしくはＶＴレベルでのクロスコネクト処理を行なうものである。
つまり、本伝送装置１では、ＩＦ盤２で受信された伝送フレーム（主信号フレーム）は、ＳＴＳ−１レベルでのクロスコネクトを行なう必要がある場合にはＳＴＳクロスコネクトユニット３Ａ（３Ｂ）へ渡され、ＳＴＳ−１よりも下位のＡＴＭ／ＶＴレベルでのクロスコネクトを行なう必要がある場合にはＡＴＭ／ＶＴクロスコネクトユニット４へ渡されるようになっているのである。

また、シンクロカード５は、上記の各ユニット２，３Ａ（３Ｂ），４をそれぞれ同期して動作させるための、伝送装置１内の３８ＭＨｚ基準リファレンスクロック（ＲＣＫ：現用／予備用）を生成するものであり、システムＣＰＵ６は、本伝送装置１の動作を統括的に管理するためのもので、保守者により入力される保守コマンドに従った各種設定（後述するクロスコネクト設定，伝送フォーマット変換設定等）や装置内のアラーム情報の収集・通知等を行なえるようになっている。

そして、図１に示すように、各ＩＦ盤２は、それぞれ、チャンネル（ＣＨ）インタフェース部２１，バックプレーンインタフェース（ＢＰＩＦ）部２２，主ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路２３及びマイコンインタフェース（Ｉ／Ｆ）部２４等をそなえて構成されている。
ここで、ＣＨインタフェース部２１は、基本的に、収容ネットワークからの受信主信号（ＯＣ−１２／４８等）を低速にて処理しやすい形に変換（分離）してＳＴＳクロスコネクトユニット３Ａ（３Ｂ）への送出処理を行なう一方、ＳＴＳクロスコネクトユニット３Ａ（３Ｂ）からの主信号を収容ネットワークへの送信主信号（ＯＣ−１２／４８等）に多重して送信するものである。

ただし、本実施形態では、後述するようにＳＴＳクロスコネクトユニット３Ａ（３Ｂ）から分配される８ｋＨｚ〔１９Ｍｂｐｓ（厳密には、１９．４４Ｍｂｐｓ）幅〕のマスタータイミング（１９ＭＴＰ）と１９ＭＨｚのマスタークロック（１９ＭＣＫ）に基づいて、このＣＨインタフェース部２１が動作するようになっている。
つまり、本実施形態のＣＨインタフェース部２１は、ＳＴＳクロスコネクトユニット３Ａ（３Ｂ）から分配される上記の１９ＭＴＰ，１９ＭＣＫに基づいて主信号のＳＴＳクロスコネクトユニット（以下、ＳＴＳ−ＸＣユニットという）３Ａ（３Ｂ）への送出処理を行なう主信号送出処理部として機能する。

このため、ＣＨインタフェース部２１は、さらに、受信系として分離処理部（ＤＭＵＸ）２１−１及びフレーム挿入部（Ｆｒａｍｅ Ｉｎｓ．）２１−２，送信系としてフレーム同期部２１−３及び多重処理部（ＭＵＸ）２１−４をそなえるとともに、リファレンスクロック（ＲＣＫ）セレクタ回路２１−５，微分回路２１−６及びマスタータイミングパルス（ＭＴＰ）ＥＳ（Ｅｌａｓｔｉｃ Ｓｔｏｒｅ）回路２１−７をそなえている。

ここで、ＤＭＵＸ２１−１は、収容ネットワークからの受信主信号（例えば、ＯＣ−１２／４８シリアルデータ）を低速にて処理しやすい形に分離（パラレル化）するものであるが、ここでは、従来と同様のポインタ処理も行なわれて、その主信号信号のフレーム先頭位置のずれを或る程度は吸収するようになっている。
また、フレーム挿入部（フレーム同期信号付与部）２１−２は、ＤＭＵＸ２１−１での上記ポインタ処理によりフレーム先頭位置が変更されている場合に新たなフレーム先頭位置を表示する必要があるため、このＤＭＵＸ２１−１からの主信号に対してフレーム同期信号（Ａ１，Ａ２バイト）を付与する（付け替える）ものである。

そして、本実施形態では、このようにＡ１，Ａ２バイトの付け替えを行なった主信号がそのままＢＰＩＦ部２２を通じてＳＴＳ−ＸＣユニット３Ａ（３Ｂ）に伝送され、後述するＳＴＳ−ＴＳＩ（Ｔｉｍｅ Ｓｌｏｔ Ｉｎｔｅｒｃｈａｎｇｅ）部３２のフレーム同期部３２−１にて上記Ａ１，Ａ２バイトの検出が行なわれて主信号のフレーム同期がとられるようになっている。

つまり、ＩＦ盤２とＳＴＳ−ＸＣユニット３Ａ（３Ｂ）との間（バックプレーン）ではＳＯＮＥＴ伝送フォーマット（ＳＴＳ−３／１２）のまま主信号が伝送されるようになっており、従来のように上記フレーム同期をとるためのフレームタイミングパルスを主信号とともに授受する必要は無くなっている（フレームタイミングパルス用の配線が不要になっている）。従って、レイアウト上の制約が軽減されて、本伝送装置１の装置規模を最小限に抑えつつ、より多くのＩＦ盤２を収容することが可能になる。

さらに、フレーム同期部２１−３は、ＳＴＳ−ＸＣユニット３Ａ（３Ｂ）もしくはＡＴＭ／ＶＴクロスコネクトユニット４でのクロスコネクト処理済みの収容ネットワークへの送信主信号のフレーム同期（Ａ１，Ａ２バイト検出）をとるものであり、ＭＵＸ２１−４は、このフレーム同期部２１−３でフレーム同期のとられた送信主信号を収容ネットワークへの伝送フォーマット（例えば、ＯＣ−１２／４８シリアルデータ）に変換（多重）して送出するものである。

また、ＲＣＫセレクタ回路２１−５は、シンクロカード５からの現用／予備用の各３８ＭＨｚの基準ＲＣＫのうち障害の無い（正常な）基準ＲＣＫを選択するもので、このＲＣＫセレクタ回路２１−５で選択された基準ＲＣＫと７８ＭＨｚの電圧制御発振器（ＶＣＸＯ：図示省略）の出力クロックとの位相比較により装置内基準となる７８ＭＨｚ基準ＲＣＫを生成する主ＰＬＬ回路２３が形成されている。

なお、本実施形態では、この上記の基準ＲＣＫの選択についての設定をマイコンＩ／Ｆ部２４を介してマイコン６から行なって、現用／予備用の切り替え試験を行なうこともできるようになっている。
さらに、微分回路２１−６は、このＲＣＫセレクタ回路２１−５で選択された３８ＭＨｚ基準ＲＣＫにより主ＰＬＬ回路２３でＰＬＬ処理した７８ＭＨｚ基準ＲＣＫを用いて、ＳＴＳ−ＸＣユニット３Ａ（３Ｂ）から分配される上記の１９ＭＴＰを微分（エッジ検出）するものであり、ＭＴＰＥＳ回路２１−７は、この微分回路２１−６の出力をＢＰＩＦ部２２の動作タイミング（後述するＰＬＬ回路２２−２で上記の７８ＭＨｚの基準ＲＣＫを基に生成される）に同期させて（乗り換えて）ＤＭＵＸ２１−１，ＭＵＸ２１−４に供給するものである。

次に、上記のＢＰＩＦ部２２は、本ＩＦ盤２とＳＴＳ−ＸＣユニット３Ａ（３Ｂ）との間の主信号伝送〔ユニット間（バックプレーン）伝送〕のインタフェースをとるもので、このバックプレーン伝送に、上述したように収容ネットワークアプリケーション（ＯＣ−１２／４８等）に応じたＳＯＮＥＴ伝送フォーマット〔ＳＴＳ−３／１２（１５５Ｍｂｐｓ／６２２Ｍｂｐｓ）〕での伝送が採用されている。

このため、ＢＰＩＦ部２２は、伝送フォーマット変換回路２２−１とＰＬＬ回路２２−２とをそなえている。
ここで、ＰＬＬ回路２２−２は、ＲＣＫセレクタ回路２１−５で選択され主ＰＬＬ回路２３により生成された上記の７８ＭＨｚ基準ＲＣＫを基に伝送フォーマット変換回路２２−１用の動作クロック（７８ＭＨｚ／１９ＭＨｚ）を生成するものである。つまり、本ＰＬＬ回路２２−２は、主ＰＬＬ回路２３に常に同期して動作することになる。なお、上記の動作クロックは上記のようにＭＴＰＥＳ回路２１−７でのタイミング乗り換え用のクロックとしても使用される。

また、伝送フォーマット変換回路（第１伝送速度変換部）２２−１は、上記のＰＬＬ回路２２−１から供給される上記の動作クロックに従って、ＣＨインタフェース部２１からの受信主信号を上記ユニット間伝送フォーマット（ＳＴＳ−３／１２）にフォーマット（速度）変換してＳＴＳ−ＸＣユニット３Ａ（３Ｂ）へ送信する一方、ＳＴＳ−ＸＣユニット３Ａ（３Ｂ）から上記ユニット間伝送フォーマット（ＳＴＳ−３／１２）で伝送されてくる送信主信号をＣＨインタフェース部２１の動作速度である１９Ｍｂｐｓ／７８Ｍｂｐｓに変換してＣＨインタフェース部２１へ送信するものである。

このような構成を有するＢＰＩＦ部２２を装備することで、収容ネットワークアプリケーション（収容主信号の伝送速度）によらず、主信号はＳＴＳ−３／１２という一定の伝送速度でバックプレーン伝送されるので、ＳＴＳ−ＸＣユニット３Ａ（３Ｂ）、ひいては、本伝送装置１の装置規模を増大させることなく、各種ネットワークアプリケーション用のＩＦ盤２を装備することが可能である。なお、上記の伝送速度変換の設定〔動作モード設定：詳細については項目（Ｆ）にて後述〕はマイコンＩ／Ｆ部２４を通じてマイコン６により行なわれる。

また、マイコンＩ／Ｆ部２４は、マイコン６からの伝送フォーマット変換部２２−１に対する上記モード設定やＲＣＫセレクタ回路２１−５に対する現用／予備切り替え制御，マイコン６へ通知すべきＩＦ盤２内のアラームについての情報等を保持する図示しないレジスタ（以下、マイコンレジスタという）をそなえており、このマイコンレジスタを介してＩＦ盤２に対する各種設定，マイコン６へのアラーム通知等が行なわれるようになっている。

つまり、このマイコンＩ／Ｆ部２４は、マイコン６からの伝送速度設定に従って伝送フォーマット変換回路２２−１での伝送速度変換の設定を行なう第１伝送速度変換設定インタフェース部としての機能を果たしているのである。
次に、ＳＴＳ−ＸＣユニット３Ａ（３Ｂ）は、図１に示すように、各ＩＦ盤２に対応して設けられたバックプレーンインタフェース（ＢＰＩＦ）部３１と、ＳＴＳ−ＴＳＩ部３２と、複数（ここでは、８枚）のＢＰＩＦ部３３と、主ＰＬＬ回路３４とをそなえて構成されている。

ここで、各ＢＰＩＦ部３１は、それぞれ、対応するＩＦ盤２のＢＰＩＦ部２２との間で主信号を上記ユニット間伝送フォーマットで遣り取りする一方、ＳＴＳ−ＴＳＩ部３２との間で主信号を７８Ｍｂｐｓのユニット内伝送フォーマットで遣り取りするためのインタフェースである。
このため、各ＢＰＩＦ部３１も、それぞれ、伝送フォーマット変換回路３１−１とＰＬＬ回路３１−２とをそなえて構成されており、伝送フォーマット変換回路（第２伝送速度変換部）３１−１は、対応するＩＦ盤２の伝送フォーマット変換回路２２−１からの受信主信号を上記の７８Ｍｂｐｓのユニット内伝送速度に変換してＳＴＳ−ＴＳＩ部３２へ出力する一方、ＳＴＳ−ＴＳＩ部３２からの７８Ｍｂｐｓの送信主信号を上記のユニット間伝送速度（１５５Ｍｂｐｓ／６２２Ｍｂｐｓ）に変換して該当ＩＦ盤２へ出力するものである。

なお、この伝送フォーマット変換回路３１−１での伝送速度変換の設定（動作モード設定）はマイコンＩ／Ｆ部３２−１１を通じてマイコン６により行なわれる。この動作モード設定の詳細についても項目（Ｆ）にて後述する。
また、ＰＬＬ回路（副ＰＬＬ回路）３１−２は、この伝送フォーマット変換回路３１−１用の動作クロック（６２２ＭＨｚ）を生成するもので、本実施形態では、後述するリファレンスクロック（ＲＣＫ）セレクタ回路３２−８から分配される主ＰＬＬ回路３４でＰＬＬ処理された７８ＭＨｚ基準ＲＣＫ（ＯＲＥＦ７８Ｍ）を、さらにＰＬＬ処理することで生成するようになっている。これにより、各ＰＬＬ回路３１−２（ＢＰＩＦ部３１）はそれぞれ主ＰＬＬ回路３４、即ち、ＳＴＳ−ＴＳＩ部３２に常に精度良く同期して動作することになる。

なお、本実施形態では、図１に示すように各ＢＰＩＦ部３１のうちの最上段に位置するＢＰＩＦ部３１におけるＰＬＬ回路３１−２が、上記のようにＲＣＫセレクタ回路３２−８から分配される７８ＭＨｚ基準ＲＣＫに基づいて装置内基準の８ｋＨｚ周期（７８Ｍｂｐｓ幅）のマスタークロック（Ｍａｓｔｅｒ ７８）を生成するようにもなっており、このマスタークロックに従って、ＳＴＳ−ＴＳＩ部３２におけるフレーム同期部３２−１やクロスコネクト部３２−３が動作するようになっている。

ただし、このようにマスタークロック（Ｍａｓｔｅｒ ７８）を生成するのは、必ずしも、上記最上段に位置するＢＰＩＦ部３１のＰＬＬ回路３１−２である必要はなく、少なくとも、各ＢＰＩＦ部３１のＰＬＬ回路３１−２のうちのいずれかであればよい。
次に、ＳＴＳ−ＴＳＩ部３２は、各ＩＦ盤２からの受信主信号のフレーム先頭位置を揃えた状態でチャンネル（ＳＴＳ−１）単位のＴＳＩを行なうもので、本実施形態では、図１に示すように、それぞれＢＰＩＦ部３１（ＩＦ盤２）毎のフレーム同期部（受信用）３２−１，主信号ＥＳ回路（受信用）３２−２，フレーム挿入部（受信用）３２−４，フレーム同期部３２−５（送信用），主信号ＥＳ回路（送信用）３２−６及びフレーム挿入部（送信用）３２−７をそなえるとともに、各ＢＰＩＦ部３１（ＩＦ盤２）に対して共通のクロスコネクト部３２−３，ＲＣＫセレクタ回路３２−８，マスターフレームタイミング（ＭＦＴ）回路３２−９，マスタータイミングパルス（ＭＴＰ）ＥＳ回路３２−１０及びマイコンインタフェース（Ｉ／Ｆ）部３２−１１をそなえて構成されている。

ここで、ＲＣＫセレクタ回路３２−８は、ＩＦ盤２におけるＲＣＫセレクタ回路３２−８と同様のもので、シンクロカード５からの現用／予備用の３８ＭＨｚ基準ＲＣＫのうち障害の無い正常な方を選択するもので、このＳＴＳ−ＴＳＩ部３２においても、選択された３８ＭＨｚの基準ＲＣＫと電圧制御発振器（ＶＣＸＯ）３４−１（図２により後述）の出力との位相比較を行なうことで７８ＭＨｚの基準ＲＣＫを生成する主ＰＬＬ回路３４が形成されており、これにより、常に正常な７８ＭＨｚの基準ＲＣＫの選択（生成）が実現される。

つまり、ＲＣＫセレクタ回路３２−８は、現用／予備用の基準ＲＣＫのうち正常な方を選択するリファレンスクロック選択部としての機能を果たしているのである。
なお、このように生成（選択）された７８ＭＨｚの基準ＲＣＫは、上述したように各ＢＰＩＦ部３１（ＰＬＬ回路３１−２）やＭＦＴ回路３２−９，各ＢＰＩＦ部３３（ＰＬＬ回路３３−２）へ分配される。また、このＲＣＫセレクタ回路３２−８についても、基準ＲＣＫの選択についての設定をマイコンＩ／Ｆ部３２−１１を介してマイコン６から行なって、現用／予備用の切り替え試験を行なうことが可能である。

さらに、上記のＭＦＴ回路（フレームタイミング生成部）３２−９は、このＲＣＫセレクタ回路３２−８により選択された７８ＭＨｚの基準ＲＣＫを基に、装置内基準の８ｋＨｚフレームタイミングを生成するもので、ここでは、装置内基準の８ｋＨｚ（７８Ｍｂｐｓ幅）のマスターフレームタイミングパルス（Ｍａｓｔｅｒ ｔｐ ７８）の基となる８ｋＨｚ（７８Ｍｂｐｓ幅）のフレームタイミングパルス（７８ＭＴＰ）と、上記の各ＩＦ盤２（ＣＨインタフェース部２１）に分配する１９ＭＴＰ（１９ＭＣＫ）とを生成するようになっている。

つまり、このＭＦＴ回路３２−９は、生成した装置内基準の８ｋＨｚフレームタイミング（１９ＭＴＰ，１９ＭＣＫ）を各ＩＦ盤２に分配するフレームタイミング分配部としても機能する。
なお、このＭＦＴ回路３２−９は、後に詳述するように、予備用のＳＴＳ−ＸＣユニット３Ｂとの間で、上記の７８ＭＨｚの基準ＲＣＫに基づくユニット間同期用タイミング〔８ｋＨｚ（１９Ｍｂｐｓ幅）タイミングパルス（Ｔｐ），３８ＭＨｚクロック（Ｔｃ）〕を相互に受け渡すことにより、各ＳＴＳ−ＸＣユニット３Ａ，３Ｂにおける装置内基準の８ｋＨｚフレームタイミング（７８ＭＴＰ，１９ＭＴＰ）を相互に同期させるようにもなっている。

さらに、ＭＴＰＥＳ回路（フレームタイミング乗り換え部）３２−１０は、上記のＭＦＴ回路３２−９で生成された８ｋＨｚ（７８Ｍｂｐｓ幅）のフレームタイミングパルス（７８ＭＴＰ）を、図１において最上段に位置するＢＰＩＦ部３１の動作クロックである、ＰＬＬ回路３１−２で生成された装置内基準の７８ＭＨｚマスタークロック（Ｍａｓｔｅｒ ７８）に乗せ換えて同期させることにより、上記の装置内基準の８ｋＨｚマスターフレームタイミングパルス（Ｍａｓｔｅｒ ＴＰ ７８）を生成するものである。

この"Ｍａｓｔｅｒ ＴＰ ７８"は、クロスコネクト部３２−３の動作タイミング、ひいては、各主信号ＥＳ回路３２−２に共通の読み出しタイミングとして供給され、これにより、各主信号ＥＳ回路（主信号タイミング乗り換え部）３２−２において、それぞれ、主信号の上記"Ｍａｓｔｅｒ ＴＰ ７８"（装置内基準８ｋＨｚフレームタイミング）へのタイミング乗り換えが行なわれて、各ＩＦ盤２からの主信号のフレーム先頭位置のずれが吸収される。

なお、マイコンＩ／Ｆ部３２−１１も、マイコン６からの伝送フォーマット変換部２２−１に対する上記モード設定やＲＣＫセレクタ回路３２−８に対する上記現用／予備切り替え制御，マイコン６へ通知すべきＩＦ盤２内のアラームについての情報等を保持する図示しないマイコンレジスタをそなえており、このマイコンレジスタを介してＳＴＳ−ＸＣユニット３Ａ（３Ｂ）に対する各種設定，マイコン６へのアラーム通知等が行なわれるようになっている。

つまり、このマイコンＩ／Ｆ部３２−１１は、外部（マイコン６）からのクロック選択指示に従ってＲＣＫセレクタ回路３２−９におけるクロック選択の設定を行なうクロック選択設定インタフェース部として機能するほか、マイコン６からの伝送速度設定に従って伝送フォーマット変換回路３１−１での伝送速度変換の設定（動作モード設定）を行なう第２伝送速度変換設定インタフェース部としても機能するのである。

また、フレーム同期部（受信用）３２−１は、対応するＢＰＩＦ部３１の伝送フォーマット変換回路３１−１からの主信号（７８Ｍｂｐｓ）に対してＡ１，Ａ２バイト（フレーム同期信号）の検出を行なって、その主信号のフレーム同期をとるものであり、クロスコネクト部３２−３は、マイコンＩ／Ｆ部３２−１１を介したマイコン６からの設定に従って各主信号ＥＳ回路３２−２からのフレーム先頭位置が揃った各主信号についてチャンネル（ＳＴＳ−１）単位のクロスコネクトを行なうものである。

さらに、フレーム挿入部（受信用）３２−４は、ＡＴＭ／ＶＴレベルのクロスコネクトを行なう必要があり、クロスコネクト部３２−３から出力される主信号に対してフレーム同期信号（Ａ１，Ａ２バイト）の挿入（付け替え）を行なうもので、Ａ１，Ａ２バイト付け替え後の主信号は、該当ＢＰＩＦ部３３を通じてＡＴＭ／ＶＴクロスコネクトユニット４の該当ＢＰＩＦ部４１へ伝送される。

ここで、各ＢＰＩＦ部３３は、それぞれ、ＩＦ盤２におけるＢＰＩＦ部２２と同様のもので、伝送フォーマット変換部２２−１と同様の伝送フォーマット変換部３３−１，ＰＬＬ回路２２−２と同様のＰＬＬ回路３３−２をそなえている。また、各ＢＰＩＦ部４１は、これらの各ＢＰＩＦ部３３に対応して設けられており、それぞれＢＰＩＦ部３１と同様のもので、伝送フォーマット変換回路３１−１と同様の伝送フォーマット変換回路４１−１，ＰＬＬ回路３１−２と同様のＰＬＬ回路４１−２をそなえている。

つまり、本伝送装置１は、ＳＴＳ−ＸＣユニット３Ａ（３Ｂ）とＡＴＭ／ＶＴクロスコネクトユニット４との間のバックプレーン伝送についても、ＩＦ盤２とＳＴＳ−ＸＣユニット３Ａ（３Ｂ）との間のバックプレーン伝送と同様に、ＳＯＮＥＴ伝送フォーマット（ＳＴＳ−３／１２）での伝送を行なうようになっているのである。
また、各フレーム同期部（送信用）３２−５は、それぞれ、ＡＴＭ／ＶＴクロスコネクトユニット４においてＡＴＭ／ＶＴレベルのクロスコネクトが行なわれて折り返されてくる主信号に対してフレーム同期（Ａ１，Ａ２バイト検出）をとるものである。

さらに、各主信号ＥＳ回路（送信用）３２−６は、それぞれ、主信号ＥＳ回路（受信用）３２−２と同様に、このフレーム同期部（送信用）３２−５からの主信号を装置内基準の８ｋＨｚマスターフレームタイミング（Ｍａｓｔｅｒ ＴＰ ７８）にタイミング乗り換えして同期させるものである。
また、各フレーム挿入部（送信用）３２−７は、それぞれ、クロスコネクト部３２−３からの主信号が主信号ＥＳ回路３２−２もしくは３２−６でタイミング乗り換えされているため、その主信号に対してＡ１，Ａ２バイトの付け替えを行なうものである。

以下、上述のごとく構成された本実施形態の伝送装置１の動作概要について説明する。ただし、ここでは、ＳＴＳ−ＸＣユニット３Ａが現用で動作すると仮定する。
まず、ＳＴＳ−ＸＣユニット３Ａ（３Ｂ）では、ＲＣＫセレクタ回路３２−８に、シンクロカード５から３８ＭＨｚリファレンスクロック（現用，予備）が入力される。本ＲＣＫセレクタ回路３２−８では、これらの各入力リファレンスクロックの障害〔例えば、ＬＯＳ（Ｌｏｓｓ Ｏｆ Ｓｉｇｎａｌ）等〕を監視し、正常なリファレンスクロックを選択する。

そして、選択されたリファレンスクロックと装置内基準となる７８ＭＨｚ電圧制御発振器３４−１の出力クロックとがＰＬＬ回路３４にて位相比較されることにより、装置内基準の７８ＭＨｚＲＣＫが生成される。この７８ＭＨｚＲＣＫは、各ＢＰＩＦ部３１の内の６２２ＭＨｚのＰＬＬ回路３１−２のリファレンスクロックとして供給（分配）される。
一方、このとき、ＭＦＴ回路３２−９では、ＲＣＫセレクタ回路３２−８と主ＰＬＬ回路３４とにより上述のごとく生成された７８ＭＨｚＲＣＫから装置内基準の８ｋＨｚフレームタイミング（７８ＭＴＰ，７８ＭＣＫ，１９ＭＴＰ，１９ＭＣＫ）が生成されるとともに、ユニット間同期用タイミング〔８ｋＨｚ（１９Ｍｂｐｓ幅）Ｔｐ，３８ＭＨｚＴｃ〕が生成されている。

そして、これらのうち、７８ＭＴＰ及び７８ＭＣＫは、ＭＴＰＥＳ回路３２−１０に供給され、１９ＭＴＰ及び１９ＭＣＫは各ＩＦ盤２（ＣＨインタフェース部２１）へ分配され、８ｋＨｚ（１９Ｍｂｐｓ幅）Ｔｐ及び３８ＭＨｚＴｃは、もう一方のＳＴＳ−ＸＣユニット３Ｂ（３Ａ）のＭＦＴ回路３２−９へ出力される。
つまり、ユニット間同期用タイミング〔８ｋＨｚ（１９Ｍｂｐｓ幅）Ｔｐ，３８ＭＨｚＴｃ〕は各ＳＴＳ−ＸＣユニット３Ａ，３Ｂ間で相互受け渡しされる。これにより、各ＳＴＳ−ＸＣユニット３Ａ，３Ｂで生成される装置内基準の８ｋＨｚフレームタイミングの同期をとることが可能になる（詳細については後述する）。この結果、予備用のＳＴＳ−ＸＣユニット３Ｂはいつでも現用として動作することが可能なスタンバイ状態になる。

一方、上記の１９ＭＴＰ，１９ＭＣＫを受けたＩＦ盤２（ＣＨインタフェース部２１）では、これらの１９ＭＴＰ及び１９ＭＣＫに基づいて動作して、収容ネットワークから受信した主信号のＳＴＳ−ＸＣユニット３Ａへの送出処理を行なう。
即ち、ＤＭＵＸ２１−１での分離処理やポインタ処理，フレーム挿入部２１でのＡ１，Ａ２バイトの挿入処理などに、ＳＴＳ−ＸＣユニット３Ａ（３Ｂ）から分配される１９ＭＴＰを、ＲＣＫセレクタ回路２１−５で選択された３８ＭＨｚ基準ＲＣＫにより主ＰＬＬ回路２３でＰＬＬ処理した７８ＭＨｚ基準ＲＣＫを用いて微分しＭＴＰＥＳ回路２１−７にてＢＰＩＦ部２２の動作クロックに同期させた信号を用いる。

そして、フレーム挿入部２１によるＡ１，Ａ２バイトの挿入された主信号は、ＢＰＩＦ部２２の伝送フォーマット変換回路２２−１にて上記のユニット間伝送フォーマット（ＳＴＳ−３／１２）に変換されてＳＴＳ−ＸＣユニット３Ａへバックプレーン伝送される。
つまり、本伝送装置１では、各ＩＦ盤２がＳＴＳ−ＸＣユニット３Ａ（３Ｂ）から分配される装置内基準の８ｋＨｚフレームタイミング（１９ＭＴＰ，１９ＭＣＫ）に基づきＳＴＳ−ＸＣユニット３Ａ（３Ｂ）に従属して動作する。また、各ＢＰＩＦ部３１がそれぞれ同一の構成を有しており、しかも、その動作クロックを生成するＰＬＬ回路３１−２が全て主ＰＬＬ回路３４に同期して動作する構造になっている。つまり、本伝送装置１は、ＩＦ盤２も含めて装置内分配する８ｋＨｚの基準フレームタイミングの位相変動を最小限に抑制できる構造になっている。

これにより、各ＩＦ盤２からＳＴＳ−ＸＣユニット３Ａ（３Ｂ）の各主信号ＥＳ回路３２−２へ到達する主信号のフレーム先頭位置のずれ（ビットディレイ）は、主に、各ＩＦ盤２とＳＴＳ−ＸＣユニット３Ａ（３Ｂ）とのユニット間の物理的な距離（配線距離）差に起因して一様に生じることになり、フレーム先頭位置のずれのバラツキが最小限に抑制される。

従って、このように最小限に抑制された「ずれ」のバラツキを吸収できる分のＥＳ段数（メモリ容量）を主信号ＥＳ回路３２−２にそなえれば、ポインタ処理技術を用いずに、最小限のメモリ容量で主信号のフレームタイミング乗り換えを行なって装置内基準の８ｋＨｚのフレームタイミングに同期させることが可能になる。
この結果、図４９により前述したような、各ＩＦ盤２０１，２０２及びＳＴＳ−ＸＣユニット２０３がそれぞれ独立して動作する代わりに主信号のフレームタイミング乗り換えにポインタ処理技術を用いていた既存装置１２１とは異なり、収容ＩＦ盤数の増加に伴って処理チャンネル数が増加しても装置規模を最小限に抑制することができる。

そして、以上のようにして各主信号ＥＳ回路３２−２にてフレーム先頭位置のずれが吸収された各主信号は、クロスコネクト部３２−３に入力され、マイコン６からＳＴＳレベルでのクロスコネクト設定がなされている主信号については、このクロスコネクト部３２−３によるクロスコネクト（ＴＳＩ）が行なわれたのち、送信主信号としてフレーム挿入部３２側に折り返されて、該当ＢＰＩＦ部３１及びＩＦ盤２を通じて該当収容ネットワークへ送信される。

一方、ＡＴＭ／ＶＴレベルでのクロスコネクト設定がなされている主信号については、クロスコネクト部３２−３をスルーしてフレーム挿入３２−４，ＢＰＩＦ部３３を通じてＡＴＭ／ＶＴクロスコネクトユニット４へ伝送され、ＡＴＭ／ＶＴレベルでのクロスコネクトが行なわれたのち、ＢＰＩＦ部３３→フレーム同期部３２−５→主信号ＥＳ回路３２−６→クロスコネクト部３２−３→フレーム挿入部３２−７→ＢＰＩＦ部３１→ＩＦ盤２という順で処理されて該当収容ネットワークへ送信される。

以下、上記のＳＴＳ−ＸＣユニット３Ａ（３Ｂ）におけるＲＣＫセレクタ回路３２−８，主ＰＬＬ回路３４，ＭＦＴ回路３２−９，ＭＴＰＥＳ回路３２−１０，主信号ＥＳ回路３２−２，伝送フォーマット変換回路２２−１，３１−１の詳細について説明する。
（Ｂ）ＲＣＫセレクタ回路３２−８，主ＰＬＬ回路３４の詳細説明
図２は上記のＲＣＫセレクタ回路３２−８及び主ＰＬＬ回路３４に着目したＳＴＳ−ＸＣユニット３Ａ（３Ｂ）の詳細構成を示すブロック図で、この図２に示すように、ＲＣＫセレクタ回路３２−８は、クロック断検出部（ＬＯＳ）３２−８−１，３２−８−２及びクロック選択スイッチ３２−８−３をそなえて構成され、主ＰＬＬ回路３４は、７８ＭＨｚ（厳密には、７７．７６ＭＨｚ）の電圧制御発振器（ＶＣＸＯ）３４−１，分周器３４−２，位相比較器（ＰＣ）３４−３，フィルタ３４−４，８ｋＨｚの電圧制御発振器３４−５，分周器３４−６，３４−７，クロック断検出部（Ｄｗｎ ＤＥＴ）３４−８及びクロック分配インタフェース部３４−９をそなえて構成されている。

なお、この図２では、上記のＲＣＫセレクタ回路３２−８と、ＶＣＸＯ３４−１，フィルタ３４−４及び発振器３４−５を除く主ＰＬＬ回路３４の各構成要素と、前記のＭＦＴ回路３２−９とが同一ＬＳＩ（ＰＡＤ ＬＳＩ）３５により実現されていることを示している。また、この図２において、網かけ部は、マイコンＩ／Ｆ部３２−１１を通じてマイコン６へ通知される情報もしくはマイコン６から設定される情報を表す。

そして、この図２に示すＲＣＫセレクタ回路３２−８では、シンクロカード５からの３８ＭＨｚ（厳密には、３８．８８ＭＨｚ）の各基準ＲＣＫについて、それぞれ、クロック断検出部（ＬＯＳ）３２−８−１，３２−８−２によりクロック断検出が行なわれ、クロック断が検出されると、切り替えトリガ（ＬＯＳ Ａ ｏｒ ＬＯＳ Ｂ）が発生してクロック選択スイッチ３２−８−３に入力される。

具体的に、上記の各クロック断検出部３２−８−１，３２−８−２は、それぞれ、例えば図３に示すように構成され、各フリップフロップ（ＦＦ）回路３２２，３２３，３２５，反転回路３２３′及びＯＲ（論理和）回路３２４から成るクロック断検出回路３２０により、タイマ回路３２１の所定カウント（サンプリング）周期内にシンクロカード５からの上記３８ＭＨｚの基準ＲＣＫ（検出対象クロック）のエッジを検出するようになっている。

そして、上記タイマ回路３２１の所定サンプリング周期内に上記３８ＭＨｚの基準ＲＣＫのエッジが１つも検出されないと、現用→予備への切り替えトリガ（断検出情報）が発生し（図４ＡのタイミングＴ１参照）、上記所定サンプリング周期内に上記３８ＭＨｚの基準ＲＣＫのエッジが１つでも検出されると、上記切り替えトリガ（ＬＯＳ状態）は解除される（図４ＢのタイミングＴ２参照）。

ここで、上記ＬＯＳ状態が検出された（切り替えトリガが発生した）場合は、その状態がＯＲ回路３２８を介してＦＦ回路３２９に保持され、マイコンＩ／Ｆ部３２−１１を介してマイコン６へ通知される。また、マイコン６通知後は、マイコン６（マイコンＩ／Ｆ部３２−１１）からのトリガによりパルスジェネレータ３２６でリードオンクリア信号が生成されＡＮＤ回路３２７の出力が有効となることで、ＦＦ回路３２９の保持情報（ＬＯＳ状態）はクリアされる。

なお、上記のタイマ回路３２１によるサンプリング周期は上記７８ＭＨｚの基準ＲＣＫに基づいて生成され、本実施形態では、このサンプリング周期をマイコンＩ／Ｆ部３２−１１を介してマイコン６から適宜に設定・変更することが可能になっている。
具体的に、この設定・変更は、４ビット分のＬＯＳウィンドウ設定情報（ＬＯＳ ＷＩＮ）により行なわれ、例えば図５に示すように、ＬＯＳウィンドウ設定情報が"００００"であれば上記サンプリング周期は２５．７ナノ秒（ｎｓ）（７８ＭＨｚ基準ＲＣＫを１／４分周したクロック周期に相当）に設定され、"０００１"であれば上記サンプリング周期は７７．２（ｎｓ）（７８ＭＨｚ基準ＲＣＫを１／８分周したクロック周期に相当）に設定される。

このため、タイマ回路３２１は、例えば図６に示すように、カウンタ３２１ａ，比較器３２１ｂ及び１／２分周器３２１ｃをそなえて構成され、上記ＬＯＳウィンドウ設定情報とカウンタ３２１ａのカウント値との比較によりカウンタ３２１ａのロードタイミングを生成することで、上記ＬＯＳウィンドウ設定情報に応じて７８ＭＨｚ基準ＲＣＫの分周率を変更しうる構成になっている。

このように、サンプリング周期の設定を可変にすることで、要求に応じて、シンクロカード５からの３８ＭＨｚ基準ＲＣＫのＬＯＳ状態の検出感度を適宜に増減することができる。
次に、図２において、上記のクロック選択スイッチ３２−８−３では、上記のクロック断検出部３２−８−１（３２−８−２）から上記の切り替えトリガの発生していない、即ち、クロック断（ＬＯＳ状態）が検出されていない方（予備用）の３８ＭＨｚ基準ＲＣＫを選択出力する。これにより、ＳＴＳ−ＸＣユニット３Ａ（３Ｂ）では、常に、障害の無い正常な基準ＲＣＫが選択・使用されるので、主信号処理の信頼性の向上に大いに寄与する。

なお、このクロック選択は、前述したように、マイコンＩ／Ｆ部３２−１１を介してマイコン６からの設定により切り替えることができるので、保守者による現用／予備の試験切り替えや強制切り替え等を適宜に実施することができ、保守・運用上の利便性を大幅に向上させることができる。
そして、上述のごとく選択された３８ＭＨｚの基準ＲＣＫは、ＰＣ３４−３に入力され、ＶＣＸＯ３４−１の出力クロック（７８ＭＨｚ）を分周器３４−２で１／２分周したクロックと位相比較されたのち、ＶＣＸＯ３４−１の位相制御信号（ＰＣＯＮ）としてフィルタ３４−４を介してＶＣＸＯ３４−１にフィードバックされる。

具体的に、上記のＰＣ３４−３は、例えば図７に示すように、ＦＦ回路３４１，３４２，ＥＸＯＲ（排他的論理和）回路３４３及び反転回路３４４をそなえて構成されており、例えば図８Ａに示すように、ＶＣＸＯ３４−１側（分周器３４−２）からのクロック（１／ｍ出力）とクロック選択スイッチ３２−８で選択された３８ＭＨｚの基準ＲＣＫ（１／ｎ出力）とが同周期（同一周波数）であれば、上記の位相制御信号（ＰＣＯＮ）は一定となり、ＶＣＸＯ３４−１の発振周波数がそのときの発振周波数に維持される。

一方、ＶＣＸＯ３４−１側からのクロック（１／ｍ出力）周波数の方が３８ＭＨｚの基準ＲＣＫ（１／ｎ出力）の周波数よりも高い場合は、図８Ｂ中に示すようにＰＣＯＮはそのＨレベル幅（Ｄｕｔｙ）が広くなる方向のパルスとなり、逆に、ＶＣＸＯ３４−１側からのクロック（１／ｍ出力）周波数の方が３８ＭＨｚの基準ＲＣＫ（１／ｎ出力）の周波数よりも低い場合は、図９Ａ中に示すようにＰＣＯＮはそのＨレベルが狭くなる方向のパルスとなり、これにより、上記の両クロックの周波数が一致するようにＶＣＸＯ３４−１の発振周波数が調整される。

なお、３８ＭＨｚの基準ＲＣＫ（１／ｎ出力）がストップした場合は、図９Ｂに示すように、ＰＣＯＮは、１９．４４ＭＨｚ，Ｄｕｔｙ５０％で出力される。
以上のようにして、ＶＣＸＯ３４−１の出力クロックが７８ＭＨｚに精度良く固定される。そして、このＶＣＸＯ３４−１の出力クロックが、クロック分配インタフェース部３７で１８本分（ただし、２本分は予備）に分岐されて１本ずつ上記のＢＰＩＦ部３１（３３）のＰＬＬ回路３１−２に分配される。

つまり、このクロック分配インタフェース部３７は、上記のＰＬＬ処理済みの７８ＭＨｚの装置内基準ＲＣＫを各ＰＬＬ回路３１−２別に出力するための分配出力部として機能しているのである。
このように、７８ＭＨｚの装置内基準ＲＣＫを各ＰＬＬ回路３１−２別に出力することで、各ＰＬＬ回路３１−２に分配される７８ＭＨｚ基準ＲＣＫの波形劣化を防止することができ、この結果、各ＰＬＬ回路３１−２、即ち、各ＢＰＩＦ部３１を高精度に主ＰＬＬ回路３４（ＶＣＸＯ３４−１）に同期させることができる。

従って、各ＢＰＩＦ部３１での処理（伝送フォーマット変換）によるＩＦ盤２からの各主信号のビットディレイは各主信号でほとんど同量になり、上述したように各主信号のフレーム先頭位置のズレのバラツキが最小限に抑制される。
（Ｃ）ＭＦＴ回路３２−９の詳細説明
図１０は上記のＭＦＴ回路３２−９の詳細構成を示すブロック図であり、図１１は各ＳＴＳ−ＸＣユニット３Ａ，３Ｂ（ワークユニット３Ａ，プロテクトユニット３Ｂ）におけるＭＦＴ回路３２−９の相互接続構成を示すブロック図で、これらの図１０及び図１１に示すように、ＭＦＴ回路３２−９は、それぞれ、クロック位相保護部５１，フレーム位相保護部５２及びフレームカウンタ部５３をそなえて構成されている。

ここで、クロック位相保護部５１は、現用（ワーク）動作しているＳＴＳ−ＸＣユニット３ＡのＭＦＴ回路３２−９におけるフレームカウンタ部（第１カウンタ部）５３で生成される上記のユニット間同期用タイミングパルス（３８ＭＴＰ）を引き込んで、クロック位相保護をとり、その３８ＭＴＰの位相変動やジッタを吸収しながら、７８ＭＴＰに乗り換えるためものである。

このため、本クロック位相保護部５１は、ＥＳ部（第１メモリ部）５１Ａ，位相比較（ＰＣ）部５１Ｂ，ウィンドウタイマ部５１Ｃ，位相差検出部５１Ｄ，タイミングパルス（ＴＰ）生成カウンタ部５１Ｅ及びクロック断検出部５１Ｆをそなえて構成されている。
そして、このクロック位相保護部５１では、概略して、次のような処理が行なわれる。即ち、入力３８ＭＴＰが、ＥＳ部５１Ａにより７８ＭＴＰへタイミング乗り換えされるが、このとき、ＥＳ部５１Ａに対する３８ＭＴＰの書き込み位相と読み出し位相との関係がＰＣ部５１Ｂにおいて比較（監視）されており、これらの各位相が近づき過ぎて重なりそうになる、即ち、メモリスリップが発生しそうになると、読み出し位相が調整されて正常な位相関係に補正される。

ここで、上記の位相関係の監視は、ウィンドウタイマ部５１Ｃで生成される所定周期のウィンドウパルス（後述する初期もしくは通常ウィンドウパルス）を基に行なわれ、このウィンドウパルス幅の中心位置に読み出し位相（タイミング）が位置するように読み出し位相の調整が行なわれる。
そして、上述のごとく７８ＭＴＰにタイミング乗り換えされた３８ＭＴＰは、ＴＰ生成カウンタ部５１Ｅのロードパルスとして供給されるが、このとき、位相差検出部（第１位相差補正制御部）５１Ｄにてタイミング乗り換え前後（ＥＳ部５１Ａ通過前後）の３８ＭＴＰの位相差が検出されており、この位相差が無くなるようにＴＰ生成カウンタ部（第１フレームタイミング生成カウンタ部）５１Ｅによる７８ＭＴＰの生成（出力）タイミングが制御される。

これにより、ＥＳ部５１Ａでのタイミング乗り換えによる７８ＭＴＰの位相変動は吸収され、ワークユニット３ＡのＭＦＴ回路３２−９で生成されている８ｋＨｚフレームタイミング（３８ＭＴＰ）に高精度に同期した７８ＭＴＰが生成される。なお、このクロック位相保護部５１のさらなる詳細については図１８により後述する。また、クロック断検出部５１Ｆの詳細についても後述する。

次に、上記のフレーム位相保護部５２は、上述のごとくクロック位相保護部５１で生成された７８ＭＴＰについて３フレーム分（ただし、ここでの１フレームは９７２０ビットである）の位相保護をとるもので、このために、図１０及び図１２に示すように、フレームカウンタ〔１４ビット（１／９７２０分周）カウンタ〕５２Ａ，デコーダ５２Ｂ，３フレーム保護回路５２Ｃ及びＡＮＤ回路５２Ｄをそなえて構成されている。

そして、このフレーム位相保護部５２では、クロック位相保護部５１から受けたタイミングパルス（７８ＭＴＰ）をトリガにしてフレームカウンタ５２Ａがカウント値（ロード値）"００００ｈ"からカウント動作を開始して７８ＭＴＰの周期を監視する。なお、フレームカウンタ５２Ａは、７８ＭＴＰでしかロードされず、１４ビット分のカウントを行なったらストップする。

そして、このフレームカウンタ５２Ａのカウント値が"９７１９"になる毎にデコーダ５２ＢからＨパルスが出力される。つまり、このデコーダ５２Ｂは、上記７８ＭＴＰの周期が装置内基準７８ＭＨｚクロックの９７２０分周になっているかを確認している。
このＨパルスは３フレーム保護回路５２Ｃにおいて保持され、計３回連続してＨパルスがデコーダ５２Ｂから出力される、即ち、クロック位相保護部５１から受けた７８ＭＴＰの間隔が３回連続して９７２０ビットになっていると、その７８ＭＴＰが信頼できるものと判断されＡＮＤ回路５２Ｄにイネーブル信号（ＥＮ）が供給される。

これにより、上記７８ＭＴＰがＡＮＤ回路５２Ｄを通過〔マイコン６から予備用（プロテクト）設定（Ｈ）がＡＮＤ回路５２に対して行なわれているため〕してフレームカウンタ部５３のロードタイミングとして出力される。
このような３フレーム保護機能を実現するため、上記の３フレーム保護回路５２Ｃは、例えば図１３に示すように、ＦＦ回路５２Ｃ−１，５２Ｃ−２及びＡＮＤ回路５２Ｃ−３をそなえて構成されており、ＦＦ回路５２Ｃ−２に２フレーム前のデコーダ５２Ｂの出力，ＦＦ回路５２Ｃ−１に１フレーム前のデコーダ５２Ｂの出力がそれぞれ保持され、これらの各ＦＦ回路５２Ｃ−１，５２Ｃ−２の出力と現フレームのデコーダ５２Ｂの出力とがそれぞれＨレベルになれば、ＡＮＤ回路５２Ｃにより上記イネーブル信号が生成されるようになっている。

これにより、例えば図１４Ａ及び図１４Ｂに示すように、クロック位相保護部５１からの７８ＭＴＰに周期異常が発生した（７８ＭＴＰの周期が１回でも正常な周期から外れた）場合、その周期異常が回復しても、直ぐにはフレームカウンタ部５３用の上記ロードタイミングは出力されず、周期異常回復後、３フレーム分連続して正常な周期の７８ＭＴＰを受けて初めて上記ロードタイミングがフレームカウンタ部５３へ出力されることになる。

この結果、プロテクトユニット３ＢのＭＦＴ回路３２−９がノイズ等が原因で誤った７８ＭＴＰをワークユニット３Ａから引き込んでしまうことを防止することができる。
なお、ワークユニット３ＡのＭＦＴ回路３２−９では、フレーム位相保護部５２のＡＮＤ回路５２Ｄに対してワーク設定（Ｌ）がなされその出力がマスクされているので、プロテクトユニット３ＢのＭＦＴ回路３２−９で生成された７８ＭＴＰに対する上記のクロック位相保護や３フレーム保護は行なわれるが、その７８ＭＴＰをフレームカウンタ部５３のロードパルスとしては出力しない。

このため、ワークユニット３ＡのＭＦＴ回路３２−９におけるフレームカウンタ部５３は、自走カウンタとして動作している。なお、このようにフレームカウンタ部５３が自走カウンタとして動作するにも関わらず、ワークユニット３Ａにおいても、上記のクロック位相保護や３フレーム保護を行なうのは、自身がマイコン６からプロテクト設定等がなされた場合に、即、プロテクトユニット３Ｂとして動作できるようクロック位相保護部５１及びフレーム位相保護部５２をスタンバイ状態にしておくためである。

次に、フレームカウンタ部５３は、装置内基準となる８ｋＨｚの各種フレームタイミング（７８ＭＴＰ，３８ＭＴＰ，３８ＭＣＫ，１９ＭＴＰ，１９ＭＴＰ）を生成するためのもので、マスターフレームカウンタ５３Ａ，デコーダ回路５３Ｂ及びロードマスク回路（１入力反転型ＡＮＤ回路）５３Ｂをそなえて構成されている。
ここで、マスターフレームカウンタ５３Ａは、１４ビット（１／９７２０分周）カウンタで、ワークユニット３Ａでは上述したように自走カウンタ（第１カウンタ部）として機能し、プロテクトユニット３Ｂでは上記のフレーム位相保護部５２からの上記ロードタイミングにて（ワークユニット３Ａに従属して）カウント動作をスタートする従属カウンタ（第２カウンタ部）として機能するようになっている。

また、デコーダ回路５３Ｂは、図１５に示すように、デコーダ５３Ｂ−１〜５３Ｂ−４，ＯＲ回路５３Ｂ−５，セレクタ（ＳＥＬ）５３Ｂ−６及びＦＦ回路５３Ｂ−７〜５３Ｂ−９を用いて、上記のマスターフレームカウンタ５３Ａのカウント値を基に上記の７８ＭＴＰ，３８ＭＴＰ，３８ＭＣＫ，１９ＭＴＰ，１９ＭＴＰを生成するものである。
なお、上記のセレクタ５３Ｂ−６は、マイコン６（マイコンＩ／Ｆ部３２−１１）からのワーク／プロテクト設定（ＷＸＰ）に応じて、デコーダ５３Ｂ−２，５３Ｂ−３の各出力のいずれか一方を選択するもので、ワーク設定時には（ワークユニット３Ａでは）デコーダ５３Ｂ−２の出力が選択され、プロテクト設定時には（プロテクトユニット３Ｂでは）デコーダ５３Ｂ−３の出力が選択されるようになっている。

これにより、プロテクトユニット３Ｂのデコーダ回路５３Ｂからは上記３８ＭＴＰ（ユニット間同期用タイミングパルス）が、ワークユニット３Ａからの３８ＭＴＰよりも２ビット分（＝９７１８−９７１６）早いタイミングで出力されることになる。これは、各ユニット３Ａ，３Ｂ間での３８ＭＴＰの相互受け渡しによる同期確立に２ビット分の遅延（ビットディレイ）が生じることを考慮するためである。

また、ロードマスク回路（１入力反転型ＡＮＤ回路）５３Ｂは、プロテクトユニット３Ｂにおいて、上述のごとく２ビット分早いタイミングで３８ＭＴＰを出力してワークユニット３Ａ，プロテクトユニット３Ｂ間の同期を確立するため、ワークユニット３Ａでのマスターフレームカウンタ５３Ａのロード位置"９７１８"及び"９７１９"でプロテクトユニット３Ｂのマスターフレームカウンタ５３Ａをロードさせないようにするためのものである。

以上のような構成により、フレームカウンタ部５３は例えば図１６Ａに示すようなタイミングで動作し、図１６Ｂに示すような波形の各種タイミングパルス（７８ＭＴＰ，７８ＭＣＫ，３８ＭＴＰ，３８ＭＣＫ，１９ＭＴＰ，１９ＭＴＰ）を出力する。
次に、以上のようなＭＦＴ回路３２−９の構成及び動作に基づき、ワークユニット３Ａ，プロテクトユニット３Ｂ間の同期確立動作について図１７Ａ〜図１７Ｃを用いて説明する。

まず、図１７Ａに示すように、ワークユニット３Ａ側のＭＦＴ回路３２−９では、フレームカウンタ部５３（マスターフレームカウンタ５３Ａ）が自走することにより、上記の３８ＭＴＰ（Ｔｐｏ）及び３８ＭＣＫ（Ｔｃｏ）が生成され、それぞれがプロテクトユニット３ＢのＭＦＴ回路３２−９へ入力される。
プロテクトユニット３ＢのＭＦＴ回路３２−９では、図１７Ｂに示すように、これらの３８ＭＴＰ（Ｔｐｉ）及び３８ＭＣＫ（Ｔｃｉ）を取り込むと、その３８ＭＴＰをクロック位相保護部５１（ＥＳ部５１Ａ）にて上述のごとく７８ＭＴＰにタイミング乗り換える。

そして、この７８ＭＴＰは、ＴＰ生成カウンタ部５１Ｅのロードタイミングとして供給されるが、ＴＰ生成カウンタ部５１Ｅは、このとき位相差検出部５１Ｄで検出された位相差分だけ早いタイミングで７８ＭＴＰを出力する（符号７参照）。この７８ＭＴＰは、フレーム位相保護部５２で３フレーム分の位相保護がとられたのちフレームカウンタ部５３のマスターフレームカウンタ５３Ａのロードタイミングとして供給される。

マスターフレームカウンタ５３Ａは、このロードタイミングでカウント動作を開始し、そのカウント値"９７１６"がデコーダ回路５３Ｂ（デコーダ５３Ｂ−３）でデコードされることにより、ワークユニット３Ａでの３８ＭＴＰよりも２ビット分早いタイミングでワークユニット３Ａへの３８ＭＴＰが生成される。
この３８ＭＴＰは３８ＭＣＫとともに、ワークユニット３ＡのＭＦＴ回路３２−９へ出力される。このとき、ワークユニット３Ａ側のフレームカウンタ部５３は自走動作しているが、プロテクトユニット３Ｂ側と同様に、取り込んだ３８ＭＴＰについての７８ＭＴＰへのタイミング乗り換え，３フレーム位相保護は行なう。

以上のような動作により、図１７Ａ〜図１７Ｃ中のタイミングＴ３に示すように、ワークユニット３Ａ及びプロテクトユニット３Ｂ側の各マスターフレームカウンタ５３Ａのカウント動作のずれが常に１ビット以内に抑制されて、各ユニット３Ａ，３Ｂでのフレームタイミングの同期が高精度に確立する。
このように、プロテクトユニット３ＢのＭＦＴ回路３２−９では、ワークユニット３Ｂから引き込んだ８ｋＨｚフレームタイミングのビットディレイを吸収するとともに、ノイズ等による誤ったフレームタイミングの引き込みを防止することができるので、常に、ワークユニット３Ａにおける８ｋＨフレームタイミングに高精度に同期したフレームタイミングを生成することができる。

従って、ワーク／プロテクト切り替え時にも、ＳＴＳ−ＸＣユニット３Ａ，３Ｂは、即座に、正常な装置内基準の８ｋＨｚフレームタイミングで動作することが可能になり、本伝送装置１の動作を安定させて、クロスコネクト処理の信頼性を大幅に向上させることができる。
次に、上記のクロック位相保護部５１についてより詳細に説明する。

図１８は上記のクロック位相保護部５１の詳細構成を示すブロック図で、この図１８に示すように、本クロック位相保護部５１は、前記のＥＳ部５１Ａとして、ＦＦ回路５１１，ライトカウンタ５１２，８ビットレジスタ５１３と多重部５１４とで形成されたＥＳ回路５１０及びリードカウンタ５１５をそなえて構成されている。
また、前記のＰＣ部５１Ｂとしては、微分回路５１６，ＡＮＤ回路５１７，ウィンドウカウンタ５１８，ウィンドウセレクタ５１９，８ビットシフト回路５２０及び位相比較器（ＰＣ）５２１をそなえており、前記のウィンドウタイマ部５１Ｃとしては、１ｍｓ／１００ｍｓカウンタ５２２，セレクタ５２３，５２５，外部タイミングカウンタ５２４及びウィンドウ選択信号生成回路５２６をそなえている。

さらに、前記の位相差検出部５１Ｄとしては、微分回路５２７とオフセットカウンタ／ラッチ部５２８とをそなえ、前記のＴＰ生成カウンタ部５１Ｅとしては、フレーム生成カウンタ５２９，デコーダ５３０及びＦＦ回路５３１をそなえている。
ここで、ＥＳ部５１Ａにおいて、ＦＦ回路５１１は、ワークユニット３Ａ（プロテクトユニット３Ｂ）からの３８ＭＴＰ（Ｔｐｉ）をラッチするものであり、ライトカウンタ５１２は、このＦＦ回路５１１でラッチされた上記３８ＭＴＰのレジスタ５１３へのライトアドレス（ライトイネーブルパルス）を生成するもので、ここでは、３８ＭＴＰを８倍の周期にしてレジスタ（８ビット）５１３へ書き込むために１／８分周カウンタとして構成されている。

また、レジスタ５１３は、このライトカウンタ５１２からのライトアドレスに従って上記３８ＭＴＰを保持するものであり、リードカウンタ５１５は、ＶＣＸＯ３４−１からの基準ＲＣＫ（７８ＭＣＫ）を受けて、常に、ＰＣ部５１Ｂのウィンドウカウンタ５１８に同期（従属）して動作する１／１６分周カウンタで、ここでは、上記ライトイネーブルパルスを微分回路５１６にて微分したパルス（ウィンドウトリガ）によりウィンドウカウンタ５１８がロードされたのちにそのカウント値"７"がロードされることにより、ライトカウンタ５１２と半周期ずれた位相で多重部５１４用の１６本分のリードアドレス（リードイネーブルパルス）を生成しうるようになっている。

ただし、実際は、上記ライトアドレスに対するリードアドレスが次表１に示すように関連付けされており、レジスタ５１３に保持された８ビットのデータ（３８ＭＴＰ）は、上記リードカウンタ５１５のリードアドレスを１つ飛ばしに出力した８本分のリードイネーブルパルス（つまり、残りの８本分は未使用アドレス）にて読み出される。

そして、多重部５１４は、上記のリードカウンタ５１５からのリードアドレスに従ってレジスタ５１３からのデータ（３８ＭＴＰ）を１６：１に多重するものである。
これにより、図２１中に示すように、上記表１に示す関連付けをなされたリードアドレスによりレジスタ５１３から、順次、データ（３８ＭＴＰ：網かけ部で示すデータ）が読み出されるとともに、関連付けのなされていない未使用リードアドレスからはデータ"０（Ｌ）"（網かけ部以外で示すデータ）が読み出されて、３８ＭＴＰの７８ＭＴＰへの乗り換えが行なわれる。

つまり、上記のＥＳ部５１Ａは、上記のユニット間同期用タイミング（３８ＭＴＰ）を保持したのち装置内基準ＲＣＫ（７８ＭＣＫ）に基づいてその３８ＭＴＰが読み出されることにより３８ＭＴＰタイミングを装置内基準フレームタイミング（７８ＭＴＰ）に同期させるようになっているのである。
次に、ＰＣ部５１Ｂにおいて、微分回路５１６は、ライトカウンタ５１２の出力（イネーブルパルス）をＶＣＸＯ３４−１で生成された上記７８ＭＨｚクロックで微分することにより上記イネーブルパルスのエッジを検出するもので、このエッジ検出タイミング（ウィンドウトリガ）でウィンドウカウンタ５１８がロードされるようになっている。

また、ＡＮＤ回路５１７は、上記のウィンドウトリガを有効／無効にするためのもので、具体的には、ＰＣ５２１により書き込み位相と読み出し位相との近づき過ぎ〔メモリスリップ状態（スリップエラー）〕が検出された場合、もしくは、装置立ち上げ（パワーオンリセット）後には上記ウィンドウトリガを有効にしてウィンドウカウンタ５１８をロードし直し（リスタートさせ）、それ以外のときは上記ウィンドウトリガをマスクしてウィンドウカウンタ５１８を自走させるようになっている。

さらに、ウィンドウカウンタ５１８は、上記のウィンドウトリガにより自走する１／１６分周の自走カウンタで、図２０中に示すような、上記書き込み位相と読み出し位相との関係を監視するための初期ウィンドウパルス及びこの初期ウィンドウパルスの周期よりも長い通常（ノーマル）ウィンドウパルスを生成するものである。
なお、このウィンドウカウンタ５１８は、カウント値を１〜１６とした場合に、カウント値"７"をデコードする毎にリードカウンタ５１４をロードさせることにより、リードカウンタ５１４を自身と半周期ずれた周期で動作させて、レジスタ５１３に対する書き込み位相と読み出しとを半周期ずらすようになっている。従って、スリップエラーが発生した場合、本実施形態では、このウィンドウカウンタ５１８のカウント動作のみを制御すれば書き込み／読み出しタイミングの衝突が防止されることになる。

また、ウィンドウセレクタ５１９は、このウィンドウカウンタ５１８で生成される各ウィンドウパルス（以下、単に「ウィンドウ」という）を選択するもので、装置立ち上げ時（ＶＣＸＯ３４−１からの基準ＲＣＫ（７８ＭＣＫ）が安定するまで）やスリップエラー発生時には位相監視を厳しく行なうために周期の短い初期ウィンドウが、初期ウィンドウによる位相監視で所定時間継続してスリップエラーが発生しなければ初期ウィンドウよりも監視周期の長いノーマルウィンドウが選択されるようになっている。

これにより、ＰＣ部８２による位相監視に余裕をもたせることができ、スリップエラー発生時のウィンドウカウンタ８２３のリスタート（後述）によるＴＰ周期の変化が頻発してしまうことを抑制することができる。なお、上記のウィンドウ切り替えはウィンドウタイマ部５１Ｃによって行なわれる。
さらに、８ビットシフト回路５２０は、上記の微分回路５１６の出力（ライトイネーブルパルス）を８ビットシフトすることにより、ＰＣ５２１でのウィンドウとの位相比較タイミングを合わせるためのものであり、ＰＣ５２１は、上記のライトイネーブルパルスとウィンドウセレクタ５１９で選択されたウィンドウとの位相を比較して、ライトイネーブルパルスがウィンドウのエッジに引っ掛かるか否かを監視するもので、ライトイネーブルパルスがウィンドウのエッジに引っ掛かれば、メモリスリップ状態としてスリップエラーを発生するようになっている。

そして、スリップエラーが発生した場合は、ウィンドウカウンタ５１８がリスタートされてリードカウンタ５１５による読み出し位相が正常な位置（タイミング）に戻される。このとき、ウィンドウセレクタ５１９が初期ウィンドウを選択するようウィンドウタイマ部５１Ｃにより制御され、初期ウィンドウによる位相監視が開始される。
さらに、ウィンドウタイマ部５１Ｃにおいて、１ｍｓ／１００ｍｓカウンタ〔監視（内部）タイマ〕５２２は、初期ウィンドウによる位相監視周期（１ｍｓ／１００ｍｓ）をカウントするためのものである。なお、この監視タイマ５２２は、ＰＣ５２１にてスリップエラーが検出された場合はリスタートする。

また、セレクタ５２３は、このウィンドウタイマ部５１Ｃで生成された各位相監視周期（１ｍｓ／１００ｍｓ）をマイコン６（マイコンＥ／Ｆ部３２−１１）からの設定（"ＴＩＭＥＲＳＥＬ"）に従って選択するものであり、外部タイミングカウンタ（外部タイマ）５２４は、上記１ｍｓ／１００ｍｓ以外の任意の初期ウィンドウによる位相監視周期をカウントするためのもので、その監視周期はマイコン６（マイコンＥ／Ｆ部３２−１１）からの外部設定信号（"ＥＸＴＴＰ"）により適宜に設定される。

また、セレクタ５２５は、この外部タイマ５２４で生成される監視周期と、セレクタ５２３で選択された監視周期（１ｍｓ／１００ｍｓ）とのいずれかを、マイコン６（マイコンＥ／Ｆ部３２−１１）からの設定（"ＥＸＴＰＳＥＬ"）に従って選択するものである。
つまり、本実施形態のウィンドウタイマ部５１Ｃは、ＰＣ５２１での初期ウィンドウによる位相監視周期（タイマ周期）を、１ｍｓ，１００ｍｓ及び外部設定の中から適宜に選択（設定）できるようになっているのである。なお、この設定例を次表２に示す。

そして、ウィンドウ選択信号生成回路５２６は、上記のセレクタ５２５で最終的に選択されたタイマ周期内にＰＣ５２１にてスリップエラーが検出されるか否かを監視し、上記タイマ周期内にスリップエラーが検出されず上記タイマ周期がタイムアウトした場合にウィンドウセレクタ５１９にノーマルウィンドウを選択させる切り替え信号を生成するものである。ただし、上記タイマ周期内外に関わらず、ＰＣ５２１にてスリップエラーが検出された場合は、ウィンドウセレクタ５１９に初期ウィンドウを選択させる切り替え信号を生成する。

これにより、ＰＣ５２１では、例えば図２２Ａ及び図２２Ｂにそれぞれ示すように、初期ウィンドウもしくはノーマルウィンドウによる位相監視中にそのウィンドウから上記のリードイネーブルパルスが外れてスリップエラーが発生すると、初期ウィンドウが選択されて初期ウィンドウによる位相監視が行なわれ、この初期ウィンドウによる位相監視中に上記タイマ周期内にスリップエラーが発生せず上記タイマ周期がタイムアウトした場合は、初期ウィンドウからノーマルウィンドウへの切り替えが行なわれて、ノーマルウィンドウによる位相監視が行なわれる。

ただし、図２２Ｂでは、ＥＸＴＴＰの↑から次の↑のサンプリング周期間にリードイネーブルパルスがウィンドウから外れなければ初期ウィンドウへの切り替えを行なうため、実際、ウィンドウの切り替え時間は最大タイマ周期×２倍となる。なお、初期ウィンドウへの切り替えは、上記スリップエラー発生時だけでなく、装置立ち上げ時（パワーオンリセット時）にも行なわれる。また、ウィンドウの切り替えは、例えば、ライトカウンタ５１２のライトアドレスが０の位置にて行なう。

次に、位相差検出部５１Ｄにおいて、微分回路５２７は、ＥＳ部５１ＡのＦＦ回路５１１にラッチされた上記３８ＭＴＰを主ＰＬＬ回路３４のＶＣＸＯ３４−１で生成された７８ＭＨｚクロックで微分することにより、３８ＭＴＰのエッジを検出するものであり、オフセットカウンタ／ラッチ部５２８は、このエッジ検出タイミングで、１／３２分周のカウント動作をスタートし、そのカウント値をフレーム生成カウンタ５２９に検出したオフセット値（位相差）としてロードするためのもので、次のように動作するようになっている。

（１）ＰＣ部５１Ｂにおいて初期ウィンドウによる位相監視が行なわれている間は、ＥＳ部５１Ａに対する上記の読み出し位相が安定していないものとして、毎周期（毎フレーム）、ＥＳ部５１Ａによるタイミング乗り換え後の７８ＭＴＰにて、その時のカウント値をラッチするとともにＴＰ生成カウンタ部５１Ｅにロードする。
（２）ＰＣ部５１Ｂにおいてノーマルウィンドウによる位相監視が行なわれている間は、上記の読み出し位相が或る程度は安定していると考えられるので、初期ウィンドウによる位相監視中に最後にラッチしたカウント値、毎フレーム、フレーム生成カウンタ５２９にロードする。

これにより、フレーム生成カウンタ５２９は、常に、オフセットカウンタ／ラッチ部５２８で検出されたオフセット値（位相差）からカウントをスタートするので、そのカウント値"９７１９"をデコーダ５３０によりデコードしたときのパルスをＦＦ回路５３１で１ビット遅延させて出力すると、カウント値"０"のタイミングでフレームタイミングパルスが出力されることになる。つまり、上記のオフセット値分だけ前にフレームタイミングが出力されることになり、ＥＳ部５１Ａ通過前後のフレームタイミングの位相差が吸収される。

なお、図１８において、クロック断検出部５１Ｆは、ワーク（プロテクト）ユニット３Ａ（３Ｂ）から引き込んだ３８ＭＣＫのクロック断を検出するもので、図１９に示すように、前述したＲＣＫセレクタ回路３２−８におけるクロック断検出部（ＬＯＳ）３２−８−１，３２−８−２（図２参照）のクロック断検出回路３２０（図３参照）と同様の、ＦＦ回路５１Ｆ−１，５１Ｆ−２，５１Ｆ−４，反転回路５１Ｆ−２′及びＯＲ回路５１Ｆ−３を用いた回路構成を有しており、クロック断が検出されると、その旨がマイコンＩ／Ｆ部３２−１１を介してマイコン６へ通知されるようになっている。

以上のような構成により、プロテクションユニット３Ｂ側のクロック位相保護部５１では、ワークユニット３Ａからの８ｋＨｚのユニット間同期用タイミングパルス（Ｔｐｉ：３８ＭＴＰ）を、この３８ＭＴＰとともに入力される３８．８８ＭＨｚのユニット間同期用クロック（Ｔｃｉ：３８ＭＣＫ）を１／８カウンタ５１２からのライトイネーブルパルスに従ってレジスタ５１３に書き込むことにより、３８．８８Ｍｂｐｓタイミングを８倍の周期にしてレジスタ５１３に書き込む。

一方、レジスタ５１３に書き込まれたデータ（３８ＭＴＰ）は、ＶＣＸＯ３４−１で生成される７８ＭＨｚの基準ＲＣＫをリードカウンタ５１５により１／１６分周したリードイネーブルパルス〔ただし、リードアドレスを１つ飛ばし（前記表１参照）に出力した８本のイネーブルパルス〕に従って読み出されて多重部５１４にて多重される。これにより、３８ＭＴＰから７８ＭＴＰへのタイミング乗り換えが行なわれる。

このとき、ＰＣ部５１Ｂでは、上記の書き込み位相と読み出し位相とが重ならないように、上記のウィンドウを用いた位相差の監視がＰＣ５２１により行なわれている。例えば、パワーオンリセットが解除された後では、ＰＣ部５１Ｂは、図２３に示すように動作する。
即ち、ライトカウンタ５１２のライトイネーブルパルスの微分信号（符号８参照）をトリガにしてウィンドウカウンタ５１８がロードされて（点線矢印９参照）カウント動作がスタート（自走）する。一方、上記のライトイネーブルパルスは８ビットシフト回路５２０にて８ビット分シフトされ（点線矢印１０参照）、この８ビットシフト後のライトイネーブルパルス（ＰＣトリガ）と初期ウィンドウとの位相比較がＰＣ５２１にて行なわれる。

このとき、上記ＰＣトリガが初期ウィンドウの中心に位置するタイミングで読み出しが行なわれれば、書き込み位相と読み出し位相とが正常な（半周期ずれた）位相関係になるので、ウィンドウカウンタ５１８のカウント値が"７"になった時点でリードカウンタ５１４をロードする（点線矢印１１参照）。
その後は、上記ＰＣトリガがウィンドウから外れない限り、ウィンドウカウンタ５１８，リードカウンタ５１５は自走する。そして、例えば図２４に示すように、初期ウィンドウによる位相監視中に、上記ＰＣトリガが初期ウィンドウから外れず、ウィンドウタイマ部５１Ｃの監視タイマ５２２がタイムアウト（図２４では、タイマ周期＝１ｍｓ）した場合は、ウィンドウ切り替え信号がウィンドウカウンタ５１８のカウント値"０"の位置（図２４ではカウント値＝１〜１６としているので"１"の位置）でウィンドウセレクタ５１９に供給されて、初期ウィンドウからノーマルウィンドウへのウィンドウ切り替えが行なわれる（点線矢印１２，１３参照）。

一方、初期ウィンドウでの位相監視中に、上記ＰＣトリガが、図２５中に網かけ部１４で示すように初期ウィンドウの左側、もしくは、図２６中に網かけ部１５で示すように初期ウィンドウの右側に外れた場合は、いずれの場合も、スリップエラー信号がＨレベルとなり、ライトカウンタ５１２のライトイネーブルパルスの微分信号（符号１６参照）によりウィンドウカウンタ５１８をロードし直して初期ウィンドウをはり直し、リードカウンタ５１５も初期状態に設定する（符号１７参照）。

また、通常ウィンドウでの位相監視中に、上記ＰＣトリガが、図２７中に網かけ部１８で示すように初期ウィンドウの左側、もしくは、図２８中に網かけ部１９で示すように初期ウィンドウの右側に外れた場合は、いずれの場合も、スリップエラー信号がＨレベルとなり、次のライトカウンタ５１２のライトイネーブルパルスの微分信号（符号２０参照）によりウィンドウカウンタ５１８をロードし直すとともに、ウィンドウを初期ウィンドウに切り替える（点線矢印２１参照）。

以上のようにして、書き込み位相と読み出し位相との近づき過ぎ（スリップエラー）が検出される度に、ウィンドウカウンタ５１８がリスタートされて読み出し位相が適切な位置まで戻されるとともに、初期ウィンドウによる位相監視が行なわれる。
ところで、上記のようにＥＳ部５１Ａによるタイミング乗り換えが行なわれている際、位相差検出部５１Ｄにて、入力された３８ＭＴＰとＥＳ部５１Ａを通過した後の７８ＭＴＰとの位相差（オフセット値）が検出されている。

即ち、例えば図２９及び図３０に示すように、まず、受信３８ＭＴＰを微分回路５２７により微分したパルス（符号７１参照）にてオフセットカウンタ／ラッチ部５２８が、ロード値"６"をロード（矢印７２参照）してカウント動作（自走）を開始する。
このとき、ＰＣ部５１Ｂにおいて初期ウィンドウによる位相監視が行なわれていれば、オフセットカウンタ／ラッチ部５２８は、ＥＳ部５１Ａにて乗り換えられた７８ＭＴＰ（矢印７３参照）にてそのときのカウント値（図２９では位相差検出によるビットディレイが最小の場合で"１５"，図３０では同ビットディレイが最大の場合で"１４"）を検出した位相差（オフセット値）としてフレーム生成カウンタ５２９にロードする（矢印７５参照）とともに、ラッチする（矢印７４参照）。

なお、このときラッチされたオフセット値は、初期ウィンドウ→ノーマルウィンドウ切り替え後のノーマルウィンドウによる位相監視中のオフセット値として、毎フレーム、フレーム生成カウンタ５２９にロードされることになる。
そして、フレーム生成カウンタ５２９はロードされたオフセット値からカウントをスタートし、そのカウント値"９７１９"をデコーダ５３０がデコードする毎にＴＰをＦＦ回路５３１で１ビット遅延させて出力することにより、ラッチされたオフセット値だけ前のタイミングでＥＳ部５１Ａによるタイミング乗り換え後の７８ＭＴＰを出力させる（矢印７６参照）。これにより、ＥＳ部５１Ａ通過前後（タイミング乗り換え前後）の８ｋＨフレームタイミングの位相差が吸収される。

なお、ＥＳ部５１Ａによるタイミング乗り換え後の７８ＭＴＰが正規のタイミングがずれた場合には、誤ったタイミングで７８ＭＴＰが生成・出力されることになるが、前述したように後段のフレーム位相保護部５２により３フレーム保護がとられているので、その７８ＭＴＰは無効になる。また、図２９及び図３０中に示すＦＦ回路５１１による１ビットディレイは位相差検出部５１Ｄのオフセットカウンタ／ラッチ部５２８が動作している範囲でレジスタ５１３に対する読み出しを行なうために用いられる。さらに、ワークユニット３Ａ側のクロック位相保護部５１でもプロテクトユニット３Ｂ側からのユニット間同期用タイミング（３８ＭＴＰ，３８ＭＣＫ）を引き込んで上記と同様の処理を行なっている。

以上のように、プロテクションユニット３Ｂ側のクロック位相保護部５１では、ワークユニット３ＡのＭＦＴ回路３２−９から引き込んだユニット間同期用タイミングパルス（３８ＭＴＰ）を基に、常に、ワークユニット３Ａ側の８ｋＨｚフレームタイミングに高精度に同期した８ｋＨｚの７８ＭＴＰを生成することができる。
（Ｄ）ＭＴＰＥＳ回路３２−１０の詳細説明
図３１は前記のＭＴＰＥＳ回路３２−１０の詳細構成を示すブロック図であるが、この図３１に示すように、本実施形態のＭＴＰＥＳ回路３２−１０は、上述したクロック位相保護部５１と略同様の構成を有している。即ち、ＥＳ部（第２メモリ部）８１，位相比較（ＰＣ）部８２，ウィンドウタイマ部８３，位相差検出部（第２位相差補正制御部）８４及びＴＰ生成カウンタ部（第２フレームタイミング生成カウンタ部）８５をそなえて構成されている。

これは、上述したクロック位相保護部５１が、ユニット間同期用タイミング（３８ＭＴＰ）をワークユニット３Ａ（もしくは、プロテクションユニット３Ｂ）側で生成されている８ｋＨｚフレームタイミング（７８ＭＴＰ）に同期させるためのものであったのに対し、本ＭＴＥＳ回路３２−１０が、ＭＦＴ回路３２−９で生成された８ｋＨｚフレームタイミング（７８ＭＴＰ：図３１ではＭａｓｔｅｒ ８Ｋ ＴＰと表記）をＢＰＩＦ部３１のＰＬＬ回路３１−２で生成される７８ＭＨｚのマスタークロック（ＬＳＩ Ｍａｓｔｅｒ Ｃｌｏｃｋ（Ｍａｓｔｅｒ ７８））に同期させるためのものであることの違いのみであるからである。

このため、ＥＳ部８１は、シリアル／パラレル（Ｓ／Ｐ）変換回路８１２及びパラレル／シリアル（Ｐ／Ｓ）変換回路８１３から成るＥＳ回路８１０，ライトカウンタ（１／１６分周カウンタ）８１１，リードカウンタ（１／１６分周カウンタ）８１２及び３ビットシフト回路８１５をそなえて構成され、ＰＣ部８２は、微分回路８２１，ＡＮＤ回路８２２，ウィンドウカウンタ８２３，ウィンドウセレクタ８２４，８ビットシフト回路８２５及び位相比較器（ＰＣ）８２６をそなえて構成されている。

また、ウィンドウタイマ部８３は、１ｍｓ／１００ｍｓカウンタ（監視タイマ）８３１，セレクタ８３２，８３４，外部タイミングカウンタ（外部タイマ）８３３及びウィンドウ選択信号生成回路８３５をそなえて構成され、位相差検出部８４は、２ビット幅パルス伸長回路８４１，微分回路８４２，オフセットカウンタ８４３，１入力反転型のＡＮＤ回路８４４，オフセットラッチ回路８４５及びオフセットセレクタ８４６をそなえて構成されている。

ここで、ＥＳ部８１において、ライトカウンタ８１１は、ＭＦＴ回路３２−９を介して主ＰＬＬ回路３４−１から供給される７８ＭＨｚの基準ＲＣＫを１／１６分周することにより、Ｓ／Ｐ変換回路８１２用の１６本分のライトアドレス（ライトイネーブルパルス）を生成するものであり、Ｓ／Ｐ変換回路８１２は、このライトカウンタ８１１からのライトイネーブルパルスに従って、ＭＦＴ回路３２−９で生成された８ｋＨｚフレームタイミングパルス（７８ＭＴＰ）を１：１６にＳ／Ｐ変換するものである。

また、リードカウンタ８１４は、上記の７８ＭＨｚのマスタークロックを受けて、上述したクロック位相保護部５１におけるリードカウンタ５１５と同様に、ＰＣ部８２におけるウィンドウカウンタ８２３に常に同期（従属）して動作する１／１６分周カウンタで、この場合も、例えば、ウィンドウカウンタ８２３のカウント値"７"がロードされることにより、ライトカウンタ８１１と半周期ずれた位相で１６本のリードアドレス（リードイネーブルパルス）を生成するようになっている（ただし、この場合は、未使用アドレスは無い）。

さらに、Ｐ／Ｓ変換回路８１３は、このリードカウンタ８１４からのリードアドレス（リードイネーブルパルス）に従ってＳ／Ｐ変換回路８１３からの１６パラのデータ（７８ＭＴＰ）をＰ／Ｓ変換することにより多重するもので、これにより、例えば図３２に示すように、ＭＦＴ回路３２−９で生成された８ｋＨｚフレームタイミングパルス（７８ＭＴＰ）のＢＰＩＦ部３１からの７８ＭＨｚマスタークロックへのタイミング乗り換えが行なわれる。なお、３ビットシフト回路８１５は、このＰ／Ｓ変換後の７８ＭＴＰを３ビット分シフト（遅延）させるものである。

また、位相差検出部８４において、２ビット幅伸長回路８４１は、後段の微分回路８４２にてＭＦＴ回路３２−９からの上記８ｋＨｚフレームタイミング（Ｍａｓｔｅｒ ８Ｋ ＴＰ：１ビット幅）をＢＰＩＦ部３１からのマスタークロック（Ｍａｓｔｅｒ ７８）にて微分できるよう２ビット幅に伸長するものであり、微分回路８４２は、このように２ビット幅に伸長された上記８ｋＨｚフレームタイミング（Ｍａｓｔｅｒ ８Ｋ ＴＰ）をマスタークロック（Ｍａｓｔｅｒ ７８）にて微分することにより微分パルス（エッジ検出タイミング）を得るものである。

さらに、オフセットカウンタ８４３は、この微分回路８４２からの微分パルスによりロードされマスタークロック（Ｍａｓｔｅｒ ７８）に従って自走する位相差（オフセット値）検出用のカウンタであり、オフセットラッチ回路８４５は、このオフセットカウンタ８４３のカウント値（オフセット値）を３ビットシフト回路８１５により３ビット分シフトされたタイミング乗り換え後の７８ＭＴＰにてラッチするものである。

ただし、このラッチは、この場合も、ＰＣ部８２において初期ウィンドウによる位相監視が行なわれている場合にのみ行なわれ、ノーマルウィンドウによる位相監視が行なわれている場合にはＡＮＤ回路８４４によりラッチイネーブルパルスがマスクされて初期ウィンドウによる位相監視の最後に検出されたオフセット値が保持されるようになっている。
また、オフセットセレクタ８４６は、オフセットカウンタ８４３で検出されたオフセット値とオフセットラッチ回路８４５でラッチされているオフセット値とを選択するもので、具体的には、ＰＣ部８２において初期ウィンドウによる位相監視が行なわれている場合にはオフセットカウンタ８４３で検出されたオフセット値を選択し、ノーマルウィンドウによる位相監視が行なわれている場合にはオフセットラッチ回路８４５にラッチされているオフセット値を選択するようになっている。

これにより、初期ウィンドウによる位相監視中はオフセットカウンタ８４３で検出されたオフセット値が、毎周期（毎フレーム）、ＴＰ生成カウンタ部８５にロードされ、ノーマルウィンドウによる位相監視中は初期ウィンドウによる位相監視の最後にオフセットラッチ回路８４５にラッチされたオフセット値が、毎周期、ＴＰ生成カウンタ部８５にロードされる。

つまり、上記のオフセットカウンタ８４３，ＡＮＤ回路８４４，オフセットラッチ回路８４５及びオフセットセレクタ８４６は、クロック位相保護部５１における位相差検出部５１Ｄのオフセットカウンタ／ラッチ部５２８と同様のオフセットカウンタ／ラッチ部８４７を形成しているのである。
なお、ＰＣ部８２及びウィンドウタイマ部８３の構成については、図１８により前述したＰＣ部５１Ｂ及びウィンドウタイマ部５１Ｃとそれぞれ同様であるので、その詳細な説明を省略する。また、ＴＰ生成カウンタ部８５も、図１８に示すＴＰ生成カウンタ部５１Ｅと同様の構成を有している。

以上のような構成により、本ＭＴＰＥＳ回路３２−１０では、ＭＦＴ回路３２−９で生成された８ｋＨｚのフレームタイミング（７８ＭＴＰ）をＥＳ部８１にてマスタークロックに乗り換える。このとき、ＥＳ部８１に対する７８ＭＴＰの書き込み位相と読み出し位相との関係が、ＰＣ部８２により、前記のクロック位相保護部５１におけるＰＣ部５１Ｂと同様に、上記の各ウィンドウを用いて監視制御（クロック位相保護）される（図３３参照）。

なお、この場合も、ＰＣ部８２では、装置立ち上げ後やスリップエラー発生時には、装置のクロック周波数成分が安定するまでの間（監視タイマ８３１がタイムアウトするまで）は監視ウィンドウを狭くすること（初期ウィンドウ）により位相を厳しく監視し、安定後（監視タイマ８３１がタイムアウトした時）には監視ウィンドウを広げること（ノーマルウィンドウ）により、位相監視に余裕をもたせて、スリップエラー発生時のウィンドウカウンタ８２３のリスタートによるＴＰ周期の変化の頻発を抑制している。

また、このとき、位相差検出部８４では、ＥＳ部８１による乗り換え前後の７８ＭＴＰの位相差を検出しており、この位相差が無くなるようにＴＰ生成カウンタ部８５のカウント動作（ＴＰ生成周期）を制御している。この位相差検出部８４による制御は、図２９及び図３０により前述した位相差検出部５１Ｄによる制御と同様に行なわれる。
即ち、図３４及び図３５に示すように、まず、ＭＦＴ回路２９からの上記８ｋＨｚフレームタイミング（７８ＭＴＰ：符号９１参照）を２ビット幅伸長回路８４１で２ビット幅に伸長し（符号９２参照）、そのパルスを微分回路５２７にてＢＰＩＦ部３１からのマスタークロックにて微分したパルス（符号９３参照）にてオフセットカウンタ８４３が、ロード値"６"をロード（矢印９４参照）してカウント動作（自走）を開始する。

このとき、ＰＣ部８２において初期ウィンドウによる位相監視が行なわれていれば、オフセットラッチ回路８４５が、ＥＳ部５１Ａにて乗り換えられた７８ＭＴＰ（符号９５参照）を３ビットシフト回路８１５で３ビット分シフト（矢印９６参照）したパルスにて、そのときのオフセットカウンタ８４３のカウント値（図３４では位相差検出によるビットディレイが最小の場合で"７"，図３５では同ビットディレイが最大の場合で"１９"）を検出した位相差（オフセット値）としてラッチする（矢印９７参照）。

このオフセット値は、フレーム生成カウンタ５２９にロードされる（点線矢印９８参照）。なお、ラッチされたオフセット値は、初期ウィンドウ→ノーマルウィンドウ切り替え後のノーマルウィンドウによる位相監視中のオフセット値として、毎フレーム、フレーム生成カウンタ５２９にロードされることになる。
そして、フレーム生成カウンタ５２９はロードされたオフセット値からカウントをスタートし、そのカウント値"９７１９"をデコードする毎にＴＰを１ビット遅延させて出力することにより、ラッチされたオフセット値だけ前のタイミングでＥＳ部８１による乗り換え後の７８ＭＴＰを出力する（矢印９９参照）。

これにより、ＥＳ部８１通過前後（乗り換え前後）の８ｋＨｚフレームタイミング（７８ＭＴＰ）の位相差が吸収されて、ＭＦＴ回路３２−９で生成された８ｋＨｚフレームタイミング（７８ＭＴＰ）が、ＢＰＩＦ部３１，主信号ＥＳ回路３２−２，クロスコネクト部３２−３（図１参照）での動作クロックである上記マスタークロック（Ｍａｓｔｅｒ ７８）に同期する。

つまり、本ＭＴＰＥＳ回路３２−１０は、最終的に主信号ＥＳ回路３２−２（図１参照）用の読み出しＴＰ（７８ＭＴＰ）として供給される上記のＭＦＴ回路３２−９で生成された８ｋＨｚフレームタイミング（７８ＭＴＰ）と、ＢＰＩＦ部３１でのマスターＴＰとの位相関係が一致するように、ＴＰ生成カウンタ部８５での上記読み出しＴＰの生成タイミングをコントロールしているのである。

この結果、後述するように、主信号ＥＳ回路３２−２においての読み出しＴＰに対する前後のメモリ段数のマージン（余裕）を平均的にもたせることができ、主信号ＥＳ回路３２−２に必要なメモリ段数を最小限（後述するように１０８段）に抑えることができる。
（Ｅ）主信号ＥＳ回路３２−２の詳細説明
図３６は上記の主信号ＥＳ回路３２−２の詳細構成を示すブロック図で、この図３６に示すように、主信号ＥＳ回路３２−２は、ＲＡＭ３２Ａ，ライトカウンタ３２Ｂ，リードカウンタ３２Ｃ及びスリップエラー検出部３２Ｄをそなえて構成されている。

ここで、ＲＡＭ（主信号メモリ部）３２Ａは、フレーム同期部３２−１でフレーム同期のとられた主信号フレームを記憶するものである。ただし、このＲＡＭ３２Ａのアドレス"０"の領域には、主信号フレームデータ以外にフレーム同期部３２−１からの８ｋＨｚフレームパルス（ＦＰ）も共に書き込まれるようになっている。
また、ライトカウンタ３２Ｂは、フレーム同期部３２Ｂからの上記８ｋＨｚＦＰをロードタイミングとしてカウント動作を開始して、ＢＰＩＦ部３１からのマスタークロックに従ってＲＡＭ３２Ａ用のライトアドレスを生成するものであり、リードカウンタ３２Ｃは上述したＭＴＰＥＳ回路３２−１０でタイミング乗り換えされた８ｋＨｚフレームタイミング（８ｋＨｚＴＰ）をロードタイミングとしてカウント動作を開始して、７８ＭＨｚの装置内基準クロックに従ってＲＡＭ３２Ａ用のリードアドレスを生成するものである。スリップエラー検出部３２Ｄは、ＲＡＭ３２Ａのメモリスリップ状態を検出するものである。

上述のごとく構成された主信号ＥＳ回路３２−２では、例えば、図３７に示すように、フレーム同期部３２−１によるフレーム同期後の主信号フレームデータが、ＢＰＩＦ部３１のマスタークロックに従って、順次、ライトカウンタ３２Ｂが生成するライトアドレス領域に記憶されてゆき、ＭＴＰＥＳ回路３２−１０からの８ｋＨｚＴＰを基準として、７８ＭＨｚの装置内基準クロックに従って、順次、リードカウンタ３２Ｃの示すアドレス領域から読み出されてゆく。

これにより、主信号フレームデータのＢＰＩＦ部３１のマスタークロックへの乗り換えが行なわれる。ここで、ＭＴＰＥＳ部３２−１０からの上記８ｋＨｚＴＰにてリードカウンタ３２Ｃがロードされたとき（図３７中に網かけ部で示す０の位置）、ライトカウンタ３２Ｂにより上記８ｋＨｚＦＰが読み出されなかった（８ｋＨｚＦＰ＝０）場合は、正常に乗り換えができなかったことを表すスリップエラーがスリップエラー検出部３２Ｄにて検出される。このスリップエラーはマイコンＩ／Ｆ部３２−１１を介してマイコン６に通知される。

なお、図１に示す送信用の主信号ＥＳ回路３２−６も、上記の主信号ＥＳ回路３２−２と同様の構成を有している。
次に、上記の主信号ＥＳ回路３２−２（ＲＡＭ３２Ａ）のメモリ段数について説明する。
まず、図３８Ａに示すように上記のＩＦ盤，ＳＴＳ−ＸＣユニット３Ａ，３Ｂが接続されている場合、（１）〜（５）（図中では丸付き数字で示す）に示す各ビットディレイを総計すると、主信号ＥＳ回路３２−２（ＲＡＭ３２Ａ）に対するライトタイミング（ＴＰ）の総ビットディレイは、最小で３１．３７５ビット，最大で９２．３７５ビットとなる。

従って、図３８Ｂに示すように、上記ライトタイミング（ＴＰ）のビットディレイを最小で３１ビット，最大で９３ビットと考えると、その最大ビットディレイ差は６２ビットとなる。
ここで、主信号ＥＳ回路３２−２（ＲＡＭ３２Ａ）に対するリードタイミング（ＴＰ）が、各ＩＦ盤２に分配される８ｋＨｚフレームタイミング（１９ＭＴＰ）に対して１１５ビット分遅延するものとし、その前後に例えば２２ビット，２３ビット分のマージンをもたせようとすると、６２＋２２＋２３＋１＝１０８ビット分のメモリ段数が必要になることが分かる。

（Ｆ）伝送フォーマット変換回路２２−１，３１−１の詳細説明
図３９は図１に示す伝送フォーマット変換回路２２−１，３１−１に着目した伝送装置１の構成を示すブロック図で、この図３９に示すように、伝送フォーマット変換回路２２−１，３１−１は、それぞれ、送信系３１Ａ及び受信系３１Ｂをそなえて構成されている。

そして、上記の送信系３１Ａは、例えば図４０Ａに示すように、ＥＳ部３１３，パラレル／シリアル（Ｐ／Ｓ）変換回路３１４及び送信シリアライザ３１５をそなえており、ＥＳ部３１３に対して図４０Ａに示すような動作モード設定（ＢＡＮＤＷＩＤＴＨ＝０／１：Ａ／Ｂ）が、収容するＩＦ盤２の動作速度（１９Ｍｂｐｓ／７８Ｍｂｐｓ）に応じて、マイコン６（マイコンＩ／Ｆ部３２−１１）から行なわれることにより、図４０Ａ及び図４０Ｂ中に示す（１）〜（４）（図中では丸付き数字で示す）の順で、入力信号に対する速度変換が行なわれるようになっている。

また、上記のＥＳ部３１３は、例えば図４１に示すように、Ｓ／Ｐ変換器３１３−１，Ｐ／Ｓ変換器３１３−２，ＥＳカウンタ部３１３及びＥＳタイマ部３１４をそなえて構成されており、上記のＳ／Ｐ変換器３１３−１及びＰ／Ｓ変換器３１３−２にそれぞれ上記の動作モード設定がなされ、これらのＳ／Ｐ変換器３１３−１及びＰ／Ｓ変換器３１３−２による上記送信フレームのタイミング乗り換えの位相監視制御が、前述したクロック位相保護部５１やＭＴＰＥＳ回路３２−１０と同様に、ＥＳカウンタ部３１３及びＥＳタイマ部３１４によって行なわれるようになっている。

そして、例えば、ＩＦ盤２側の伝送フォーマット変換回路２２−１の送信系３１Ａでは、ＣＨインタフェース部２１から１９Ｍｂｐｓの主信号が受信される場合は動作モードＡが設定されて、その受信主信号をＳＴＳ−３（１５５Ｍｂｐｓ）へ速度変換し、７８Ｍｂｐｓの主信号が受信される場合は動作モードＢが設定されて、その受信主信号をＳＴＳ−１２（６２２Ｍｂｐｓ）へ速度変換する。

一方、ＳＴＳ−ＸＣユニット３Ａ（３Ｂ）側の伝送フォーマット変換回路３１−１の送信系３１Ａでは、常に、動作モードＢが設定されて、ＳＴＳ−ＴＳＩ部３２からの一定の送信主信号（７８Ｍｂｐｓ）を６２２Ｍｂｐｓに速度変換する。ただし、このとき、ＩＦ盤２の動作速度の違い（７８Ｍｂｐｓ／１９Ｍｂｓｐ）による変換先の信号速度（６２２Ｍｂｐｓ／１５５Ｍｂｐｓ）の違いには、６２２Ｍｂｐｓの主信号構成が各チャンネル毎に異なる（図４６の（ａ）参照）か、４チャンネル分ずつ同じ〔７８Ｍｂｐｓ×４ビット内に１チャンネル分（１バイト）が収容されている（図４２又は図４７の（ａ）参照）〕かの違いにより対応している。

これにより、伝送フォーマット変換回路２２−１の送信系３１Ａでは、ＩＦ盤２から受信される主信号（１９Ｍｂｐｓ／７８Ｍｂｐｓ）を一定のユニット間伝送速度（１５５Ｍｂｐｓ／６２２Ｍｂｐｓ）に変換してＳＴＳ−ＸＣユニット３Ａ（３Ｂ）へ送信することができ、伝送フォーマット変換回路３１−１の送信系３１Ａでは、ＳＴＳ−ＴＳＩ部３２から受信される送信主信号（７８Ｍｂｐｓ）を一定のユニット間伝送速度（１５５Ｍｂｐｓ／６２２Ｍｂｐｓ）に変換してＩＦ盤２へ送信することができる。

次に、図４３Ｂは上記の受信系３１Ｂの構成を示すブロック図で、この図４３Ｂに示す受信系３１Ｂは、デシリアライザ３１１とシリアル／パラレル（Ｓ／Ｐ）変換回路３１２とをそなえて構成されている。
ここで、デシリアライザ３１１は、入力データの伝送速度及びクロックによらずその入力データを１５５Ｍｂｐｓの４パラレルデータ及び１５５ＭＨｚのクロックに変換するものであり、Ｓ／Ｐ変換回路３１２は、このデシリアライザ３１１からの１５５．５２Ｍｂｐｓの４パラレルデータとクロックをそれぞれ８パラレルデータとクロックに変換するものである。

そして、このＳ／Ｐ変換回路３１２には、外部端子（図示省略）を介して図３９Ａに示すような動作モード設定（ＢＡＮＤＷＩＤＴＨ＝０／１：Ａ〜Ｃ）が、受信する主信号（ＳＴＳ−３／１２）に応じて、マイコン６（マイコンＩ／Ｆ部３２−１１）から行なわれるようになっている。これにより、その設定された動作モードに従った受信主信号の速度変換が行なわれる（図４４参照）。

例えば、ＳＴＳ−ＸＣユニット３Ａ（３Ｂ）側の受信系３１Ｂでは、ＩＦ盤２からの受信主信号（ＳＴＳ−３／１２）を７８Ｍｂｐｓのユニット内伝送速度に変換する必要があるので、動作モードＣ／Ｂが設定される。一方、ＩＦ盤２側の受信系３１Ｂでは、ＳＴＳ−ＸＣユニット３Ａ（３Ｂ）からの受信主信号（ＳＴＳ−３／１２）を１９Ｍｂｐｓ／７８Ｍｂｐｓのユニット内伝送速度に変換する必要があるので、動作モードＡ／Ｂが設定される。

ただし、動作モードＢとＣについては、変換元の入力信号速度（６２２Ｍｂｐｓ／１５５Ｍｂｐｓ）の違いが、６２２Ｍｂｐｓの主信号構成が各チャンネル毎に異なる（図４６の（ａ）参照）か４チャンネル分ずつ同じ（図４４又は図４７の（ａ）参照）であるかの違いなので、設定値としては同じ値（ＢＡＮＤＷＩＤＴＨ＝１）が設定される。
これにより、ＳＴＳ−ＸＣユニット３Ａ（３Ｂ）側の受信系３１Ｂでは、ＩＦ盤２の扱う信号速度によらず、受信主信号をＳＴＳ−ＸＣユニット３Ａ（３Ｂ）へのユニット内伝送速度（７８Ｍｂｐｓ）に変換することができ、ＩＦ盤２側の受信系３１Ｂでは、ＳＴＳ−ＸＣユニット３Ａ（３Ｂ）からの受信主信号を対応するＩＦ盤２が扱う信号速度に速度変換することができる。

ここで、上記の動作モードＡ〜Ｃでのフォーマット変換例を図４５〜図４７にそれぞれ示す。
まず、動作モードＡでは、図４５中の（ａ）に示すように、１データ系列当たり１５５Ｍｂｐｓでそれぞれ同じ信号が４パラレル入力（Ｄａｔａ０−４）される受信フレームのうちの１本（例えば、Ｄａｔａ３）のみについて、図４５中の（ｂ）及び（ｃ）に示すように、デシリアライザ３１１によるデシリアライズ（シフト）処理が施されたのちＳ／Ｐ変換回路３１２によるＳ／Ｐ変換が行なわれることにより、最終的に、１９Ｍｂｐｓ（８パラレル）のデータが得られる。

また、動作モードＢでは、図４６中の（ａ）に示すように、１データ系列当たり１５５Ｍｂｐｓでそれぞれ異なる信号が４パラレル入力（Ｄａｔａ０−４）される受信フレーム（計６２２Ｍｂｐｓ）の全てについて、図４６中の（ｂ）及び（ｃ）に示すように、デシリアライザ３１１によるデシリアライズ（シフト）処理が施されたのちＳ／Ｐ変換回路３１２によるＳ／Ｐ変換が行なわれることにより、最終的に、７８Ｍｂｐｓ（８パラレル）のデータが得られる。

さらに、動作モードＣでは、図４７中の（ａ）に示すように、１データ系列当たり１５５Ｍｂｐｓでそれぞれ同じ信号が４パラレル入力（Ｄａｔａ０−４）される受信フレームの全てについて、図４７中の（ｂ）及び（ｃ）に示すように、デシリアライザ３１１によるデシリアライズ（シフト）処理が施されたのちＳ／Ｐ変換回路３１２によるＳ／Ｐ変換が行なわれることにより、最終的に、７８Ｍｂｐｓ（８パラレル）のデータが得られる。

ただし、上記の図４５〜図４７中の（ｂ）及び（ｃ）には、いずれも、４パラ入力の受信フレームのうちの１本（Ｄａｔａ３）に着目した動作を示している。
以上のように、本伝送装置１では、上述のごとく構成された伝送フォーマット変換回路２２−１，３１−１をそなえることで、ＩＦ盤２の収容ネットワークアプリケーション（受信した主信号の伝送速度）に関わらず、主信号は一定のユニット間伝送速度及びユニット内伝送速度に、順次、変換されて伝送されるので、ＩＦ盤２の扱う信号速度（ネットワークアプリケーション）に応じて個別の変換回路をそなえる必要が無い。従って、本伝送装置１の装置規模を増大させることなく、各種ネットワークアプリケーション用のＩＦ盤２を装備することができる。

また、各伝送フォーマット変換回路２２−１，３１−１には、それぞれ、同じ構成の送信系３１Ａ，受信系３１Ｂをそなえればよいので、必要な部品点数が削減され、これにより、装置開発手番が削減されて、装置開発期間を大幅に短縮することができる。さらに、上記の速度変換は、マイコン６（マイコンＩ／Ｆ部２４，３２−１１）からの動作モード設定により、適宜に、変更することが可能なので、共通の伝送フォーマット変換回路２２−１，３１−１で、多彩なネットワークアプリケーション用のＩＦ盤２を収容することが可能になる。

（Ｇ）その他
なお、ＩＦ盤２における主ＰＬＬ回路２３やＲＣＫセレクタ回路２１−５，ＭＴＰＥＳ回路２１−７は、それぞれ、ＳＴＳ−ＸＣユニット３Ａ（３Ｂ）における主ＰＬＬ回路３４やＲＣＫセレクタ回路３２−８，ＭＴＰＥＳ回路３２−１０と略同様の構成を有している。

従って、ＭＴＰＥＳ回路３２−１０が上述したようにＭＦＴ回路２３−９におけるクロック位相保護部５１と略同様の構成を有していることからも、必要な部品点数がさらに削減されており、装置規模の削減，装置開発の早期化に大いに寄与している。
また、上述した実施形態では、主信号処理としてクロスコネクト処理を適用した場合を例にして説明したが、各ＩＦ盤２からの主信号のフレーム先頭位置を揃えた状態で行なう必要のある処理（例えば、多重処理等）であれば同様に適用される。

そして、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。

以上のように、本発明によれば、ＩＦ盤も含めて装置内に分配する基準フレームタイミングの位相変動を最小限に抑制することで、各ＩＦ盤からの受信主信号のビットディレイのバラツキを最小限に抑えることができるので、ポインタ処理技術を用いずに、しかも、必要なメモリ容量を最小限に抑えながら、受信主信号を装置内基準フレームタイミングに乗り換えることが可能になる。従って、ＳＤＨ伝送装置の小型化，低コスト化，性能向上等に大いに寄与し、その有用性は極めて高いと考えられる。

本発明の一実施形態としてのＳＯＮＥＴ（ＳＤＨ）伝送装置の構成を示すブロック図である。 図１に示すＳＯＮＥＴ伝送装置における主ＰＬＬ回路及びリファレンスクロック選択回路に着目した詳細構成を示すブロック図である。 図２に示すクロック断検出回路（ＬＯＳ）の詳細構成を示すブロック図である。 図３に示すクロック断検出回路の動作を説明するためのタイムチャートである。 図３に示すクロック断検出回路の動作を説明するためのタイムチャートである。 図３に示すクロック断検出回路における検出周期設定を説明するための図である。 図３に示すクロック断検出回路におけるタイマ回路の詳細構成を示すブロック図である。 図２に示す位相比較器（ＰＣ）の詳細構成を示す回路図である。 図７に示すＰＣの動作（ＶＣＸＯの周波数とリファレンスクロックの周波数とが同じ場合）を説明するためのタイムチャートである。 図７に示すＰＣの動作（ＶＣＸＯの周波数の方がリファレンスクロックの周波数よりも高い場合）を説明するためのタイムチャートである。 図７に示すＰＣの動作（ＶＣＸＯの周波数の方がリファレンスクロックの周波数よりも低い場合）を説明するためのタイムチャートである。 図７に示すＰＣの動作（リファレンスクロックがストップした場合）を説明するためのタイムチャートである。 図１に示すマスターフレームタイミング（ＭＦＴ）回路の詳細構成を示すブロック図である。 冗長構成のＳＴＳクロスコネクトユニットにおけるＭＦＴ回路の相互接続構成を示すブロック図である。 図１０に示すＭＦＴ回路におけるフレーム位相保護部の構成を示すブロック図である。 図１０及び図１２に示す３フレーム保護回路の詳細構成を示す回路図である。 ３フレーム保護回路の動作を説明するためのタイムチャートである。 ３フレーム保護回路の動作を説明するためのタイムチャートである。 図１０に示すフレームカウンタ部の詳細構成を示すブロック図である。 図１５に示すフレームカウンタ部の動作を説明するためのタイムチャートである。 図１５に示すフレームカウンタ部の動作を説明するためのタイムチャートである。 冗長構成のＳＴＳクロスコネクトユニット間の同期確立を説明するためのタイムチャートである。 冗長構成のＳＴＳクロスコネクトユニット間の同期確立を説明するためのタイムチャートである。 冗長構成のＳＴＳクロスコネクトユニット間の同期確立を説明するためのタイムチャートである。 図１０に示すクロック位相保護部の詳細構成を示すブロック図である。 図１０及び図１８に示すクロック断検出回路の詳細構成を示すブロック図である。 図１８に示す位相比較（ＰＣ）部での位相監視を説明するためのタイムチャートである。 図１８に示すＥＳ部の動作を説明するためのタイムチャートである。 図１８に示すウィンドウタイマ部によるウィンドウ切り替え動作を説明するためのタイムチャートである。 図１８に示すウィンドウタイマ部によるウィンドウ切り替え動作を説明するためのタイムチャートである。 図１８に示すＥＳ部及びＰＣ部の動作（パワーオンリセット解除後）を説明するためのタイムチャートである。 図１８に示すＥＳ部及びＰＣ部の動作（監視タイマのタイムアウト後）を説明するためのタイムチャートである。 図１８に示すＥＳ部及びＰＣ部の動作（初期ウィンドウの左側に読み出しＴＰが外れた場合）を説明するためのタイムチャートである。 図１８に示すＥＳ部及びＰＣ部の動作（初期ウィンドウの右側に読み出しＴＰが外れた場合）を説明するためのタイムチャートである。 図１８に示すＥＳ部及びＰＣ部の動作（通常ウィンドウの左側に読み出しＴＰが外れた場合）を説明するためのタイムチャートである。 図１８に示すＥＳ部及びＰＣ部の動作（通常ウィンドウの右側に読み出しＴＰが外れた場合）を説明するためのタイムチャートである。 図１８に示すクロック位相保護部の動作（位相差検出側のビットディレイが最小の場合）を説明するためのタイムチャートである。 図１８に示すクロック位相保護部の動作（位相差検出側のビットディレイが最大の場合）を説明するためのタイムチャートである。 図１に示すマスタータイミングパルス（ＭＴＰ）ＥＳ回路の詳細構成を示すブロック図である。 図３１に示すＥＳ部の動作を説明するためのタイムチャートである。 図３１に示す位相比較（ＰＣ）部による位相監視を説明するためのタイムチャートである。 図３１に示すＭＴＰＥＳ回路の動作（位相差検出側のビットディレイが最小の場合）を説明するためのタイムチャートである。 図３１に示すＭＴＰＥＳ回路の動作（位相差検出側のビットディレイが最大の場合）を説明するためのタイムチャートである。 図１に示す主信号ＥＳ回路の詳細構成を示すブロック図である。 図３６に示す主信号ＥＳ回路の動作を説明するためのタイムチャートである。 図３６に示す主信号ＥＳ回路に必要なメモリ段数の算出を説明するためのブロック図である。 図３６に示す主信号ＥＳ回路に必要なメモリ段数の算出を説明するためのタイムチャートである。 図１に示す伝送フォーマット変換回路の構成に着目したＳＯＮＥＴ伝送装置の構成を示すブロック図である。 図３９に示す伝送フォーマット変換回路の送信系に対する動作モード設定を説明するための図である。 図３９に示す伝送フォーマット変換回路の送信系の構成を示すブロック図である。 図４０Ｂに示すＥＳ部の詳細構成を示すブロック図である。 図４０Ｂに示す伝送フォーマット変換回路の送信系によるフォーマット変換例を説明するための図である。 図３９に示す伝送フォーマット変換回路の受信系に対する動作モード設定を説明するための図である。 図３９に示す伝送フォーマット変換回路の受信系の構成を示すブロック図である。 図４３Ｂに示す伝送フォーマット変換回路の受信系によるフォーマット変換例を説明するための図である。 動作モードＡでのフォーマット変換例を説明するためのタイムチャートである。 動作モードＢでのフォーマット変換例を説明するためのタイムチャートである。 動作モードＣでのフォーマット変換例を説明するためのタイムチャートである。 ＳＯＮＥＴ（ＳＤＨ伝送網）の構成例を示すブロック図である。 ＳＯＮＥＴ（ＳＤＨ）伝送装置の要部の構成例を示すブロック図である。 ポインタ処理回路２３２の詳細構成例を示すブロック図である。 ＳＯＮＥＴ伝送フレーム（ＳＴＳ−１）のフォーマットを示す模式図である。 ＳＯＮＥＴ伝送フレームにおけるポインタバイト（Ｈ１，Ｈ２）バイトのフォーマットを示す模式図である。 図５１に示すＳＯＮＥＴ伝送フレームにＳＰＥアドレスを付与したフォーマットを示す模式図である。

Claims (10)

1. 複数チャンネル分のチャンネルデータから成るＳＤＨ伝送方式に準拠した主信号フレームを収容する複数のインタフェースユニットと、
   該インタフェースユニットを収容し該主信号フレームに対して所定の主信号処理を施す主信号処理ユニットとをそなえるとともに、
   該主信号処理ユニットが、
   装置内基準リファレンスクロックを基に装置内基準フレームタイミングを生成するフレームタイミング生成部と、
   該フレームタイミング生成部で生成された該装置内基準フレームタイミングを該インタフェースユニットに分配するフレームタイミング分配部と、
   該主信号フレームを一時的に保持する主信号メモリ部を用いて該主信号フレームのフレームタイミングを該装置内基準フレームタイミングに同期させる主信号タイミング乗り換え部とをそなえ、且つ、
   該インタフェースユニットが、それぞれ、
   該主信号処理ユニットの該フレームタイミング分配部から分配される該装置内基準フレームタイミングに基づいて該主信号フレームの該主信号処理ユニットへの送出処理を行なう主信号送出処理部と、
   該主信号フレームを所定のユニット間伝送速度に変換して該主信号処理ユニットへ伝送する第１伝送速度変換部とをそなえるとともに、
   該主信号処理ユニットが、
   該インタフェースユニットの該第１伝送速度変換部からの該主信号フレームを所定の装置内伝送速度に変換する第２伝送速度変換部を該インタフェースユニット毎にそなえていることを特徴とする、ＳＤＨ伝送装置。
2. 該主信号処理ユニットが、
   該装置内基準リファレンスクロックについてＰＬＬ処理を施す主ＰＬＬ回路と、
   該主ＰＬＬ回路によるＰＬＬ処理済みの装置内基準リファレンスクロックについてＰＬＬ処理を施して該第２伝送速度変換部用の動作クロックとして供給するために該第２伝送速度変換部毎に設けられた副ＰＬＬ回路とをそなえていることを特徴とする、請求項１記載のＳＤＨ伝送装置。
3. 該主ＰＬＬ回路が、
   上記のＰＬＬ処理済みの装置内基準リファレンスクロックを該副ＰＬＬ回路別に出力するための分配出力部をそなえていることを特徴とする、請求項２記載のＳＤＨ伝送装置。
4. 少なくとも、該副ＰＬＬ回路のうちのいずれかが該装置内基準リファレンスクロックに基づいて装置内基準のマスタークロックを生成するように構成されるとともに、
   該主信号処理ユニットに、
   該フレームタイミング生成部で生成された該装置内基準フレームタイミングを該マスタークロックに同期させるフレームタイミング乗り換え部が設けられたことを特徴とする、請求項２記載のＳＤＨ伝送装置。
5. 複数チャンネル分のチャンネルデータから成るＳＤＨ伝送方式に準拠した主信号フレームを収容する複数のインタフェースユニットと、
   該インタフェースユニットを収容し該主信号フレームに対して所定の主信号処理を施す主信号処理ユニットとをそなえるとともに、
   該主信号処理ユニットが、
   装置内基準リファレンスクロックを基に装置内基準フレームタイミングを生成するフレームタイミング生成部と、
   該フレームタイミング生成部で生成された該装置内基準フレームタイミングを該インタフェースユニットに分配するフレームタイミング分配部と、
   該主信号フレームを一時的に保持する主信号メモリ部を用いて該主信号フレームのフレームタイミングを該装置内基準フレームタイミングに同期させる主信号タイミング乗り換え部とをそなえ、且つ、
   該インタフェースユニットが、それぞれ、
   該主信号処理ユニットの該フレームタイミング分配部から分配される該装置内基準フレームタイミングに基づいて該主信号フレームの該主信号処理ユニットへの送出処理を行なう主信号送出処理部をそなえ、
   該主信号処理ユニットが、現用及び予備用の冗長構成になっている場合に、
   上記の各主信号処理ユニットが、
   該装置内基準リファレンスクロックに基づくユニット間同期用タイミングを相互に受け渡すことにより、それぞれにおける装置内基準フレームタイミングを相互に同期させるように構成されたことを特徴とする、ＳＤＨ伝送装置。
6. 該現用の主信号処理ユニットにおけるフレームタイミング生成部が、
   所定のカウント動作により該ユニット間同期用タイミングを生成する第１カウンタ部をそなえるとともに、
   該予備用の主信号処理ユニットにおけるフレームタイミング生成部が、
   該第１カウンタ部で生成される該ユニット間同期用タイミングを、クロック位相保護を施しながら、該装置内基準リファレンスクロックに基づいて該現用の主信号処理ユニットにおける該装置内基準フレームタイミングに同期したフレームタイミングに乗り換えるクロック位相保護部と、
   該クロック位相保護部からの該フレームタイミングについてフレーム位相保護を施すフレーム位相保護部と、
   該フレーム位相保護部によるフレーム位相保護後のフレームタイミングに基づいて所定のカウント動作を行なうことにより自身における装置内基準フレームタイミングを生成する第２カウンタ部とをそなえていることを特徴とする、請求項５記載のＳＤＨ伝送装置。
7. 該クロック位相保護部が、
   該ユニット間同期用タイミングを保持したのち該装置内基準リファレンスクロックに基づいて当該ユニット間同期用タイミングが読み出されることにより該ユニット間同期用タイミングを該装置内基準フレームタイミングに同期させるための第１メモリ部と、
   該第１メモリ部から読み出された該ユニット間同期用タイミングに基づいて所定のカウント動作を行なうことにより、該装置内基準フレームタイミングに同期した該フレームタイミングを生成する第１フレームタイミング生成カウンタ部と、
   該第１メモリ部を通過する前後のユニット間同期用タイミングの位相差を検出して当該位相差が無くなるように該第１フレームタイミング生成カウンタ部でのカウント動作を補正制御する第１位相差補正制御部とをそなえていることを特徴とする、請求項６記載のＳＤＨ伝送装置。
8. 該フレームタイミング乗り換え部が、
   該フレームタイミング生成部で生成された該装置内基準フレームタイミングを保持したのち該マスタークロックに基づいて当該装置内基準フレームタイミングが読み出されることにより該装置内基準フレームタイミングを該マスタークロックに同期させるための第２メモリ部と、
   該第２メモリ部から読み出された該装置内基準フレームタイミングに基づいて所定のカウント動作を行なうことにより該マスタークロックに同期した装置内基準フレームタイミングを生成する第２フレームタイミング生成カウンタ部と、
   該第２メモリ部を通過する前後の装置内基準フレームタイミングの位相差を検出して当該位相差が無くなるように該第２フレームタイミング生成カウンタ部でのカウント動作を補正制御する第２位相差補正制御部とをそなえていることを特徴とする、請求項４記載のＳＤＨ伝送装置。
9. 該インタフェースユニットが、
   外部からの伝送速度設定に従って該第１伝送速度変換部での伝送速度変換の設定を行なう第１伝送速度変換設定インタフェース部をそなえていることを特徴とする、請求項１記載のＳＤＨ伝送装置。
10. 該主信号処理ユニットが、
    外部からの伝送速度設定に従って該第２伝送速度変換部での伝送速度変換の設定を行なう第２伝送速度変換設定インタフェース部をそなえていることを特徴とする、請求項１記載のＳＤＨ伝送装置。

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