WO2000074283A1 - Emetteur sdh et procede de commutation de synchronisation de trames dans un tel emetteur - Google Patents

Emetteur sdh et procede de commutation de synchronisation de trames dans un tel emetteur Download PDF

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WO2000074283A1
WO2000074283A1 PCT/JP1999/002825 JP9902825W WO0074283A1 WO 2000074283 A1 WO2000074283 A1 WO 2000074283A1 JP 9902825 W JP9902825 W JP 9902825W WO 0074283 A1 WO0074283 A1 WO 0074283A1
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WO
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unit
main signal
frame
timing
circuit
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PCT/JP1999/002825
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French (fr)
Inventor
Toshiaki Kinoshita
Shosaku Yamasaki
Original Assignee
Fujitsu Limited
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    • H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
    • H04J2203/0089—Multiplexing, e.g. coding, scrambling, SONET
    • H04J2203/0091—Time slot assignment

Definitions

  • the present invention relates to a frame timing transfer method in an SDEKS3 ⁇ 4 device and an S DD device applied to a new synchronous network such as a Synchronous Digital Hierarchy (SDH) network or a Synchronous Optical Network (SONET).
  • SDH Synchronous Digital Hierarchy
  • SONET Synchronous Optical Network
  • Fig. 48 is a block diagram showing a configuration example of SONET (SD Hfe3 ⁇ 4H3 ⁇ 4).
  • the SONET 100 shown in Fig. 48 is a 10 G ring that handles, for example, a data transmission rate of 0 C-192 level (about 10 Gbps).
  • Network 101 and OC Optical Carrier
  • OC 12 that handles the coupling network 102 and OC—3 level data (about 155 Mbps)
  • a multi-ring configuration in which the three loop ring network 103 and the SONET (SDH) ⁇ 3 ⁇ 4 devices 111, 112, 121, and 122 are connected to each other via a power gateway.
  • Device 121 is a DS3 (Digital Signal level 3) or STS-1 level data
  • At least the S ON ⁇ devices 111, 112, 121 and 122 functioning as gateways have functions to support processing of signals of multiple types of data transmission rates, cross-connect (TSA: Time Slot Assignment) functions, etc. Is required.
  • TSA Time Slot Assignment
  • device SONETi ⁇ ⁇ g (hereinafter simply referred to as “device”) 121
  • signal processing of each level such as OC-12, OC-3, DS3, and STS-1 can be performed. It is also necessary that the received signal can be cross-connected to the desired ring network 100 to 104.
  • the transmission device 121 has For example, as shown in FIG. 49, as shown in FIG. 49, a higher-order group interface unit 201 corresponding to 0C-12C and a lower-order group interface unit 202 corresponding to DS3 / STS-1 transmit and receive, respectively.
  • each of these interface units hereinafter referred to as IF boards
  • IF boards interface units
  • STS-1 STS Cross Connect Unit 203
  • Reference numeral 204 denotes a sync card (SYNC) for supplying a reference clock in the device (unit) to each of the units 201 to 203.
  • Each of the IF boards 201 and 202 further includes a separation processing unit (DMUX) 211, P / S II. RTS (Serial / Parallel) conversion circuit 213, PLL circuit 214, and channel (CH) interface section 210 having a multiplex processing section (MUX) 215.
  • the cross connect unit 203 includes an STS-TSA unit 230 having a 37? Conversion circuit 231, a pointer processing circuit 232, a cross connection unit 233, a PLL circuit 234, and a PZS conversion circuit 235.
  • the SZP conversion circuit 231, the pointer processing circuit 232, the PZS conversion circuit, the PLL circuit 234, and the P / S conversion circuit 235 in the STS-TSA unit 230 Actually, in order to perform signal processing for each of the IF boards 201 and 202, a number corresponding to the number of IF boards 201 and 202 to be accommodated is provided.
  • the DMUX 211 synchronizes a received signal with a frame and separates (extracts) a main signal (frame).
  • the separated main signal is a frame pulse representing the head position thereof.
  • FP head position
  • CK clock
  • the DMUX 211 also has a well-known pointer processing function as described later.
  • the P / S conversion circuit 212 performs S / P conversion according to the frame pulse and the clock in order to pass the main signal from the DMUX 211 to the STS cross-connect 203 at a high speed.
  • the main signal is N (N is an integer of 2RJ :) as parallel data via the backplane interface 205. Output to the STS cross-connect unit 203 together with the frame pulse and clock.
  • the 37? Conversion circuit 213 performs low-speed processing of the main signal ( ⁇ parallel data) after cross-connect processing, which is input at high speed from the STS cross-connect unit 203 via the knock plane interface 205, S / P conversion is performed in accordance with the frame pulse and the clock representing the head position of the main signal.
  • the LL circuit 214 is synchronized with the intra-unit reference clock supplied from the synchro head 204. It is one clock of the reference master in the unit.
  • the MUX 215 performs processing (MUX processing) on the main signal from the SZP conversion circuit 213 in accordance with the reference master clock in the unit supplied from the PLL circuit 214, such as pointer processing and overhead insertion.
  • a predetermined signal (frame) such as OC-12 / 0C-13 or DS3ZSTS-1 is assembled and transmitted to the network side.
  • the S / P conversion circuit 231 converts the main signal transmitted from the corresponding IF boards 201 and 202 through the backplane interface 205 at a low speed to the main signal.
  • the S / P conversion circuit 232 performs S / P conversion according to the frame pulse and clock sent together with the S / P conversion circuit 231.
  • the main signal after SZP conversion by the S / P conversion circuit 231 is provided by the unit supplied from the PLL circuit 234.
  • pointer processing such as NDF (New Data Flag) enable detection and pointer value detection in accordance with one internal reference master clock, the deviation of the frame head position of each main signal from each IF board 201, 202 It is to absorb and align.
  • the cross-connect unit 233 generates a channel (STS-1) according to one reference master clock in the unit supplied from the PLL circuit 234 for each main signal whose frame start position is aligned by the pointer processing circuit 232 in this manner. )
  • TSA time-to-live
  • the cross-connect setting (including the through setting) is externally performed by a system CPU (microcomputer) not shown.
  • the PLL circuit 234 is the same as the PLL circuit 214 in each of the IF boards 201 and 202, and is synchronized with the in-unit reference clock supplied from the synchronizing power supply 204.
  • the PZS conversion circuit 235 transmits a main signal after cross-connection by the cross-connect unit 233 to the corresponding IF boards 201 and 202 at a high speed. PZS conversion is performed according to the process.
  • the signal (OC-12) on the higher-order group side network (for example, the OC-12 looping network 102) accommodated in the IF board 201 is converted to the IF board.
  • a cross-connect (drop) is made to a network on the lower-order group (tributary) housed in 202 (for example, a ring network 104).
  • the main signal is separated from the received signal in the DMUX 211 in the IF board 201, and the main signal is sent to the P / S conversion circuit 212. After the P and S conversion, the main signal, the frame pulse and the clock are output to the STS cross-connect unit 203 via the knock plane interface 205.
  • the main signal from the IF board 201 is subjected to SZP conversion by the SZP conversion circuit 231 and then input to the pointer processing circuit 232.
  • the input main signal is subjected to the pointer processing according to the reference master clock in the unit so that the leading position of the frame of the main signal is determined by the frame of the main signal from the other IF boards 201 and 202. Match the start position.
  • the main signals from the IF boards 201 and 202 are input to the cross connect unit 233 in a state where the respective frame head positions are aligned with each other (synchronous state).
  • the cross-connect unit 233 performs a cross-connect process in accordance with one intra-unit reference master clock and a preset cross-connect setting in such a state that the head positions of the main signals are aligned.
  • the OC-12 loop ring network 102 The TS A is transmitted so that the received main signal is output to the corresponding P / S conversion circuit 235 (IF board 202) as the main signal to the ring network 104.
  • the main signal after cross-connection is P / S converted by the corresponding PZS conversion circuit 235 and output to the corresponding IF panel 202 (accommodating the ring network 104) via the knock plane interface 205. Then, the signal is subjected to S / P conversion by the SZP conversion circuit 213 and MUX processing by the MUX 215 in the IF board 202, and is transmitted to the ring network 104 as a DS3 or STS-1 level signal.
  • FIG. 50 is a block diagram showing a detailed configuration example of the pointer processing circuit 232.
  • the pointer processing circuit 232 shown in FIG. 50 includes a pointer value receiving section 241, a J1 pulse generating section 242, a memory section 243, and a stuff control section 244. , A pointer value calculation unit 245, a pointer value insertion unit 246, an NDF circuit 247, and the like.
  • the pointer value receiving section 241 converts the received signal (see FIG. 51; however, the signal format shown in FIG. 51 indicates an STS-1 frame, and the OC-12, OC-3, etc. From the frame, it is equivalent to a signal obtained by multiplexing 12 frames or 3 frames by 1 byte).
  • the byte byte (HI, H 2 bytes: see Fig. 52) located in the fourth row of the overhead section 301 ) Receives (detects) the pointer value of the lower 10 bits.
  • the J1 pulse section 242 recognizes the J1 byte position, which is the head position of the main signal, based on the pointer value detected by the pointer value receiving section 241, and determines the J1 byte position at the timing of the J1 byte position.
  • the memory unit 243 temporarily holds the J1 pulse generated by the J1 pulse ⁇ unit 242 and the received data (main signal). For Specifically, the J1 pulse and the main signal described above are written into the memory unit 243 in synchronization with the reception clock from the IF board 201 (202), and according to the stuff (INCZDEC) control by the stuff control unit 244, In addition, the data is read from the memory unit 243 in synchronization with the transmission clock (one unit clock within the unit). As a result, the clock (timing) transfer processing of the received data to the transmission clock (transmission frame timing) is performed.
  • the pointer value calculation unit 245 determines which byte position following the H3 byte (stuff byte) is “0” and counts up to “782”. Any of the SPE (Synchronous Pay load Envelope) addresses (see FIG. 53)
  • the transmission pointer value is determined by monitoring whether or not the timing coincides with the J1 pulse.
  • the pointer value input unit 246 replaces the transmission pointer value determined by the pointer value calculation unit 245 with a new value. This is inserted into the transmission data (main signal) read from the memory unit 243 as a pointer value.
  • the NDF ⁇ 3 ⁇ 4 circuit 247 performs an NDF bit (see FIG. 52) for indicating whether or not the pointer value has been changed by the upper 4 bits of the H1 byte.
  • a normal NDF value of "01 10" is set, and power is turned on, a line abnormality is generated CA IS (Alarm Indication Signal) is generated (detected), clock loss is detected, etc.),
  • CA IS Alarm Indication Signal
  • clock loss is detected, etc.
  • an NDF enable of "1001" is generated.
  • the above NDF enable is not changed (invalid) when the pointer value is changed when the stuff control is performed by the stuff control unit 244.
  • the J1 byte position which is the head position of the main signal, is recognized by the pointer value receiving unit 241 based on the pointer value displayed in the received data byte pointer. At that timing, the J 1 pulse is generated by the J 1 pulse unit 242.
  • the received data and J1 pulse are recorded in synchronization with the received clock.
  • the data is once written to the memory unit 243 and then read out in synchronization with the transmission clock.
  • the stuff control by the stuff control unit 244 is performed if necessary.
  • the transmission pointer value is determined by the pointer value calculation unit 245 from the timing of the read J1 pulse, and the pointer value is inserted into the transmission data read from the memory unit 243 by 246.
  • the NDF bit generated by the NDF circuit 247 is also inserted.
  • the above processing is performed on the received data of the IF boards 201 and 202 by the respective pointer processing circuits 232, so that the difference in the route (via the network) and the Due to processing delay in 201, 202, physical distance between IF boards 201, 202 and STS cross-connect unit 203) Due to differences, etc., the start position of each received data from each IF board 201, 202 is shifted. (Bit delay) is absorbed, and the frame timing of each received data becomes in agreement with each other, so that the cross-connect processing by the cross-connect unit 233 becomes possible.
  • the pointer processing is performed by controlling the frame timing and clock of the data on the transmission path (network) (unit) while minimizing the bit delay of the received data.
  • This technology is used to change (convert) the frame timing and clock within (transmitting side).
  • the received IF boards 201 and 202 receive the signals (main signal frames) from the IF boards 201 and 202 in order to change the timing. Since the number of pointer processing circuits corresponding to the number of 202 (the number corresponding to the number of processing channels) is 232, the scale of the apparatus becomes very large. In particular, even for fe3 ⁇ 4 devices (eg, 111) that can support the ultra-high-speed ⁇ 3 ⁇ 4 network of 0 C -192 level (approximately 10 Gbps) Jb, OC-12, OC-3, DS 3.
  • each IF board 201 and 202 is controlled by the PLL circuit 214 in the unit. It operates independently in accordance with the reference master clock in the unit based on the reference reference clock; that is, it has a structure that may operate asynchronously with the STS cross-connect unit 203.
  • each pointer processing circuit 230 has a memory capacity that can absorb all the “shifts” that are generated separately for the IF boards 201 and 202 as described above. Must be provided. Therefore, there is a limit to the increase in the number of processing channels in “timing transfer” using the pointer processing technology.
  • the present invention has been made in view of such a problem, and enables timing switching of a main signal frame without using a pointer processing technique, thereby minimizing an increase in apparatus scale even when the number of processing channels increases. It is an object of the present invention to provide an SD Hfe II device and a method of switching frame timing in the SD Hfe II device, which can suppress the occurrence of a frame timing change. Disclosure of the invention
  • the SDHiS ⁇ device of the present invention uses an SD consisting of channel data for a plurality of channels.
  • Frame hereinafter simply referred to as “main signal”
  • a plurality of interface units (hereinafter referred to as IF boards) for accommodating each of the IF boards, and a main signal processing unit for carrying out predetermined main signal processing on the main signals described above.
  • the main signal processing unit uses a frame timing generator that generates an in-device reference frame timing (FT) based on an in-device reference clock (reference RCK), and a frame timing generator.
  • the frame timing distribution unit that distributes the internal reference FT to each IF panel and the memory unit that temporarily holds the main signal synchronizes the frame timing of the main signal with the internal reference FT.
  • each IF board is distributed from the frame timing distribution unit of the main signal processing unit.
  • Te is the feature that Ru provided with a main signal transmission processing unit that performs transmission processing to the main signal processing Yunitto the main signal.
  • each IF board main signal transmission processing unit
  • reference FT reference FT
  • the shift of the frame start position of each main signal from each IF board occurs mainly due to the difference in physical distance between each IF board and the main signal processing unit. Therefore, the deviation force of the displacement of the frame head position is suppressed to a minimum. Therefore, if there is a memory capacity that can absorb the variation of the “shift” suppressed to a minimum, timing switching of the main signal can be performed with a minimum memory capacity without using the pointer processing technology. In contrast to existing equipment that used the pointer processing technology to switch the timing of main signals instead of operating each IF panel and main signal processing unit independently, the number of processing channels increased. However, it is possible to minimize the device scale.
  • the main signal processing unit may include a cross-connect unit that performs cross-connect processing of the main signal from the main signal timing change unit on a channel data basis.
  • the cross connect section always Since these main signals are input with their frame head positions aligned, it is possible to easily implement cross-connect processing in units of channel data.
  • the IF board includes a frame synchronization signal adding unit that adds a frame synchronization signal to the main signal, and the main signal processing unit converts the frame synchronization signal from the main signal from the IF board.
  • a frame synchronization unit for detecting and synchronizing the main signal may be provided for each IF board.
  • the data line for the signal ⁇ 3 ⁇ 4 only needs to be 13 ⁇ 4
  • the IF board includes a first transmission speed unit that converts the main signal to a predetermined unit time and transmits the converted signal to the main signal processing unit
  • the main signal processing unit includes: A second transmission speed conversion unit for converting the main signal from the first ⁇ 3 ⁇ 4 speed conversion unit into a predetermined intra-unit transmission may be provided for each IF board.
  • the main signal is transmitted after being sequentially converted to a constant transmission rate between units and a constant transmission rate within the unit, irrespective of i ⁇ of the received main signal.
  • the main signal processing unit performs a PLL process on the reference RCK, performs a PLL process on the reference RCK that has been subjected to the PLL process by the main PLL circuit, and performs the second ⁇ speed
  • a sub-PLL circuit provided for each of the above-mentioned second frequency converters may be provided to supply the operation clocks for the converters.
  • the sub-PLL circuits of each BPIF section operate in synchronization with the main PLL circuit, thereby minimizing phase fluctuations and the like during the transmission rate conversion by the second transmission rate conversion section, and further reducing the main signal.
  • the memory capacity required for the timing transfer unit is reduced.
  • the main PLL circuit may include a distribution output unit for outputting the reference RCK, which has been subjected to the PLL processing, to each of the sub-PLL circuits. It is possible to prevent the waveform of the reference RC to be distributed from being degraded, and to synchronize each sub PLL circuit with the main PLL circuit with high accuracy.
  • the main signal processing is performed.
  • the unit may be provided with a frame timing changing unit for synchronizing the reference F # with the MC #.
  • each of these main signal processing units selects the normal one of the reference RCKs for working and standby.
  • a reference clock selection unit may be provided.
  • the main signal processing unit may include a clock selection setting interface unit for setting clock selection in the reference clock selection unit in accordance with an external clock selection instruction. It is possible to switch between active / standby test and forced external / standby switching from the outside, thus improving the convenience of maintenance and operation of this device.
  • each of these main signal processing units has a synchronization timing between the units based on the reference RCK.
  • the above-mentioned criteria F # in each may be configured to be synchronized with each other.
  • the main signal processing unit can immediately operate with the normal reference FT even if the current / preliminary switching is performed, further improving the reliability of the main signal processing.
  • at least the frame timing generation unit in the current main signal processing unit includes a first counter unit that generates the above-mentioned inter-unit synchronization timing by a predetermined count operation, and the standby main signal processing unit.
  • the frame timing generation unit in the processing unit converts the above-mentioned inter-unit synchronization timing, which is obtained by the first counter unit, into the above-mentioned current-use timing based on the above-mentioned in-device reference reference clock while performing clock phase protection.
  • a clock phase protection unit that switches to a frame timing synchronized with the internal reference frame timing in the main signal processing unit; a frame phase protection unit that provides frame phase protection for the frame timing from the clock phase protection unit;
  • the frame after phase protection by the phase protection unit It may comprise a second counter unit for generating the device reference frame timing in themselves by performing a predetermined counting operation based on the beam timing.
  • the frame timing in the spare main signal processing unit absorbs the delay of the inter-unit synchronization timing from the current main signal processing unit, and the erroneous inter-unit synchronization timing due to noise or the like. Can be generated, and a reference FT synchronized with the reference FT in the current main signal processing unit with high accuracy can be generated (reproduced). Can be stabilized.
  • the clock phase protection unit holds the inter-unit synchronization timing, and then reads out the inter-unit synchronization timing based on the reference RCK to thereby determine the inter-unit synchronization timing.
  • the first memory unit for synchronizing with the reference FT and a predetermined count operation based on the inter-unit synchronization timing read from the first memory unit are synchronized with the upper standard FT.
  • the phase difference between the first frame timing counter for counting the frame timing and the unit synchronization timing before and after the first memory unit is detected, and the first frame is set so as to eliminate the phase difference.
  • a timing controller may include a first phase difference correction controller for correcting and controlling the force counting operation in the counter.
  • the clock phase protection unit stores the first memory unit.
  • the FT that becomes the «(reproduction) base of the above-mentioned reference FT which is always synchronized with the reference FT in the current main signal processing unit with high precision by absorbing the phase difference between the synchronization timings before and after the unit. The ability to generate power will become.
  • the frame timing transfer unit holds the reference FT generated by the frame timing generation unit and then reads out the reference FT power based on the MCK, thereby synchronizing the reference FT with the MCK.
  • a second memory unit for performing a predetermined count operation based on the reference FT read from the second memory unit to perform a reference operation synchronized with the MCK.
  • the phase difference between the frame timing counter unit and the reference FT before and after passing through the second memory unit is detected, and the power in the second frame timing unit is adjusted so that the phase difference is eliminated.
  • a second phase difference correction control unit for correcting and controlling the tilting operation.
  • the above-mentioned frame timing transfer section absorbs the phase difference of the reference FT before and after the above-mentioned second memory section ffi, and makes the reference FT synchronized with the above-mentioned MCK with high precision ⁇ . This makes it possible to suppress anxiety when starting up the device.
  • the main signal processing unit includes a first transmission rate conversion setting interface for setting the transmission conversion in the first transmission converter according to the external power setting.
  • the above-mentioned IF board also has a second transmission conversion setting interface section for setting the transmission rate conversion in the second transmission rate conversion section according to the external transmission setting. May be provided.
  • FIG. 1 is a block diagram showing a configuration of a SONET (SDH) device as one embodiment of the present invention.
  • FIG. 2 is a block diagram showing a detailed configuration focusing on a main PLL circuit and a reference clock selection circuit in the SONET transmission apparatus shown in FIG.
  • FIG. 3 is a block diagram showing a detailed configuration of the clock loss detection circuit (LOS) shown in FIG.
  • 4A and 4B are time charts for explaining the operation of the cut-off detection circuit shown in FIG.
  • FIG. 5 is a diagram for explaining the detection cycle setting in the quick break detection circuit shown in FIG.
  • FIG. 6 is a block diagram showing a detailed configuration of a timer circuit in the quick break detection circuit shown in FIG.
  • FIG. 7 is a circuit diagram showing a detailed configuration of the phase comparator (PC) shown in FIG.
  • FIG. 8A is a time chart for explaining the operation of the PC shown in FIG. 7 (when the VCXO frequency and the reference clock frequency are the same).
  • FIG. 8B is a time chart for explaining the operation of the PC shown in FIG. 7 (when the VCXO frequency is higher than the reference clock frequency).
  • FIG. 9A is a time chart for explaining the operation of PC shown in FIG. 7 (when the frequency of V C X0 is lower than the frequency of the reference clock).
  • FIG. 9B is a time chart for explaining the operation of the PC shown in FIG. 7 (when the reference clock stops).
  • FIG. 10 is a block diagram showing a detailed configuration of the master one frame timing (MFT) circuit shown in FIG.
  • MFT master one frame timing
  • FIG. 11 is a block diagram showing an interconnection configuration of MFT circuits in a redundant STS cross-connect unit.
  • FIG. 12 is a block diagram showing a configuration of a frame phase protection unit in the MFT circuit shown in FIG.
  • FIG. 13 is a circuit diagram showing a detailed configuration of the three-frame protection circuit shown in FIGS. 10 and 12.
  • FIG. 14A and 14B are time charts for explaining the operation of the three-frame protection circuit.
  • FIG. 15 is a block diagram showing a detailed configuration of the frame counter section shown in FIG.
  • FIG. 16A and FIG. 16B are time charts for explaining the operation of the frame counter section shown in FIG.
  • FIGS. 17A to 17C are time charts for explaining the establishment of synchronization between the STS cross-connect units having a redundant configuration.
  • FIG. 18 is a block diagram showing a detailed configuration of the close-up phase protection unit shown in FIG.
  • FIG. 19 is a block diagram showing a detailed configuration of the clock disconnection detection circuit shown in FIGS. 10 and 18.
  • FIG. 20 is a time chart for explaining the phase monitoring in the phase comparison (PC) section shown in FIG.
  • FIG. 21 is a time chart for explaining the operation of the ES unit shown in FIG.
  • FIGS. 22A and 22B are time charts for explaining the window switching operation by the window timer unit shown in FIG.
  • FIG. 23 is a time chart for explaining the operation of the ES section and the PC section shown in FIG. 18 (after power-on reset is released).
  • FIG. 24 is a time chart for explaining the operation of the ES section and the PC section shown in FIG. 18 (after the monitoring timer times out).
  • FIG. 25 is a time chart for explaining the operation of the ES section and the PC section shown in FIG. 18 (when the read TP is off the left side of the initial window).
  • FIG. 26 is a time chart for explaining the operation of the ES section and the PC section shown in FIG. 18 (when the reading TP is off the right side of the initial window).
  • FIG. 27 is a time chart for explaining the operation of the ES section and the PC section shown in FIG. 18 (when the reading TP is off the left side of the normal window).
  • FIG. 28 is a time chart for explaining the operation of the ES section and the PC section shown in FIG. 18 (when the reading TP is off the right side of the normal window).
  • FIG. 29 is a time chart for explaining the operation of the clock phase protection unit shown in FIG. 18 (when the bit delay on the phase difference detection side is minimum).
  • FIG. 30 is a time chart for explaining the operation of the clock phase protection unit shown in FIG. 18 (when the bit delay on the phase difference detection side is maximum).
  • Fig. 31 shows the master timing c shown in Fig. 1.
  • FIG. 3 is a block diagram showing a detailed configuration of a luth (MTP) ES circuit.
  • FIG. 32 is a time chart for explaining the operation of the ES unit shown in FIG.
  • FIG. 33 is a timing chart for explaining phase monitoring by the phase comparison (PC) section shown in FIG.
  • FIG. 34 is a time chart for explaining the operation of the MT PES circuit shown in FIG. 31 (when the bit delay force on the phase difference detection side is minimum).
  • FIG. 35 is a time chart for explaining the operation of the MT PES circuit shown in FIG. 31 (when the bit delay on the phase difference detection side is the maximum).
  • FIG. 36 is a block diagram showing a detailed configuration of the main signal ES circuit shown in FIG.
  • FIG. 37 is a time chart for explaining the operation of the main signal ES circuit shown in FIG. 36 o
  • FIG. 38A is a block diagram for explaining calculation of the number of memory stages required for the main signal ES circuit shown in FIG.
  • FIG. 38B is a time chart for explaining the calculation of the number of memory stages required for the main signal ES circuit shown in FIG.
  • FIG. 39 is a block diagram showing the configuration of the SONET transmission device focusing on the configuration of the ⁇ 3 ⁇ 4 format conversion circuit shown in FIG.
  • FIG. 4OA is a diagram for explaining the operation mode setting for the transmission system of the transmission format conversion circuit shown in FIG.
  • FIG. 40B is a block diagram showing a configuration of a transmission system of the transmission format conversion circuit shown in FIG.
  • FIG. 41 is a block diagram showing a detailed configuration of the ES unit shown in FIG. 40B.
  • FIG. 42 is a diagram for explaining an example of format conversion by the transmission system of the transmission format conversion circuit shown in FIG. 40B.
  • FIG. 43A is a diagram for explaining the operation mode setting for the receiving system of the transmission format conversion circuit shown in FIG.
  • FIG. 43B is a block diagram showing a configuration of a receiving system of the transmission format conversion circuit shown in FIG.
  • FIG. 44 is a diagram for explaining an example of format conversion by the receiving system of the transmission format conversion circuit shown in FIG. 43B.
  • FIG. 45 is a time chart for explaining an example of format conversion in operation mode A.
  • FIG. 46 is a time chart for explaining an example of format conversion in the operation mode B.
  • FIG. 47 is a time chart for explaining an example of format conversion in operation mode C.
  • FIG. 48 is a block diagram showing a configuration example of a SONET (SDHfe3 ⁇ 4 network).
  • FIG. 49 is a block diagram showing a configuration example of a main part of the SONET (SDH) II device.
  • FIG. 50 is a block diagram showing a detailed configuration example of the pointer processing circuit 232.
  • Figure 51 is a schematic diagram showing the format of a SONET transmission frame (STS-1)
  • FIG. 4 is a schematic diagram showing a format of a pointer byte (H1, H2) byte in a frame.
  • FIG. 53 is a schematic diagram showing a format in which an SPE address is added to the SONET transmission frame shown in FIG. 51.
  • FIG. 1 is a block diagram showing a configuration of a SONET (SDH) fit device as one embodiment of the present invention.
  • a plurality of ⁇ 1 devices 1 of this embodiment have 16) Channel interface unit (IF board) 2, Redundant configuration [Work (work) / spare (protect)] STS cross connect unit 3A, 3B, ATMZVT cross connect unit 4, sync card (SYN C) 5 and a microcomputer (-COM) 6 functioning as a system CPU (hereinafter simply referred to as "microcomputer 6").
  • IF board 2 is appropriately equipped according to the accommodation network application (fe3 ⁇ 4 frame), such as for OC-48, OC-12, DS3, DS1, LAN, etc.
  • the STS cross-connect unit (currently used: main signal processing unit) 3A accommodates each of these IF boards 2 and performs cross-connect processing on a channel-by-channel basis with one main signal frame of STS-1 frame as one channel.
  • the STS cross-connect unit (backup) 3B functions as the current STS cross-connect unit 3A when a failure occurs.
  • each STS cross-connect unit 3A, 3B can be used to function as an active unit.
  • the ATMZVT cross-connect unit 4 performs cross-connect processing at the ATM cell or VT level contained (mapped) in the main signal frame of the STS-1 frame.
  • the ⁇ 3 ⁇ 43 ⁇ 4 frame (main signal frame) received by the IF board 2 is used for the STS cross-connect unit 3A when it is necessary to perform cross-connection at the STS-1 level. It is passed to (3 B), and if it is necessary to perform cross-connection at the ATM / VT level lower than STS-1, the ATM TM VT cross-connect 4 is performed.
  • the sync card 5 is a 38 MHz reference clock (RCK: working / standby) in the ⁇ 3 ⁇ 4 device 1 for operating the above units 2, 3 A (3 B), 4 in synchronization with each other.
  • System CPU 6
  • step 1 It is intended to manage the operation of step 1 in a comprehensive manner.
  • Each of the 8 settings cross-connect setting, ⁇ format conversion setting, etc. to be described later
  • alarm information in the device according to the maintenance command input by the maintenance person. Collection, notification, etc.
  • each IF board 2 has a channel (CH) interface section 21, a backplane interface (BP IF) section 22, a main PLL (Phase Locked Loop) circuit 23, and a microcomputer interface (I / F)
  • the CH interface unit 21 basically converts (separates) the main signal (such as OC-12Z48) received from the accommodation network into a form that can be processed at a low speed and converts the signal into an STS cross-connect unit 3A ( 3B), while multiplexing the main signal from the STS cross-connect unit 3A (3B) with the main signal (OC-12-48, etc.) for transmission to the accommodation network and transmitting it. is there.
  • the master timing (19MTP) of 8 kHz [19Mbps (strictly, 19.44Mbps) width] distributed to the STS cross-connect 3A (3B) is described below.
  • the CH interface section 21 operates strongly based on a 19 MHz master clock (19MCK).
  • the CH interface unit 21 of the present embodiment uses the STS cross-connect unit (hereinafter, STS-XC) of the main signal based on the 19MTP and 19MCK distributed from the STS cross-connect 3A (3B). It functions as a main signal transmission processing unit that performs transmission processing to 3A (3B).
  • STS-XC STS cross-connect unit
  • the CH interface unit 21 further includes a demultiplexing unit (DMUX) 21-1 and a frame input unit (Frame Ins.) 21-2 as a reception system, a frame synchronization unit 21-3 and a multiplex processing unit (Frame Ins.) As a transmission system.
  • MUX demultiplexing unit
  • MUX 21-14 as well as a reference clock (RCK) selector circuit 21-5, a differentiator 21-6, and a master timing pulse (MTP) ES (Elastic Store) circuit 21-7.
  • RCK reference clock
  • MTP master timing pulse
  • the D MUX 21-1 separates the main signal received from the accommodating network (for example, OC-12 / 48 serial data) into a form that can be processed at low speed (parallel shading).
  • pointer processing similar to that in the related art is also performed to absorb or offset the shift of the frame head position of the main signal signal.
  • the frame input unit (frame synchronization signal adding unit) 21-2 needs to display a new frame start position when the frame start position has been changed by the above-mentioned pointer processing in the DMUX 21-1.
  • a frame synchronization signal (Al, A 2 bytes) is added (replaced) to the main signal from DMUX21-1.
  • the main signal having the A1 and A2 bytes exchanged as described above is directly passed to the STS-XC unit 3A (3B) through the BP IF unit 22, and the STS-TSI (Time Slot Interchange)
  • the frame synchronizing unit 32-1 of the unit 32 detects the A1 and A2 bytes, and the main signal is frame-synchronized.
  • the frame synchronization section 21-3 performs frame synchronization (A) of the transmission main signal to the accommodating network after the cross connection processing in the STS—XC unit 3A (3B) or the ATMZVT cross connect unit 4. 1, A2 byte detection), and the MUX 21-4 formats the transmission main signal synchronized with the frame by the frame synchronization unit 21-3 into the accommodating network (for example, OC-12Z48 serial). Data) is converted (multiplexed) and transmitted.
  • A frame synchronization
  • the accommodating network for example, OC-12Z48 serial
  • the RCK selector circuit 21-5 selects a fault-free (normal) reference RCK among the 38 MHz reference RCKs for each of the working Z spares from the sync card 5, and the RCK selector circuit 21-5.
  • a fault-free (normal) reference RCK among the 38 MHz reference RCKs for each of the working Z spares from the sync card 5, and the RCK selector circuit 21-5.
  • a main PLL circuit 23 that forms the 78 MHz reference RCK, which is the internal reference, is formed. ing.
  • the setting of the selection of the reference RCK is performed from the microcomputer 6 via the microcomputer IZF unit 24, so that the switching test for the active Z spare can be performed.
  • the differentiating circuit 21-6 uses the 38 MHz reference RCK selected by the RCK selector circuit 21-5 to perform the PLL processing in the main PLL circuit 23 using the 78 MHz reference.
  • the RTP is used to differentiate (edge detection) the above 19 MTP distributed from the 8-unit 3-8 (3B), and the MTPES circuit 21-7 uses this differentiating circuit 21-6 DMUX21-1 and MUX21-4 in synchronization with the operation timing of the BP IF unit 22 (based on the 78 MHz reference RCK described above in the PLL circuit 22-2 described later) Is to be supplied to Next, the BP IF section 22 interfaces the main signal [between the units (backplane)] between the IF board 2 and the STS—XC unit 3 A (3 B). As described above, this backplane 3 ⁇ 4 is used in the SONETfeig format CSTS-3 / 12 (155 Mbps / 622 Mbps) according to the accommodating network application (OC-1248, etc.).
  • the BP IF unit 22 includes a ⁇ ⁇ ⁇ format conversion circuit 22-1 and a PLL circuit 22-2.
  • the circuit 22-2 operates based on the above 78 MHz reference RCK selected by the RCK selector circuit 21-5 and generated by the main PLL circuit 23, and operates the operation clock (78 MHz) for the transmission format conversion circuit 22-1. / 19 MHz). That is, the present PLL circuit 22-2 always operates in synchronization with the main PLL circuit 23.
  • the above operation clock is also used as a clock for timing change in the MT PES circuit 21-7 as described above.
  • the transmission format conversion circuit (first transmission ES conversion unit) 22-1 converts the main signal received from the CH interface unit 21 into the unit according to the operation clock supplied from the PLL circuit 22-1.
  • the format (speed) is converted to a format (STS-3 / 12) and transmitted to the STS-XC unit 3A (3B), while the STS-XC unit 3A (3B) is ⁇ 3 ⁇ 4 format (STS-3 / 12) Transmits the main signal sent to the CH interface unit 21 after converting it to 19Mbps / 78Mbs, which is the operating speed of the CH interface unit 21. It is.
  • the accommodating network application (the main signal is transmitted via the STS-31 Since the backplane ⁇ is transmitted at a constant speed of 1, the STS—XC unit 3 (3 mm), and thus the IF panel for various network applications without increasing the scale of the fe1 device 1 Equipped with two is the power river ability.
  • the setting of the speed conversion (operation mode setting: details will be described later in item (F)) is performed by the microcomputer 6 through the microcomputer IZF unit 24.
  • the microcomputer 1 unit 24 controls the above-described mode setting from the microcomputer 6 to the fe format conversion unit 22-1, the current / reserve switching control for the RCK selector circuit 21-5, and the IF board 2 to be notified to the microcomputer 6.
  • a register (not shown) that holds information on alarms in the unit (hereinafter referred to as a microcomputer register) is provided. Through this microcomputer register, each setting for IF board 2 and alarm notification to microcomputer 6 are performed. It is like that.
  • the microcomputer IZF unit 24 functions as a first transmission conversion setting interface unit for setting the transmission speed conversion in the transmission format conversion circuit 22-1 according to the frequency setting from the microcomputer 6. It is playing.
  • the STS—XC unit 3 A (3 B) includes a backplane interface (BP IF) unit 31 provided for each IF board 2 and an STS—TS I It comprises a unit 32, a plurality of (here, eight) BP IF units 33, and a main PLL circuit 34.
  • BP IF backplane interface
  • each BP IF unit 31 exchanges a main signal with the BP IF unit 22 of the corresponding IF board 2 in the format between the units described above, while transmitting a main signal between the STS and the TSI unit 32. It is an interface for exchanging signals in a 78 Mbps in-unit format.
  • each BP IF section 31 is also provided with a ⁇ 3 ⁇ 4 format conversion circuit 31-1 and a PLL circuit 31-2, and the fe3 ⁇ 4 format conversion circuit (23 ⁇ 413 ⁇ 43 ⁇ 4 conversion section) 31-1 Converts the received main signal from the ⁇ format conversion circuit 22-1 of the corresponding IF board 2 into the above-mentioned 78 Mbps transmission speed in the unit and outputs it to the STS-TSI section 32, while The transmission main signal of 78 Mbps from the 3-31 section 32 is converted between the above units (155 Mbps / 622 Mbps) and output to the corresponding IF board 2.
  • the transmission rate conversion setting (operation mode) setting in the fe format conversion circuit 31-1 is performed by the microcomputer 6 through the microcomputer IZF section 32-11. This will be described later in F).
  • the PLL circuit (sub PLL circuit) 31-2 generates an operation clock (622 MHz) for the fe ⁇ ⁇ format conversion circuit 31-1.
  • a reference clock (RCK) described later is used.
  • the 78 MHz reference RCK (OREF78M) that has been PLL-processed by the main PLL circuit 34 distributed from the selector circuit 32-8 is further PLL-processed to perform ⁇ .
  • each of the PLL circuits 31-2 (BP IF unit 31) always operates in synchronization with the main PLL circuit 34, that is, the STS-TSI unit 32 with high accuracy.
  • a master clock (Master 78) with an 8 kHz period (78 Mbps width) based on the 78 MHz reference RCK distributed from the device is also provided.
  • the frame synchronizing section 32-1 and the cross connect section 32 in the chop 31 and 32 are operated.
  • the master clock (Master 78) is generated by the PLL circuit 31-2 of the BP IF unit 31 located at the 2nd stage above, and at least each BP IF unit Any one of the 31 PLL circuits 31-2 may be used.
  • the STS-TSI unit 32 performs TSI in units of channels (STS-1) in a state where the frame head positions of the main signals received from the IF boards 2 are aligned.
  • FIG. As shown in the figure, the BP IF section 31 (IF board 2), the frame synchronization section (for reception) 32-1, the main signal ES circuit (for reception) 32-2, and the frame input section (for reception) 32 -4, frame synchronization section 32-5 (for transmission), main signal ES circuit (for transmission) 32-6 and frame insertion section (for transmission) 32-7, and each BP IF section 31 (IF Cross-connect section 32-3 common to panel 2), RCK selector circuit 32-8, master one frame timing (MFT) circuit 32 It is composed of a master timing pulse (MTP) ES circuit 32-10 and a microcomputer interface (IZF) section 32-11.
  • MTP master timing pulse
  • IZF microcomputer interface
  • the RCK selector circuit 32-8 is the same as the RCK selector circuit 32-8 in the IF panel 2, and the normal RCK with no failure among the 38MHz reference RCKs for the current Z spare from the synchro power supply 5
  • the STS-TSI section 32 also compares the phase of the selected 38 MHz reference RCK with the output of the voltage controlled oscillator (VCX 0) 34-1 (described later with reference to FIG. 2). By doing so, the main PLL circuit 34 that forms the 78 MHz reference RCK is formed, so that the selection of the normal 78 MHz reference RCK (78) is always realized.
  • the RCK selector circuit 32-8 functions as a reference clock selection unit that selects the normal one of the reference RCKs for the current Z reserve.
  • the 78 MHz reference RCK generated (selected) in this way is stored in each BP IF unit 31 (PLL circuit 31-2), MFT circuit 32-9, and each BP I unit 33 (PLL circuit 33 Distributed to 2). Also, for the RCK selector circuit 32-8, it is also necessary to make a setting for selecting the reference RCK from the microcomputer 6 via the microcomputer IZF section 32-11 and perform a switching test for the active Z spare. .
  • the MFT circuit (frame timing unit) 32-9 generates a reference 8 kHz frame timing in the device based on the 78 MHz reference RCK selected by the RCK selector circuit 32-8.
  • the 8 kHz (78 Mbps width) frame timing pulse (78 MTP) which is the base of the 8 kHz (78 Mbps width) master frame timing pulse (Master tp 78) based on the device, is used here.
  • 19 MTP (19MCK) distributed to each IF board 2 (CH interface section 21) is set to be ⁇ .
  • the MFT circuit 32-9 also functions as a frame timing distribution unit that distributes the reference 8 kHz frame timing (19MTP, 19MCK) in the apparatus to each IF board 2.
  • the MFT circuit 32-9 has a spare STS—X, as will be described in detail later.
  • the inter-unit synchronization timing [8 kHz (19 Mb ps width) timing pulse ( ⁇ ), 38 MHz clock (Tc)] is exchanged between C unit 3 B and the above 78 MHz reference RCK As a result, the internal 8 kHz frame timing (78MTP, 19MTP) of each STS-XC unit 3A, 3B is synchronized with each other.
  • the MTPES circuit (frame timing transfer section) 32-10 sends the 8 kHz (78Mbps width) frame timing pulse (78MTP) generated by the MFT circuit 32-9 to the ft stage in Fig. 1.
  • 78MTP frame timing pulse
  • the “Master TP 78” is supplied as an operation timing of the cross-connect section 32-3 and, as a result, a readout timing common to each main signal ES circuit 32-2.
  • the main signal is switched to the above-mentioned "Master TP 78" (8 kHz frame timing in the device), and the main signal from each IF board 2 is transferred. The displacement of the head of the frame is absorbed.
  • the microcomputer IZF section 32-11 also controls the above-mentioned mode setting for the fe format converter 22-1 from the microcomputer 6, the above-mentioned current Z spare switching control for the RCK selector circuit 32-8, and the IF to be notified to the microcomputer 6.
  • a microcomputer register (not shown) that holds information on alarms in the panel 2 is provided. Through this microcomputer register, each S value for the STS-XC unit 3A (3B) and the microcomputer 6 And an alarm notification to the user is made.
  • this microcomputer I / F section 32-11 functions as a clock selection setting interface section for setting clock selection in the RCK selector circuit 32-9 in accordance with a clock selection instruction from the outside (microcomputer 6).
  • the second speed conversion setting interface section that sets the fe ⁇ ii degree conversion (operation mode setting) in the format conversion circuit 31-1 according to the speed setting of the microcomputer 6 It works.
  • the frame synchronization section (for reception) 32-1 is used for the A1, A2 bytes (frame synchronization signal) of the main signal (78 Mbps) from the fe format converter 31-11 of the corresponding BPIF section 31.
  • the cross-connect section 32-3 detects the signal and synchronizes the main signal with the frame.
  • the cross-connect section 32-3 receives the signal from each main signal ES circuit 32-2 according to the setting from the microcomputer 6 via the microcomputer IZF section 32-11.
  • the cross-connect is performed for each main signal with the same frame head position by channel (STS-1).
  • each BP IF unit 33 is the same as the BP IF unit 22 in the IF board 2, and is the same as the transmission format conversion unit 22-1, the transmission format conversion unit 33-1, and the PLL circuit 22-2. It has the same PLL circuit 33-2 as.
  • each BP IF section 41 is provided corresponding to each of these BP IF sections 33, and is the same as the BP IF section 31, respectively, and has the same fe-format as the fe-format conversion circuit 31-1. It has a PLL circuit 41-2 similar to the PLL conversion circuit 41-1 and PLL circuit 31-2.
  • this device ⁇ ⁇ 3 ⁇ 4 1 1 ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ 1 1 ⁇ ⁇ IF 1 1 1 1 1 1 1 1 1 1 1 1 1 ), As in the case of the backplane, transmission in the SO NET transmission format (STS-3 / 12) is performed.
  • each frame synchronization section (for transmission) 32-5 performs frame synchronization (Al, A2 byte) with respect to the main signal that is returned after the ATMZVT level cross-connect is performed in the ATMZVT cross connect unit 4. Detection).
  • each main signal ES circuit (for transmission) 32-6 transmits the main signal from the frame synchronization unit (for transmission) 32-5 similarly to the main signal ES circuit (for reception) 32-2. The timing is changed and synchronized with the internal reference 8 kHz master-to-frame timing (Master TP 78).
  • each frame insertion section (for transmission) 32-7 has its main signal A1 and A2 bytes are exchanged for.
  • a 38 MHz reference clock (active, standby) power is input from the sync card 5 to the RCK selector circuit 32-8.
  • the RCK selector circuit 32-8 monitors the failure of each of these input reference clocks [for example, LOS (Loss Of Signal)] and selects a normal reference clock.
  • the selected reference clock and the output clock of the 78 MHz voltage-controlled oscillator 34-1 serving as the reference in the device are compared in phase by the PLL circuit 34, whereby the 78 MHz RCK force in the device is generated.
  • the 78 MHz RCK is supplied (distributed) as a reference clock of a 622 MHz PLL circuit 31-2 in each BP IF unit 31.
  • the MFT circuit 32-9 uses the RCK selector circuit 32-8 and the main PLL circuit 34 as shown in the figure to change the 78 MHz RCK to the internal 8 kHz frame timing (78MTP, 78MCK, 19MTP, ) And the timing for inter-unit synchronization [8 kHz (19 Mbps width) Tp, 38 MHz Tc] is applied.
  • 78MTP and 78MCK are supplied to the MT PES circuit 32-10, 19MTP and 19MCK are distributed to each IF board 2 (CH interface unit 21), and 8 kHz (19 Mbps width) Tp and 38 MHz z T c is It is output to the MFT circuit 32-9 of the other STS—XC unit 3B (3A). That is, the inter-unit synchronization timing [8 kHz (19 Mbps width) Tp, 38 MHz Tc] is calculated for each STS—XC unit 3 It is exchanged between A and 3B.
  • the standby STS-XC unit 3B will always be able to operate as a working device and will be in standby state.
  • the 19MTP distributed from the STS-XC unit 3A (3B) is used as the RCK selector circuit for the separation processing and Vointer processing in the DMUX 21-1 and the insertion processing of Al and A 2 bytes in the frame insertion unit 21.
  • 21-1 Differentiate using the 78 MHz reference RCK PLL processed by the main PLL circuit 23 with the 38 MHz reference RCK selected in 5 and use the signal synchronized with the operation clock of the BPIF section 22 in the MTPE S circuit 21-7. .
  • the main signal into which the Al and A2 bytes are inserted by the frame input unit 21 is converted into the inter-unit ⁇ 3 ⁇ 4 format (STS-3Z12) by the fe-format conversion circuit 22-1 of the BPIF unit 22.
  • each IF board 2 uses the STS-XC unit 3A based on the internal 8 kHz frame timing (19MTP, 19MCK) distributed from the STS-XC unit 3A (3B). Operates according to (3 B). Further, each BP IF unit 31 has the same configuration, and the PLL circuit 31-2 which performs the operation clock of the BP IF unit 31 operates in synchronization with the main PLL circuit 34. It has become. In other words, this device 1 has a structure that minimizes the phase fluctuation of the 8 kHz reference frame timing distributed inside the device including the IF panel 2. I have.
  • the shift (bit delay) of the frame head position of the main signal reaching each ES signal 32-2 of the STS—XC unit 3 A (3 B) from each IF board 2 is mainly caused by each IF
  • the physical distance ( ⁇ distance) between the unit 2 and the STS-XC unit 3 A (3 B) is uniform due to the difference in unit. Minimized.
  • each of the IF boards 201 and 202 and the STS—XC unit 203 operate independently, and the existing equipment that uses the pointer processing technology to switch the main signal frame timing is used instead. Unlike 121, even if the number of processing channels increases as the number of accommodated IF panels increases, the equipment scale can be minimized.
  • the main signal in which the deviation of the frame start position is absorbed by the main signal ES circuit 32-2 as described above, is input to the cross-connect unit 32-3, and the microcomputer 6 cross-connects at the STS level.
  • the main signal for which the setting has been made is cross-connected (TSI) by the cross-connect section 32-3, and then turned back to the frame insertion section 32 side as a transmission main signal, and the corresponding BP IF section 3 It is transmitted to the corresponding accommodation network through 1 and IF board 2.
  • the main signal for which the cross-connect is set at the ATMZVT level is passed through the cross-connect section 32-3 and inserted into the frame 32-4, and the BP IF section 33 is fed to the ATM / VT cross-connect unit 4 through the fem.
  • the BP IF unit 33 ⁇ frame synchronization unit 32 — 5 ⁇ main signal ES circuit 32 — 6 — cross connect unit 32 — 3 ⁇ frame insertion unit 32 — 7 —
  • BP IF unit 31 Providesed in the order of IF board 2 and L, and sent to the corresponding accommodation network.
  • Fig. 2 is a block diagram showing the detailed configuration of the S-unit 3-38 (3 ⁇ ) focusing on the RCK selector circuit 32-8 and the main PLL circuit 34.
  • the RCK The selector circuit 32-8 includes a clock loss detection section (LOS) 32-8-1, 32-8-12 and a clock selection switch 32-8-3
  • the main PLL circuit 34 has a 78 MHz ( Strictly speaking, a 77.76 MHz) voltage-controlled oscillator (VCXO) 34-1, frequency divider 34-2, phase comparator (PC) 3-3, filter 34-4, 8kHz voltage-controlled oscillator 34 -5, frequency divider 34-6, 34-7, clock loss detection unit (Dwn DET) 34-8, and clock distribution interface unit 34-9.
  • LOS clock loss detection section
  • PC phase comparator
  • the above-mentioned RCK selector circuit 32-8, each component of the main PLL circuit 34 except for the VCX034-1, the filter 34-4, and the oscillator 34-5, and the above-mentioned MFT circuit 32-9 are realized by the same LSI (PAD LSI) 35.
  • the shaded portion indicates information notified to the microcomputer 6 through the microcomputer IZF portion 32-11 or information set from the microcomputer 6.
  • the clock loss detection unit (LOS) 32 -8-1, 32—8—2 detects the clock disconnection, and when the clock disconnection is detected, a switching trigger (LOS A or LOSB) is generated and the clock selection switch Entered in 32—8—3.
  • each of the above-mentioned cut-off detection sections 32-8-1, 32-8-2 is configured as shown in FIG. 3, for example, and each flip-flop (FF) circuit 322,
  • FF flip-flop
  • a predetermined count of the timer circuit 321 (sampler) is provided by a clock disconnection detection circuit 320 composed of G)
  • the 38MHz reference RCK (detection target clock) edge from the sync card 5 is detected within the cycle.
  • a trigger for switching from working to standby (disconnection detection information) is generated strongly (timing T 1 in FIG. 4A). If at least one edge of the reference RCK of 38 MHz is detected within the predetermined sampling period, the switching trigger (L0S state) is released (see timing T2 in FIG. 4B). .
  • the switching trigger force is generated
  • the state is held in the FF circuit 329 via the OR circuit 328 and transmitted to the microcomputer 6 via the microcomputer IZF section 32-11. Notified.
  • the trigger from the microcomputer 6 triggers the read-on-clear signal at the pulse generator 326 and the output power of the AND circuit 327 becomes effective.
  • the information held in the FF circuit 329 (LOS state) is cleared.
  • the sampling period of the timer circuit 321 is based on the above-mentioned 78 MHz reference RCK. In this embodiment, the sampling period is appropriately set by the microcomputer 6 via the microcomputer IZF unit 32-11. Set and change to Power River.
  • this setting is changed by the L0S window setting information (L0SWIN) for 4 bits.
  • L0S window setting information L0SWIN
  • the sampling period is set to 25.7 nanoseconds (ns) (corresponding to a clock period obtained by dividing the 78 MHz reference RCK by 1/4). If "0001”, the sampling period is 77.2 (ns) ( It is set to 78 MHz standard RCK, which is equivalent to a clock cycle divided by 18).
  • the timer circuit 321 includes a counter 321a, a comparator 321b, and a 1 frequency divider 321c as shown in FIG. 6, for example, and the L0S window setting information and the counter 321a are set.
  • the frequency division ratio of the 78 MHz reference RCK can be changed according to the LOS window setting information.
  • the above-mentioned switching trigger is not generated from the above-mentioned clock loss detection section 32-8-1 (32-8-2-2).
  • select and output the 38MHz reference RCK which is the clock loss (LOS state) power is not detected (for backup).
  • the STS-XC unit 3A (3B) always uses a normal reference RCK force ⁇ selection> without any obstacle, which greatly contributes to the improvement of the reliability of the main signal processing.
  • this clock selection can be switched by the setting from the microcomputer 6 via the microcomputer IZF section 32-11, so that the maintenance switching of the active Z spare test switching or forced switching can be performed appropriately. Can be implemented, and maintenance • Operational convenience can be greatly improved.
  • the reference 112 of 38 112, selected as ⁇ ⁇ is input to the PC 34-3, and the output clock (78MHz) of the VCXO 34-1 is divided by the divider 34-2 for 12 minutes. After the phase is compared with the frequency-divided clock, it is fed back to the VCXO 34-1 via the filter 34-4 as the phase control signal (PC ON) of the VC XO 34-1.
  • the PC 34-3 includes FF circuits 341 and 342, an EXOR (exclusive OR) circuit 343, and an inverting circuit 344.
  • the clock (lZm output) from the VCX 034-1 side (divider 34-12) and the 38 MHz reference RCK (lZn output) selected by the clock selection switch 32-8 are the same. If the period is the same (same frequency), the above phase control signal (PCON) will be constant, and the oscillation frequency of VCX034-1 will be maintained at the current oscillation frequency.
  • PC ON is a pulse in the direction in which the H level width (Duty) becomes wider.
  • the clock (1 Zm output) from the VCX 034-1 side has a higher frequency than the reference RCK (lZn output) of 38 MHz.
  • PC 0 as shown in Figure 9A N is a pulse in the direction in which the H level becomes narrower, whereby the oscillation frequency of the VCXO 34-1 is adjusted so that the frequency forces of the two clocks match.
  • PC ON is output at 19.44 MHz and 50% duty as shown in Fig. 9B.
  • the output clock of VCXO 34-1 is precisely fixed to 78MHz.
  • the output clock power of the VCX034-1-1 is divided into 18 lines (but two lines are spare) at the clock distribution interface unit 37, and the PLL circuit of the above BP IF unit 31 (33) is divided one by one. — Divided into two.
  • the clock distribution interface unit 37 functions as a distribution output unit for outputting the above-described PLL-processed 78 MHz internal reference RCK for each PLL circuit 31-2 separately.
  • ⁇ 8 MHz reference RCK in the device is output separately for each PLL circuit 3 1-2, preventing waveform deterioration of ⁇ 8 MHz reference RCK distributed to each PLL circuit 31-2
  • each PLL circuit 31-2 that is, each BP IF unit 31 can be synchronized with the main PLL circuit 34 (VCX034-1) with high accuracy.
  • Fig. 10 is a block diagram showing the detailed configuration of the above MFT circuit 32-9.
  • Fig. 11 is the MFT circuit in each STS-XC unit 3A, 3B (work unit 3A, protect unit 3B).
  • the MFT circuits 32-9 each include a clock phase protection unit 51 and a frame phase protection unit. 52 and a frame counter 53.
  • the clock phase protection unit 51 is provided by the frame counter unit (first counter unit) 53 in the MFT circuit 32-9 of the currently used (work) operating STS-XC unit 3A. Timing pulse for synchronization between units (38MT P), to protect the clock phase, and to switch to 78 MTP while absorbing the phase fluctuation of 38 MTP.
  • this clock phase protection unit 51 is composed of the ES unit (first memory unit) 51A, the phase comparison (PC) unit 51B, the window timer unit 51, the phase difference detection unit 5 ID, and the timing pulse (TP) ⁇ 3 ⁇ 4It has a counter section 51E and a clock loss detection section 51F.
  • the following processing is performed roughly. That is, the timing is switched to 78MTP by the ES unit 51A due to the input 38MTP, and at this time, the relationship between the 38MTP write phase and the read phase for the ES unit 51A is compared (monitored) in the PC unit 51B.
  • the read phase is adjusted to correct the normal phase relationship.
  • phase relationship is monitored based on a window pulse of a predetermined period (initial or normal window pulse described later), which is calculated by the window timer 51C, at the center position of the window pulse width.
  • Readout phase (timing) The readout phase is adjusted so as to be positioned.
  • the 38MTP whose timing has been switched to ⁇ 8MTP is strongly supplied as a load pulse of the counter unit 51E.
  • the phase difference detection unit (first phase difference correction control unit) 51D The phase difference of 38 MTP before and after the timing change (before and after passing through the ES section 51 A) is detected, and the counter section (first frame timing generation counter section) 51E uses the 78MTP to eliminate this phase difference.
  • ⁇ (Output) Timing is controlled.
  • phase change of 78MTP caused by the timing change in the ES unit 51A is absorbed, and synchronized with the 8 kHz frame timing (38MTP) which is ⁇ generated by the MFT circuit 32-9 of the work unit 3A with high precision 78 MTP force is applied.
  • the clock phase protection unit 51 will be described in further detail later with reference to FIG. In addition, the details of the clock loss detection section 51F will be described later.
  • the frame phase protection unit 52 performs three frames for the 78 MTP obtained by the clock phase protection unit 51 (here, one frame here). Is 9720 bits). Therefore, as shown in FIGS. 10 and 12, a frame counter [14 bits (divided by 1/9 720)] 52A, It comprises a decoder 52B, a three-frame protection circuit 52C and an AND circuit 52D.
  • the timing pulse (78MTP) received from the clock phase protection unit 51 is triggered, and the frame counter 52A starts counting operation from the force value (load value) "0000h”. And monitor the cycle of 78MTP.
  • the frame counter 52A is loaded only by the 78MTP and stops after counting 14 bits.
  • This H pulse is held in the three-frame protection circuit 52C, and a total of three consecutive H pulses are output from the decoder 52B. That is, the interval of 78 MTP received from the clock phase protection unit 51 is three times. If it is 9720 bits continuously, it is determined that the 78 MTP power is reliable, and the enable signal (EN) is supplied to the AND circuit 52D.
  • the above-mentioned 78MTP passes through the AND circuit 52D (because the protection (protection) setting (H) is performed from the microcomputer 6 to the AND circuit 52) and is output as the load timing of the frame counter unit 53. Is done.
  • the three-frame protection circuit 52C includes the FF circuits 52C-1 and 52C-2 and the AND circuit 52C-3 as shown in FIG.
  • the FF circuit 52C-2 holds the output of the decoder 52B two frames before
  • the FF circuit 52C-1 holds the output of the decoder 52B one frame before, respectively.
  • the above enable signal is generated by the AND circuit 52C. .
  • the clock phase protection unit 5 If an abnormal cycle occurs in the 78 MTP from 1 (the cycle of the 78 MTP deviates from the normal cycle even once), the above load for the frame counter 53 is immediately restored even if the cycle abnormality is recovered. The timing is not output, and the above-mentioned timing is output to the frame counter unit 53 only after receiving a normal cycle of 78 MTP for three consecutive frames after the period abnormality recovery.
  • the MFT circuit 32-9 of the work unit 3A since the work setting (L) is performed on the AND circuit 52D of the frame phase protection unit 52 and the output is masked, the MFT circuit of the protect unit 3B is used. The above-mentioned clock phase protection and three-frame protection for 78MTP generated in 32-9 are performed. The 78MTP is not output as the load pulse of the frame counter unit 53.
  • the frame counter 53 in the MFT circuit 32-19 of the work unit 3A operates as a free-running counter. In this way, despite the fact that the frame counter 53 operates as a self-propelled counter, the work unit 3A also protects the above-mentioned click phase protection and 3 frame protection by itself.
  • the protection setting is performed from the microcomputer 6, the clock phase protection unit 51 and the frame phase protection unit 52 are set to the standby state so that they can operate as the protection unit 3B immediately. is there.
  • the frame counter section 53 is for performing various frame timings (78MTP, 38MTP, 38MCK, 19MTP, 19MTP) of 8 kHz as a reference in the apparatus, and includes a master frame counter 53A, a decoder circuit 53B and Load mask circuit (1 input inversion type AND circuit) It is configured with 53B.
  • the master frame counter 53A is a 14-bit (1Z9720 frequency dividing) counter, which functions as a self-propelled counter (first power counter) as in the work unit 3A, and the above in the protect unit 3B.
  • the frame phase protection unit 52 subordinate to the work unit 3A
  • It functions as a subordinate counter (second counter section) that starts the event operation.
  • the decoder circuit 53B includes decoders 53B—1 to 5
  • OR circuit 53 B-5, selector (SEL) 53 B-6 and FF circuit 5 3 B-7 53 B-9 are used to determine the count value of the master frame counter 53 A.
  • SEL selector
  • FF circuit 5 3 B-7 53 B-9 are used to determine the count value of the master frame counter 53 A.
  • the selector 53 B-6 is connected to the microcomputer 6 (microcomputer IZF section 32-1).
  • either one of the outputs of the decoders 53B-2 and 53B-3 can be selected.
  • the decoder for the unit 3A
  • the output power of 53B-2 is selected, and the output power of the decoder 53B-3 is selected at the time of protection setting (in the case of the protect unit 3B).
  • the mouth mask circuit (1-input inversion type AND circuit) 53B outputs 38MTP in the protection unit 3B at a timing two bits earlier as shown in FIG. 4 to synchronize the work unit 3A and the protection unit 3B.
  • the mouth mask circuit (1-input inversion type AND circuit) 53B outputs 38MTP in the protection unit 3B at a timing two bits earlier as shown in FIG. 4 to synchronize the work unit 3A and the protection unit 3B.
  • the frame counter section 53 operates at the timing shown in FIG. 16A, for example, and various timing panels (78MTP, 78MCK, 38MTP, 38MCK, 19MTP, 19MT) having waveforms shown in FIG. P) is output.
  • various timing panels 78MTP, 78MCK, 38MTP, 38MCK, 19MTP, 19MT
  • the above-mentioned 38MTP (Tp o) is generated by the self-running of the frame counter section 53 (master-to-frame counter 53A).
  • 38MCK (T co) are generated and input to the MFT circuit 32-19 of the protect unit 3B.
  • the counter 51E outputs 78 ° at a timing earlier by the phase difference detected by the phase difference detector 51D at this time (see reference numeral 7). .
  • This 78 ⁇ ⁇ ⁇ is supplied as the load timing of the master one frame counter 53 ⁇ of the frame counter 53 after the phase protection for three frames is taken by the frame phase protector 52.
  • the master frame counter 53A starts counting at this load timing, and the count value "9716" is decoded by the decoder circuit 53B (decoder 53B-3), so that 38MTP in the work unit 3A is performed. 381 ⁇ 1 to Workunit 3A two bits earlier than the timing? It is done. This 38MTP is output to the work unit 3A MFT circuit 32-19 together with the 38MCK. At this time, the frame counter section 53 of the work unit 3A is running by itself, but as in the case of the protect unit 3B, the timing transfer of the imported 38MTP to 78MTP and the 3 frame phase protection are not performed. Do it.
  • the MFT circuit 32-9 of the protect unit 3B absorbs the 8 kHz frame timing bit delay drawn from the work unit 3B, and also erroneously pulls in the frame timing due to noise or the like. Since this can be prevented, it is possible to always generate a frame timing synchronized with the 8 kHz frame timing in the work unit 3A with high accuracy.
  • the STS-XC units 3A and 3B immediately operate at the normal 8 kHz frame timing of the standard in the device, which becomes a power train. By stabilizing the operation, the reliability of cross-connect processing can be greatly improved.
  • FIG. 18 is a block diagram showing a detailed configuration of the above clock phase protection unit 51.
  • the clock phase protection unit 51 includes FF [H] j3 ⁇ 451 as the ES unit 51A. 1, a write counter 512, an ES circuit 510 formed of an 8-bit register 513 and a multiplexing section 514, and a read counter 515.
  • the PC unit 51B includes a differentiating circuit 516, an AND circuit 517, a window counter 518, a window selector 519, an 8-bit shift circuit 520, and a phase comparator (PC) 521.
  • the window timer section 51 C includes an lmsZl O Oms counter 522, selectors 523 and 525, an external timing counter 524, and a window selection signal generation circuit 526.
  • phase difference detecting section 51D includes a differentiating circuit 527 and an offset counter Z latch section 528
  • the TP ⁇ counter section 51 includes a frame ⁇ counter 529, a decoder 530 and a FF circuit. It has 531.
  • the FF circuit 511 latches 38 MTP (Tp i) from the work unit 3 A (protect unit 3 B), and the write counter 512 uses the FF circuit 51 1 Latched above 38MTP Generates a write address (write enable address) to register 5 13.
  • the register 513 holds the above 38 MTP in accordance with the write address of the write counter 512, and the read counter 515 receives the reference RCK (78MCK) from the VCX 034-11.
  • RCK 78MCK
  • This is a 1Z16 division counter that always operates in synchronization (subordinate) with the window counter 518 of the PC unit 51B.
  • a pulse obtained by differentiating the light enable pulse with a differentiator 516
  • the count value “7” is loaded after the window counter 518 is loaded, so that 16 read addresses for the multiplexing unit 514 with a phase shifted by half a cycle from the write counter 512 One bull bull pulse).
  • the read address of the above write address is related as shown in the following Table 1, and the 8-bit data (38MTP) held in the register 513 indicates the read address of the read counter 515.
  • the data is read out with the eight enable pulses output one by one (that is, the remaining eight unused addresses).
  • Table 1 Write Address / Read Address
  • the multiplexing unit 514 multiplexes the data (38MTP) from the register 513 into 16: 1 according to the read address from the read counter 515.
  • the data (38MTP: data indicated by the shaded portion) is read out sequentially from the register 5 13 by the read address, and data “0 (L)” (shaded) is read from the unused read address that is not associated.
  • the data is read out and the transfer from 38 MTP to 78 MTP is performed.
  • the ES unit 51A holds the above-mentioned unit-to-unit synchronization timing (38MTP), and then reads out the 38MT based on the in-device reference RCK (78MCK) to set the 38MTP timing to the in-device reference. It synchronizes with the frame timing (78MTP).
  • the differentiating circuit 516 differentiates the edge of the enable pulse by differentiating the output (enable pulse) of the write counter 512 with the 78 MHz clock set by the VCX034-1.
  • the window counter 518 is loaded at the edge detection timing (window trigger).
  • the AND circuit 517 is used to enable or disable the above-mentioned window trigger, and specifically, the write phase and the read phase are brought too close by the PC 521 [memory slip state (slip state). Error detection)] If a force is detected, or after the device is started (power-on reset), the window trigger is enabled and the window counter 518 is reloaded (restarted). Otherwise, the window is disabled.
  • the window counter 518 is made to run by masking Triga.
  • a window counter 518 is a self-running counter of 1/16 frequency which runs by the above-mentioned window trigger, and is an initial counter for monitoring the relationship between the write phase and the read phase as shown in FIG.
  • the window pulse and the normal (normal) window pulse longer than the period of the initial window pulse are generated.
  • the window counter 518 causes the read counter 514 to speak each time the count value “7” is decoded, thereby allowing the read counter 514 to be half of itself.
  • the operation is performed at a period shifted from the period, and the writing phase and reading from the register 513 are shifted by a half period. Therefore, if a slip error occurs, in the present embodiment, collision of write Z read timing can be prevented by controlling only the counting operation of the window counter 5 18.
  • the window selector 519 selects each window pulse (hereinafter, simply referred to as a “window”) generated by the window counter 518, and is used when the device is started up (from VCX034-1-1). Reference RCK (78 MCK) until stable) ⁇ In the event of a slip error, the initial window force with a short cycle is used to perform strict phase monitoring. If this does not occur, a normal window with a longer monitoring cycle than the initial window is selected.
  • the PC section 82 can provide a margin for monitoring the phase, and it is possible to prevent the TP cycle from being frequently changed due to the restart (to be described later) of the window counter 823 when a slip error occurs. I can do it. Note that the above-mentioned window switching is performed by the window timer unit 51C.
  • the 8-bit shift circuit 520 shifts the output (write enable pulse) of the above-mentioned differentiator circuit 516 by 8 bits, thereby making the phase comparison timing with the window PC in the PC 52 ′ 1 possible.
  • the PC 521 compares the phase of the write enable pulse with the window selected by the window selector 519 to determine whether or not the write enable pulse is caught on the edge of the window. It monitors and if a write enable pulse is applied to the edge of the window, a slip error occurs as a memory slip condition.
  • the window counter 518 is restarted and the read phase force by the read counter 515 is returned to a normal position (timing).
  • the window timer unit 51C controls the window selector 519 to select the initial window, and phase monitoring using the initial window is started.
  • the lms Zl0ms counter astigmatism (internal) timer] 5222 is a phase monitoring cycle (1 ms / 100ms). The monitoring timer 522 is restarted when the PC 521 detects a strong slip error.
  • the selector 523 selects each phase monitoring period (lmsZl 00ms) set by the window timer unit 51 according to the setting ("TIMERSEL") from the microcomputer 6 (microcomputer EZF unit 32-11).
  • the timing counter (external timer) 524 is used to count the phase monitoring cycle in any initial window other than the above lmsZl 00ms.
  • the monitoring cycle is controlled by the microcomputer 6 (microcomputer EZF 32-11). O Applicable by external setting signal ( ⁇ ")
  • the selector 525 determines whether one of the monitoring period calculated by the external timer 524 and the monitoring period (lms / 100 ms) selected by the selector 523 is included in the microcomputer 6 (microcomputer EZF section 32-11). This is selected according to the setting ("EXTPSEL").
  • the window timer section 51C of the present embodiment can select (set) the phase monitoring cycle (timer cycle) of the initial window in the PC 521 to M: from 1 ms, 100 ms, and external setting.
  • Table 2 shows an example of this setting.
  • the window selection signal circuit 526 determines whether or not a slip error is detected by the PC 521 within the timer period selected by the selector 525 for comfort, and slips during the timer period. Error force ⁇ Normal window is selected for window selector 519 when the above timer period times out without being detected. A switching signal to be generated is generated. However, when a slip error is detected by the PC 521 regardless of the inside and outside of the timer period, a switching signal for causing the window selector 519 to select an initial window is generated.
  • the slip enable force is generated from the window by deviating from the window enable pulse force. Then, the initial window is selected and the phase monitoring by the initial window is performed. If the slip error force does not occur within the timer period during the phase monitoring by the initial window and the timer period is timed out, the initial window is set. Is switched to the normal window, and phase monitoring using the normal window is performed.
  • the window is switched to the initial window if the lead enable pulse does not deviate from the window between the sampling period of ⁇ and the next sampling period. Therefore, the window switching time is actually the maximum timer period. X doubles.
  • the switching to the initial window is performed not only when the slip error occurs but also when the apparatus is started (power-on reset).
  • the window is switched, for example, at a position where the write address of the write counter 512 is 0.
  • the differentiating circuit 527 generates a 78 MHz clock obtained by subjecting the 38MTP latched by the circuit 5111 of the £ 3 section 518 to the VCXO 34-1 of the main PLL circuit 34 to a 78MHz clock.
  • the offset counter / latch unit 528 starts the count operation of 1/32 frequency division at this edge detection timing and differentiates the count value into a frame. ⁇ This is for loading as an offset value (phase difference) detected in the counter 529, and operates as follows.
  • the frame counter 529 always starts counting from the offset value (phase difference) detected by the offset counter Z latch 528, so that the count value “97 19” is decoded by the decoder 530. If the pulse at the time of decoding is output one bit delayed by the FF circuit 531, the frame timing pulse will be output at the timing of the count value "0". That is, the frame timing is output before the offset value, and the phase difference between the frame timings before and after passing through the ES unit 51A is absorbed.
  • the clock loss detection section 51F detects the 38MCK clock loss pulled from the work (protect) unit 3A (3B), and as shown in FIG. FF circuit 51 1 similar to clock loss detection circuit 320 (see Fig. 3) of clock loss detection section (L OS) 32-8-1, 32-8-2 (see Fig. 2) in selector circuit 32-1 It has a circuit configuration using F-1, 51F-2, 51F-4, inverting circuit 51F-2 'and OR circuit 51F-3, and when a clock loss is detected, To the microcomputer 6 via the microcomputer I / F section 32-11.
  • the protection phase unit 51 on the protection unit 3B side outputs the 8 kHz unit-to-unit synchronization timing pulse (Tp i: 38MTP) of the work unit 3 A force and the like.
  • the 38.8 8 MHz clock for unit synchronization (Tci: 38 MCK) input along with the 38 MTP is written to the register 513 according to the write enable pulse from the 1-to-8 counter 512. Is written to the register 513 with the cycle of 8 times.
  • the data (38MTP) written to register 513 is based on the 78 MHz reference RCK, which is calculated by VCX034-11. Read-out is performed according to the read enable pulse divided by 6 [8 enable pulses output by skipping one read address (see Table 1 above)] and multiplexed by the multiplexing unit 514. . As a result, the timing for switching from 38MTP to 78MTP is achieved.
  • the PC 521 monitors the phase difference using the window so that the write phase and the read phase do not overlap. For example, after the power-on reset is released, the PC unit 51B operates as shown in FIG.
  • the window counter 518 is triggered by the differential signal of the write enable pulse of the write counter 512 (see reference numeral 8) as a trigger (see dot, line arrow 9), and the counting operation starts (self-propelled). I do.
  • the above write enable pulse is shifted by 8 bits in the 8-bit shift circuit 520 (see the dotted arrow 10), and the phase of the write enable pulse (PC trigger) after this 8-bit shift is compared with the initial window. Is performed on PC 521.
  • the writing phase and the reading phase have a normal (half-cycle shifted) phase relationship.
  • the count value reaches '7', read the read counter 514 (see dotted arrow 11).
  • the window counter 518 and the read counter 515 run by themselves, as long as the PC trigger does not fall out of the window. Then, for example, as shown in FIG. 24, during the phase monitoring by the initial window, the PC trigger does not deviate from the initial window, and the monitoring timer 522 of the window timer unit 51C sets the time interval (in FIG. ), The window switching signal is supplied to the window selector 519 at the position of the count value “0” of the window counter 518 (in FIG. 24, the position of “1” because the count value is 1 to 16). Then, a window switching force from the initial window to the normal window is performed (see dotted arrows 12 and 13).
  • the PC trigger is moved to the left side of the initial window as shown by the shaded portion 14 in FIG. 25, or to the shaded portion 1 in FIG.
  • the slip error signal goes to the H level in any case, and the window is activated by the differential signal of the write enable pulse of the write counter 5 12 (see reference numeral 16).
  • the count window is reloaded and the initial window is reloaded, and the read counter 515 is also set to the initial state (see reference numeral 17).
  • the above PC trigger is displayed on the left side of the initial window as shown by a shaded portion 18 in FIG. 27, or by a shaded portion 19 in FIG. 28.
  • the slip error signal becomes H level in any case, and the window counter is changed by the differential signal of the write enable pulse of the next write counter 512 (see code 20).
  • the window counter 518 is restarted and read back to the appropriate position, and the initial phase force is restored.
  • the phase monitoring is performed by the window.
  • the 3D input is performed by the phase difference detection section 51D when the operation is performed.
  • the offset counter Z latch section 5 28 8 is received by a pulse (see reference numeral 71) obtained by differentiating the reception 38 MTP by the differentiation circuit 5 27. Load the load value "6" (see arrow 72) and start the count operation (self-running).
  • the offset counter Z latch section 528 outputs the 7 8 MTP changed by the ES section 51 A (arrow ⁇ 3 (See Fig. 29 for "15" when the bit delay due to phase difference detection is minimum, and "30" for Fig. 30 when the bit delay is maximum.)
  • Load frame ⁇ counter 529 as detected phase difference (offset value) see arrow 75
  • latch see arrow 74.
  • the offset value latched at this time is input to the frame generation counter 529 every frame as an offset value during phase monitoring by the normal window after the switching of the initial window and the normal window.
  • the frame generation counter 529 starts counting from the input offset value, and delays the TP by one bit in the FF circuit 531 each time the decoder 530 decodes the count value "9719".
  • the 78MTP after the timing change by the ES unit 51A is output at the timing earlier by the latched offset value (see arrow 76). This absorbs the phase difference of the 8 kHz frame timing before and after passing through the ES unit 51A (before and after the timing change).
  • the 78MTP output will be generated and output at the wrong timing. Since 78 frames are protected by unit 52, the 78MTP is invalidated.
  • the 1-bit delay by the FF circuit 5 11 shown in FIGS. 29 and 30 reads the register 513 within the range in which the offset counter Z of the phase difference detection section 51 1D Z latch section 528 operates. Used for Further, the clock phase protection section 51 of the work unit 3A also takes in the synchronization timing between units (38MTP, 38MCK) from the protect unit 3B side and performs the same processing as described above.
  • the protection phase protection unit 51 on the protection unit 3B side uses the timing (38MTP) for synchronizing between units, which is drawn from the MFT circuit 32-9 of the work unit 3A.
  • an 8 kHz 78 MTP synchronized with the 8 kHz frame timing on the work unit 3 A side can always be generated with high precision.
  • FIG. 31 is a block diagram showing a detailed configuration of the MT PES circuit 32-10.
  • the MT PES circuit 32-10 of the present embodiment includes the above-described clock phase protection unit 51-10. It has a substantially similar configuration. That is, the ES section (second memory section) 81, the phase comparison (PC) section 82, the window timer section 83, the phase difference detection An output unit (second phase difference correction control unit) 84 and a TP generation counter unit (second frame timing generation counter unit) 85 are provided.
  • the clock phase protection unit 51 described above generates the 8 kHz frame timing (78 MTP) generated by the work unit 3 A (or protection unit 3 B) on the unit unit 3 A (or protection unit 3 B) side.
  • the 8 kHz frame timing (78 MTP: Master 8 TP This is only for the purpose of synchronizing with the 78 MHz master clock (LSI Master Clock (Master 78)) generated by the PLL circuit 311-2 of the BP IF unit 31. .
  • the £ 3 unit 81 includes an ES circuit 810 including a serial Z-parallel (SZP) conversion circuit 812 and a parallel / serial (PZS) conversion circuit 813, a write counter (1/16 frequency dividing counter) 811, a read counter (1
  • the PC section 82 includes a differentiating circuit 821, an AND circuit 822, a window counter 823, a window selector 824, an 8-bit shift circuit 825, and a phase comparison circuit. It has a container (PC) 826.
  • the window timer unit 83 includes an lmsZl 0 Oms counter (monitoring timer) 831, selectors 832 and 834, an external timing counter (external timer) 833, and a window selection signal circuit 835, and the phase difference detection unit 84 It comprises a 2-bit pulse expansion circuit 841, a differentiation circuit 842, an offset counter 843, a one-input inversion type AND circuit 844, an offset latch circuit 845, and an offset selector 846.
  • the write counter 811 divides the 78 MHz reference RCK supplied from the main PLL circuit 34-1 through the MFT circuit 32-9 by 1/16 to obtain an SZP
  • the SZP conversion circuit 812 generates 16 write addresses (write enable pulses) for the conversion circuit 812.
  • the SZP conversion circuit 812 is generated by the MFT circuit 32-9 in accordance with the write enable pulse from the write counter 811. 8 kHz frame timing pulse (78MTP): 16 to SZP conversion.
  • the read counter 814 receives the above-mentioned master clock of 78 MHz and operates constantly in synchronization (subordinate) with the window counter 823 of the PC section 82 in the same manner as the read counter 515 of the clock phase protection section 51 described above.
  • the load value T of the window counter 823 is loaded, 16 read addresses (reads) with a phase shifted by half a cycle from the write counter 811 are read. Enable pulse) (however, in this case, there is no unused address).
  • the conversion circuit 813 outputs the data from the SZP conversion circuit 813.
  • the data is multiplexed by performing PZS conversion on the data (78MTP), and the 8 kHz frame timing pulse (78MTP) generated by the MFT circuit 32-9, for example, as shown in FIG. )
  • the ability to transfer timing from the BP IF unit 31 to a 78 MHz master clock is performed.
  • the 3-bit shift circuit 815 shifts (delays) the 78MTP after the PZS conversion by 3 bits.
  • the 2-bit width expansion circuit 841 detects the 8 kHz frame timing (Master 8K TP: 1 bit width) from the MFT circuit 32-9 in the subsequent differentiation circuit 842.
  • the BP IF unit 31 expands the data to a 2-bit width so that it can be differentiated by the master clock (Master 7.8) from the BP IF unit 31.
  • the differentiating circuit 842 uses the above-mentioned 8 kHz frame expanded to a 2-bit width.
  • the derivative pulse (edge detection timing) is obtained by differentiating the timing (Master 8K TP) with the master one clock (Master 78).
  • the offset counter 843 is a counter for detecting a phase difference (offset value) which is loaded by the differentiated pulse from the differentiating circuit 842 and runs in accordance with the master one clock (Master 78), and the offset latch circuit 845 has The count value (offset value) of the offset counter 843 is latched by the 78MTP after the timing is shifted by 3 bits by the 3-bit shift circuit 815.
  • this latch is performed only when the phase monitoring by the initial window is performed in the PC unit 82, and when the phase monitoring is performed by the normal window, the AND circuit 844 is used. This masks the latch-enabled pulse and retains the offset value detected at the end of the phase monitoring by the initial window.
  • the offset selector 846 selects the offset value detected by the offset counter 843 and the offset value latched by the offset latch circuit 845. More specifically, the PC 82 selects the offset value based on the initial window. Select the offset value detected by the offset counter 843 when the phase monitoring power is being used, and select the offset value latched in the offset latch circuit 845 when the phase monitoring is performed using the normal window. It is becoming so.
  • the offset value detected by the offset counter 843 is input to the counter unit 85 every cycle (every frame) during the phase monitoring using the initial window, and during the phase monitoring using the normal window, the phase monitoring using the initial window is performed. Finally, the offset value latched by the offset latch circuit 845 is loaded into the TP ⁇ counter unit 85 every period.
  • the offset counter 843, the AND circuit 844, the offset latch circuit 845, and the offset selector 846 are provided with the same offset counter latch 528 as the offset counter latch 528 of the phase difference detection unit 51D in the clock phase protection unit 51. It forms part 847.
  • the configurations of the PC unit 82 and the window timer unit 83 are the same as those of the PC unit 51B and the window timer unit 51C described above with reference to FIG.
  • the TP generation counter unit 85 also has the same configuration as the TP ⁇ fi3 ⁇ 4 counter unit 51E shown in FIG.
  • the 8 kHz frame timing (78MTP) obtained by the MFT circuit 32-19 is transferred to the master unit clock by the ES unit 81.
  • the relationship between the write phase and the read phase of the 78MTP with respect to the ES Similarly to the PC section 51B in the phase protection section 51, monitoring and control (clock phase protection) is performed using the above windows (see FIG. 33).
  • the PC section 82 monitors the system after the device is started up or when a slip error occurs until the clock frequency component of the device stabilizes (until the monitoring timer 831 times out).
  • the phase is strictly monitored by narrowing the window (initial window), and after stabilization (when the monitoring timer 831 times out), the monitoring window is widened (normal window) to allow time for phase monitoring.
  • the phase difference detecting section 84 detects the phase difference of 78 MTP before and after the transfer by the ES section 81, and the TP ⁇ power counter section 85 so as to eliminate this phase difference. Control the counting operation (TP period). The control by the phase difference detecting section 84 is performed in the same manner as the control by the phase difference detecting section 51D described above with reference to FIGS.
  • the 8 kHz frame timing (78 MTP: see reference numeral 91) of the MFT circuit 29 is applied to the 2-bit width expansion circuit 84.
  • the pulse is expanded to 2 bits width by 1 (see code 92), and the pulse is differentiated by the master 1 clock from the BPIF unit 31 by the differentiating circuit 527 (see code 93) and the offset counter is used.
  • 8 4 3 Use the force value "6" (see arrow 94) to start the count operation (self-propelled).
  • This offset value is loaded into the frame ⁇ counter 529 (see dotted arrow 98). Note that the latched offset value is calculated from the initial window ⁇ normal. It is loaded into the frame generation counter 529 every frame as an offset value during phase monitoring by the normal window after window switching. Then, the frame counter 529 starts counting from the input offset value, and delays the TP by one bit each time the count value “9719” is decoded, and outputs the latched offset value. The 78MTP after the transfer by the ES unit 81 is output at the timing before the input value (see arrow 99).
  • Main signal ES circuit 32-2 Synchronizes with the above-mentioned master one clock (Master 78), which is the operation clock in the cross-connect section 32-3 (see Fig. 1).
  • the MTPES circuit 32-10 is finally processed by the MFT circuit 32-9, which is finally supplied as the read TP (78MTP) for the main signal ES circuit 32-2 (see FIG. 1).
  • the timing of the read TP in the TP counter unit 85 is controlled so that the phase relationship between the kHz frame timing (78MTP) and the master TP in the BP IF unit 31 match.
  • the margin (margin) of the number of memory stages before and after the read TP in the main signal ES circuit 32-2 can be averaged, and the memory required for the main signal ES circuit 32-2 can be provided.
  • the number of stages can be kept to a minimum (108 stages as described later).
  • FIG. 36 is a block diagram showing the detailed configuration of the main signal ES circuit 32-2.
  • the main signal ES circuit 32-2 has a RAM 32A, a write counter 32B, and a read counter. It comprises a counter 32C and a slip error detecting section 32D.
  • the RAM (main signal memory unit) 32A stores the main signal frame synchronized with the frame by the frame synchronization unit 32-1.
  • the 8 kHz frame pulse (FP) from the frame synchronization section 32-1 is also written in the area of address “0” of this RAM 32A. Is wearing.
  • the write counter 32B starts counting operation using the above 8 kHz FP of the frame synchronization unit 32B as a load timing, and writes the write address for the RAM 32A according to the master clock from the BP IF unit 31.
  • the read count 32C starts counting using the 8 kHz frame timing (8 kHz TP) that was switched at the evening in the MTPE S circuit 32-10 as the start timing.
  • RAM 3 according to the 78 MHz internal reference clock.
  • the slip error detector 32D detects a memory slip state of the RAM 32A.
  • the main signal frame data after the frame synchronization by the frame synchronization section 32-1 is changed according to the master clock of the BP IF section 31.
  • the write counter 32B is sequentially remembered in the write address area where the power is applied.
  • the 78 MHz internal reference clock is used.
  • the data is sequentially read from the address area indicated by the read counter 32C.
  • the transfer of the main signal frame data to the master one clock of the BPIF unit 31 is performed.
  • the read counter 32C is pressed at the above 8 kHz TP from the MTPES unit 32-10 (the position of 0 shown by the shaded portion in FIG. 37)
  • the above 8 kHz is obtained by the write counter 32B.
  • a slip error indicating that the transfer was not normally performed is detected by the slip error detection unit 32D. This slip error is notified to the microcomputer 6 via the microcomputer I / F section 32-11.
  • the main signal ES circuit for transmission 32-6 shown in FIG. 1 is also the main signal ES circuit described above.
  • FIG. 39 is a block diagram showing the configuration of the device 1 focusing on the fe format converters 22-1 and 31-1 shown in FIG. 1.
  • the ⁇ format converters 22-1 and 31-1 —1 includes a transmission system 31A and a reception system 31B, respectively.
  • the transmission system 31A includes an ES unit 313, a parallel Z serial (P / S) conversion circuit 314, and a transmission serializer 315.
  • a parallel Z serial (P / S) conversion circuit 3114 For example, as shown in FIG. 40A, the transmission system 31A includes an ES unit 313, a parallel Z serial (P / S) conversion circuit 314, and a transmission serializer 315.
  • BA IDTH 0/1: AZB
  • microcomputer 6 microcomputer IZF section 32-11
  • the speed conversion for the input signal is performed in the order shown in FIGS. 40A and 40B.
  • the ES unit 313 includes an SZP converter 313-1,? / 3 converter 312-2, an ES counter unit 313, and an ES timer unit 314, for example, as shown in FIG.
  • the above-mentioned operation modes are set in the SZP converter 313-1 and the PZS converter 313-2, respectively, and the timing of the upper frame by the SZP converter 313-1 and the PZS converter 313-2 is set.
  • the replacement phase monitoring control is performed by the ES counter unit 313 and the ES timer unit 314, similarly to the above-described clock phase protection unit 51 and MTPES circuit 32-10.
  • the operation mode A is set.
  • the speed of the received main signal is converted to STS-3 (155Mbps), and if a 78Mbps main signal is received, the operation mode B is set and the received main signal is converted to STS-12 (622Mbps). Convert.
  • the operation mode B is always set, and a constant transmission main signal from the STS—TSI unit 32 is set. (78Mbps) to 622Mbps.
  • the difference in the signal speed (622 Mb ps / 155 Mb ps) of the conversion destination due to the difference in the operation speed of the IF board 2 (78 Mb sZl 9 Mb sp) includes the main signal configuration of 62 2 Mbps for each channel. (See Fig. 46 (a)) or the same for 4 channels [78Mb ps X One bit (1 byte) is accommodated in 4 bits (see Fig. 42 or Fig. 47 (a)) )]).
  • the main signal (19Mbps / 78Mbps) received from the IF board 2 is converted into a fixed unit-to-unit transmission (155Mbps / 622Mbps). Then, the signal can be transmitted to the STS_XC unit 3A (3B), and the transmission system 31A of the format converter 31-1 converts the transmission main signal (78Mbps) received from the STS-TSI unit 32. It can be converted to a fixed unit-to-unit speed (155Mbps / 622Mbps) and sent to IF board 2.
  • FIG. 43B is a block diagram showing the configuration of the above-described receiving system 31B.
  • the receiving system 31B shown in FIG. 43B includes a deserializer 311 and a serial Z-parallel (S / P) conversion circuit 312. It is configured.
  • the deserializer 311 converts the input data into 4-parallel data of 155 Mbps and a clock of 155 MHz irrespective of the fe rate and clock of the input data.
  • the deserializer 312 It converts four parallel data and a clock of 155.52 Mb ps into eight parallel data and a clock, respectively.
  • the main signal received from the IF board 2 (STS-312) is converted into a 78 Mbps internal unit speed.
  • Operation mode CZB is set strongly.
  • the receiving main signal (ST S-3Z12) from the 3-unit 3A (3B) is transmitted to the 19Mbps / 78Mbps unit fe3 ⁇ 4 ⁇ . Since it is necessary to convert, operation mode AZB force is set.
  • the receiving system 31B can convert the main receiving signal to the fe3 ⁇ 4 speed (78 Mb ps) in the unit to the STS—XC unit 3A (3B), regardless of the signal speed handled by the IF panel 2.
  • the receiving system 31B on the side can convert the speed of the main signal received from the STS-XC unit 3A (3B) into the signal fiber handled by the corresponding IF board 2.
  • FIGS. 45 to 47 examples of format conversion in the above operation modes A to C are shown in FIGS. 45 to 47, respectively.
  • operation mode A as shown in (a) in Fig. 45, one of the received frames in which the same signal is input in four parallel (DataO-4) at 155Mbps per data sequence
  • DataO-4 For (eg, Data3) only, as shown in (b) and (c) in FIG. 45, deserialization (shift) processing is performed by the deserializer 311 and then SZP conversion power is performed by the S / P conversion circuit 312. As a result, data of 19 Mbps (8 parallel) is finally obtained.
  • operation mode B as shown in (a) in Fig. 46, different signals are received at 155Mbps per data series and four different signals are input in parallel (DataO-4).
  • deserialization (shift) processing is performed by the deserializer 311 and then SZP conversion is performed by the SZP conversion circuit 312. 78Mbps (8 parallel) data can be obtained.
  • FIGS. 45 to 47 each show an operation focusing on one (Data3) of the received frame of the four-parameter input.
  • the ⁇ 3 ⁇ 4 format conversion circuits 22-1 and 31-1 configured as described above are provided, so that the accommodating network application of the IF board 2 ( ⁇ Regardless of the speed), the main signal is converted sequentially between certain units and within ⁇ 3 ⁇ 43 ⁇ 4 degrees within the unit, so individual conversion circuits are required according to the signal (network application) handled by IF board 2. There is no need to provide. Therefore, it is possible to equip the IF board 2 for various network applications without increasing the scale of the ⁇ 3 ⁇ 4 apparatus 1.
  • each ⁇ 3 ⁇ 4 format conversion circuit 22-1 and 31-1 may have the same configuration of the transmission system 31 31 and the reception system 31 ⁇ , the required number of parts is reduced, and In addition, the number of equipment development steps can be reduced, and the equipment development period can be significantly reduced. In addition, the above speed conversion can be changed as appropriate by setting the operation mode from the microcomputer 6 (microcomputer IZF units 24, 32-11), so a common transmission format conversion circuit can be used. 22-1, 31—1, it will be a powerhouse to accommodate IF boards 2 for various network applications.
  • MTPES circuit 32-10 power! As described above, since the configuration is substantially the same as that of the clock phase protection unit 51 in the MFT circuit 23-9, the required number of components is further reduced, and the device scale is reduced. It has greatly contributed to the rapid development of equipment development.
  • the processing described in the case where the cross-connect processing is applied as the main signal processing has been described as an example.
  • the processing that needs to be performed in a state where the frame head positions of the main signals from each IF board 2 are aligned For example, if multiple processing is used, the same applies.
  • the variation in the bit delay of the main signal received from each IF board is suppressed by minimizing the phase fluctuation of the reference frame timing distributed to the apparatus including the IF board. Therefore, it is possible to switch the main signal received to the internal reference frame timing without using the pointer processing technology and minimizing the required memory capacity. . Therefore, it greatly contributes to miniaturization, cost reduction, and performance improvement of the SD ⁇ device, and its usefulness is considered to be extremely high.

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Description

明 細 書
SDH伝送装置及び
SDH伝送装置におけるフレームタイミング乗り換え方法 技術分野
本発明は、 S D H (Synchronous Digital Hierarchy) feil網や S 0 N E T (Syn chronous Optical Network) 等の新同期網に適用される S DEKS¾装置及び S D Ηί 装置におけるフレームタイミング乗り換え方法に関する。 背景技術
図 48は SONET (SD Hfe¾H¾ の構成例を示すプロック図で、 この図 4 8に示す S ON E T 100は、 例えば、 0 C— 192レベルのデータ伝送速度 (約 10 G b p s ) を扱う 10 Gリングネットワーク 101と、 0 C— 12レべ ルのデータ伝 度 （約 622Mb p s) を扱う OC (Optical Carrier) 一 12 ル一プリングネットワーク 102及び OC— 3レベルのデータ (約 15 5Mbp s) を扱う OC— 3ループリングネッ卜ワーク 103と力^ ゲ一トウヱ ィとなる SONET (SDH) β¾装置 111, 112， 121及び 122を介 して相互に接続されたマルチリング構成になっている。 なお、 ί¾¾装置 121は、 DS 3 (Digital Signal level 3)もしくは STS— 1レベルのデータ
(約 51Mb p s) のリングネットワーク 104も収容している。
このため、少なくとも、 ゲートウェイとなる S ON Ε 装置 111， 11 2, 121及び 122には、 複数種類のデータ伝送速度の信号に対する処理をサ ポートする機能やクロスコネクト （TSA: Time Slot Assignment)機能等が必 になる。 例えば、 SONETi≤¾g置 （以下、 単に 「 装置」 ということもあ る） 121に着目すれば、 OC— 12, OC- 3, DS 3, STS— 1等の各レ ベルの信号処理を行なえることが必要であり、 また、 受信信号を所望のリングネ ットワーク 100〜104にクロスコネク卜できることも必 である。
このような機能をサポートするため、 伝送装置 121には、 その要部の構成に 着目すると、 例えば図 49に示すように、 0 C— 12ノ 0 C— 3対応の高次群ィ ンタフエースュニッ卜 201及び DS 3/STS- 1対応の低次群インタフエ一 スュニット 202がそれぞれ送受信先数に応じて適宜数分設けられるとともに、 これらの各インタフヱ一スユニット （以下、 I F盤という） 201, 202を収 容して、 チャンネノレ単位 （ここでは、 STS— 1)単位のクロスコネクト処理を 行なう STSクロスコネクトュニッ卜 203力《設けられる。 なお、 204は各ュ ニット 201~203に装置 （ュニット） 内基準リファレンスクロックを供給す るシンクロカード （SYNC) を示す。
そして、 各 I F盤 201， 202は、 さらに、 分離処理部 (DMUX) 211, P/S ヽ。ラレル Zシリアル） 変換回路 212， S/P (シリアノレ/パラレル） 変換回路 213， PLL回路 214及び多重処理部 (MUX) 215を有するチ ヤンネル （CH) インタフヱ一ス部 210をそなえて構成され、 STSクロスコ ネクトユニット 203は、 37?変換回路231, ポインタ処理回路 232, ク ロスコネク卜部 233， PLL回路 234及び PZS変換回路 235を有する S TS— TS A部 230をそなえて構成されている。
なお、 この図 49では簡 匕のために図示を省略しているが、 STS— TSA 部 230における SZP変換回路 231, ポインタ処理回路 232， PZS変換 回路， PLL回路 234及び P/S変換回路 235は、 実際には、 それぞれ、 各 I F盤 201， 202別に信号処理を行なうために、 収容する I F盤 201, 2 02に対応した数だけ設けられている。
ここで、 各 I F盤 201, 202において、 DMUX211は、 受信信号のフ レーム同期をとり主信号 （フレーム） を分離 （抽出） するもので、 分離後の主信 号はその先頭位置を表すフレームパルス （FP)及びクロック （CK) とともに P/S変換回路 212に出力される。 なお、 この DMUX211は後述するよう な周知のポインタ処理機能も有している。
また、 P/S変換回路 212は、上記の DMUX211からの主信号を高速に STSクロスコネクトュニット 203に渡すために上記のフレームパルス及びク ロックに従って S/P変換するもので、 SZP変換後の主信号は N (Nは 2RJ: の整数） 並列データとしてバックプレーンインタフヱース 205を介して上記の フレームパルス及びクロックとともに ST Sクロスコネク卜ュニッ卜 203に出 力される。
さらに、 37?変換回路213は、 STSクロスコネクトユニット 203から ノ ックプレ一ンインタフェース 205を介して高速 ί¾¾されてくるクロスコネク ト処理後の主信号 （Ν並列データ） を、 低速にて処理すべく、 その主信号の先頭 位置を表すフレームパルス及びク口ックに従って S/P変換するものであり、 Ρ LL回路 214は、 シンクロ力一ド 204から供給されるュニッ卜内基準リファ レンスクロックに同期したュニッ卜内基準マスタ一クロックを^するものであ る。
また、 MUX 215は、 上記の SZP変換回路 213からの主信号について、 PLL回路 214から供給されるュニッ卜内基準マスタークロックに従いポイン タ処理， オーバへッド挿入等の処理 （MUX処理） を行なって、 OC— 12/0 C一 3や DS 3ZSTS— 1等の所定の信号 （フレーム） を組み立ててネットヮ 一ク側へ送出するものである。
一方、 STS— TSA部 230において、 S/P変換回路 231は、 対応する I F盤 201， 202からバックプレーンインタフェース 205を介して高速伝 送されてくる主信号を低速で処理するためにその主信号とともに送られてくるフ レームパルス及びクロックに従って S/P変換するものであり、 ボインタ処理回 路 232は、 この S/P変換回路 231による SZP変換後の主信号について、 PLL回路 234から供給されるュニット内基準マスタ一クロックに従って、 N D F (New Data Flag) イネ一ブル検出， ポインタ値検出等の周知のポインタ処理 を行なうことにより、 各 I F盤 201, 202からの各主信号のフレーム先頭位 置のずれを吸収して揃えるものである。
そして、 クロスコネクト部 233は、 このようにポインタ処理回路 232によ りフレーム先頭位置を揃えられた各主信号について、 P L L回路 234から供給 されるュニット内基準マスタ一クロックに従って、 チャンネル （STS— 1)単 位の TS Aを行なうことで、 受信信号のチャンネル単位のクロスコネク卜を行な うものである。 なお、 クロスコネク卜の設定 （スルー設定も含む） は図示しない システム CPU (マイコン） 等により外部から行なわれる。 また、 PLL回路 234は、 各 I F盤 201, 202における PL L回路 21 4と同様のもので、 シンクロ力一ド 204から供給されるュニッ卜内基準リファ レンスクロックに同期した上記ュニッ卜内基準マスタ一クロックを生成するもの であり、 PZS変換回路 235は、 クロスコネクト部 233によるクロスコネク ト後の主信号を、 該当 I F盤 201, 202へ高速伝送するために、 その先頭位 置を表すフレームパルス及びク口ックに従って PZS変換するものである。
以下、上述のごとく構成された SONET伝送装置 121の動作について、 I F盤 201に収容されている高次群側のネットワーク （例えば、 OC— 12ルー プリングネットワーク 102 ) 上の信号 (OC- 12) を I F盤 202に収容さ れている低次群 (卜リビュータリ） 側のネットワーク （例えば、 リングネットヮ —ク 104) へクロスコネク卜 （ドロップ） する場合を例にして説明する。
まず、 OC- 12ループリングネッ卜ワーク 102を^されてくる信号が I F盤 201に取り込まれると、 I F盤 201では、 DMUX211においてその 受信信号から主信号が分離され、 P/S変換回路 212にて P,S変換が施され た後、 ノくックプレ一ンインタフェース 205を介して、主信号， フレームパルス 及びクロックがそれぞれ STSクロスコネク卜ュニット 203へ出力される。
STSクロスコネクトュニット 203 (STS— TSA部 230) では、上記 の I F盤 201からの主信号が、 SZP変換回路 231にて SZP変換された後、 ポインタ処理回路 232に入力される。
ボインタ処理回路 232では、 入力された主信号に対してュニット内基準マス タークロックに従ってボインタ処理を施すことにより、 その主信号のフレーム先 頭位置を他の I F盤 201, 202からの主信号のフレーム先頭位置と一致させ る。
これにより、 クロスコネクト部 233には、 各 I F盤 201, 202からの各 主信号がそれぞれのフレーム先頭位置力相互に揃った状態 （同期状態） で入力さ れる。 そして、 クロスコネク卜部 233では、 このように各主信号のフレーム先 頭位置が揃った状態で、 ュニッ卜内基準マスタ一クロック及び予め設定されたク ロスコネクト設定に従ってクロスコネクト処理を行なう。
具体的には、 この場合、 OC— 12ループリングネットワーク 102上から受 信した主信号がリングネッ卜ワーク 1 04への主信号として該当 P/S変換回路 23 5 ( I F盤 2 02 ) へ出力されるよう TS A力く行なわれる。
クロスコネクト後の主信号は、 該当 PZS変換回路 235にて P/S変換され た後、 ノ<ックプレ一ンインタフヱ一ス 205を介して該当 （リングネットワーク 104を収容している） I F盤 202へ出力され、 I F盤 202にて、 SZP変 換回路 2 13による S/P変換， MUX 2 15による MUX処理力施されて、 D S 3もしくは STS— 1レベルの信号としてリングネッ卜ワーク 104へ送出さ れる。
なお、 上記とは逆に、 リングネットワーク 104上を fe¾されている主信号を OC- 12ループリングネットワーク 1 02にクロスコネク卜する場合や、 上記 以外のクロスコネク卜を行なう場合についても、 基本的に、 主信号が経由する I F盤 201， 2 02力異なるだけで、上記と同様の処理が行なわれる。
次に、上記のポインタ処理回路 232について詳述する。
図 50はボインタ処理回路 232の詳細構成例を示すプロック図で、 この図 5 0に示すボインタ処理回路 232は、 ボインタ値受信部 241, J 1パルス生成 部 242, メモリ部 243, スタッフ制御部 244, ポインタ値計算部 245， ポインタ値挿入部 246及び NDF 回路 247等をそなえて構成されている。 ここで、 ボインタ値受信部 241は、 受信信号 （図 5 1参照：ただし、 この図 51に示す信号フォーマツ卜は STS— 1フレームを示し、 前記の OC— 12や OC— 3等はこの STS— 1フレームを 12フレーム分もしくは 3フレーム分だ けバイト多重した信号に相当する） から、 オーバへッド部 301の第 4行目に位 置するボイン夕バイト （HI, H 2バイト：図 52参照） のうちの下位 1 0ビッ トのポインタ値を受信 （検出） するものである。
また、 J 1パルス 部 242は、 このポインタ値受信部 24 1で検出された ボインタ値に基づいて主信号の先頭位置である J 1バイ卜位置を認識してその J 1バイト位置のタイミングで J 1パルス （主信号のフレームタイミングパルス） を^するものであり、 メモリ部 243は、 この J 1パルス^部 242で された J 1パルスと、 受信データ （主信号） とを一時的に保持するためのもので 具体的に、 上記の J 1パルス及び主信号は、 I F盤 201 (202 ) からの受 信クロックに同期してメモリ部 243に書き込まれる一方、 スタッフ制御部 24 4によるスタッフ （INCZDEC) 制御に従って、 且つ、 送信クロック （ュニ ット内基準マス夕一クロック） に同期してメモリ部 243から読み出される。 こ れにより、 受信データの送信クロック （送信フレームタイミング） へのクロック (タイミング） 乗り換え処理が行なわれる。
さらに、 ポインタ値計算部 245は、 H3バイト （スタッフバイト） の次のバ ィ卜位置を "0" として " 782" までカウントされる SPE(Synchronous Pay load Envelope)ァドレス （図 53参照） のいずれが J 1パルスのタイミングとー 致するかを監視することにより、 送信ボインタ値を決定するものであり、 ポイン タ値揷入部 246は、 このポインタ値計算部 245で決定された送信ポインタ値 を新たなボインタ値としてメモリ部 243から読み出された送信データ （主信 号） に揷入するものである。
また、 NDF^¾回路 247は、上記の H 1バイ卜の上位 4ビッ卜によりボイ ンタ値の変更があつたか否かを表示する N D Fビット （図 52参照） を する もので、 具体的には、 正常なデータ通信が行なわれている通常状態時には "01 10" のノーマル NDF値を «し、 電源投入， 回線異常発生 CA I S (Alarm I ndication Signal)発生 （検出） ， クロック断検出等〕 ， メモリスリツプ発生後 の復旧等によりポインタ値に変更があった場合には "1001" の NDFイネ一 ブルを生成するようになっている。
ただし、上記の NDFイネ一ブルは、 スタッフ制御部 244によるスタッフ制 御力行なわれた際のポインタ値の変更時には^されない （無効となる） 。 また、 ^^された NDFビッ卜はいずれもポインタ値挿入部 246により送信データに 揷入される。
上述のごとく構成されたボインタ処理回路 232では、 受信データのボインタ バイ卜に表示されているポインタ値を基に主信号の先頭位置である J 1バイト位 置がポインタ値受信部 241にて認識されて、 そのタイミングで J 1パルスが J 1パルス 部 242によって^^される。
そして、 これらの受信データ及び J 1パルスは、 受信クロックに同期してメモ リ部 243に、 一旦、 書き込まれたのち、 送信クロックに同期して読み出される。 このとき、 必要であればスタッフ制御部 244によるスタッフ制御が行なわれる。 そして、 読み出された J 1パルスのタイミングから送信ボインタ値がボインタ値 計算部 245にて決定され、 そのポインタ値が 246にてメモリ部 243から読 み出された送信データに挿入される。 このとき、 NDF 回路 247で生成さ れた NDFビッ卜も挿入される。
以上のような処理が各 I F盤 201， 202力、らの受信デ一タに対してそれぞ れのポインタ処理回路 232にて施されることによって、 路 （経由ネット ワーク） の違いや I F盤 201， 202での処理遅延， I F盤 201， 202と STSクロスコネクトユニット 203との間の物理的な距離 距離） 差等に より、 各 I F盤 201, 202からの各受信データの先頭位置のずれ （ビットデ ィレイ） が吸収されて各受信データのフレームタイミングが相互に一致した状態 となり、 クロスコネク卜部 233によるクロスコネク卜処理か可能になる。
このように、 SONET 100や SDHfe¾網において、 ポインタ処理は、 伝 送路 （ネッ卜ワーク） 上 （受信側） のデータのフレームタイミング及びクロック を、受信データのビットディレイを最小限に抑えながら、 ユニット内 （送信側） のフレームタイミング及びクロックに乗せ換える （変換する） ために用いられる 技術である。
なお、 このようなポインタ処理は、 図 49に示す伝送装置 121では、 I F盤 201, 202の DMUX 211や MUX 215においても行なわれるようにな つている。 これは、 I F盤 201, 202において経由ネッ卜ワークの違いによ つて生じる各受信データの先頭位置のずれを或る程度は吸収するようにするため である。
し力、しな力 ら、 ± ^したような≤¾装置 121では、 各 I F盤 201， 202 からの各受信データ （主信号フレーム） のタイミング乗り換えを行なうのに、 収 容する I F盤 201， 202の数に応じた分 （処理チヤンネノレ数に見合った数） のポインタ処理回路 232カ¾ ^なため、 装置規模が非常に大きくなつてしまう。 特に、上述した 0 C -192レベル （約 10 G b p s ) Jbの超高速 β¾網に 対応できる fe¾装置 （例えば、 111) におても、 OC— 12や OC— 3, DS 3， S T S— 1等を扱う様々なネットワーク形態 （アプリケーション） に対応す るためには、 S T Sクロスコネクトュニッ卜 2 0 3の収容可能 I F盤数 （処理チ ヤンネノレ数） を増やす必要があり、 これに伴いポインタ処理回路 2 3 2も増設し なければならなくなるので、 さらにその装置規模が増大してしまい、 実装面積等 の点で現状の L S I技術では実現するのは非常に困難である。
また、 した β¾装置 1 2 1では、 I F盤 2 0 1， 2 0 2での処理遅延や各 I F盤 2 0 1， 2 0 2との物理的な距離 （Εϋ距離） の違いに起因して生じる主 信号のフレーム先頭位置のずれはポインタ処理回路 2 3 2で吸収するため、 図 4 9に示すように、 各 I F盤 2 0 1 , 2 0 2が P L L回路 2 1 4によりそれぞれュ ニット内基準リファレンスクロックに基づ 、て独自に;^したュニッ卜内基準マ スタークロックに従って動作する、 即ち、 S T Sクロスコネクトュニッ卜 2 0 3 とは非同期に動作してもよい構造になっている。
ところが、 このような構造において、 収容 I F盤数が増加すると、 S T Sクロ スコネクトユニット 2 0 3への各主信号のフレーム先頭位置のずれが各 I F盤 2 0 1 , 2 0 2に対してさらにバラバラに発生することになるので、 各主信号の 「ずれ」 の ¾«J量 （バラツキ） 力大きくなる。
このため、 各ポインタ処理回路 2 3 0のメモリ部 2 4 3には、 このように各 I F盤 2 0 1 , 2 0 2に対してバラバラに生じる 「ずれ」 を全て吸収できる分のメ モリ容量をもたせなければならない。 従って、 ポインタ処理技術を用いた 「タイ ミング乗り換え」 は処理チャンネノレ数の増加に対しては限界がある。
本発明は、 このような課題に鑑み創案されたもので、 ポインタ処理技術を用い ずに主信号フレームのタイミング乗り換えを可能にして、 処理チヤンネル数が増 加しても装置規模の増大を最小限に抑制することのできる、 S D Hfe¾装置及び S D Hfe¾装置におけるフレームタイミング乗り換え方法を提供することを目的 とする。 発明の開示
このため、 本発明の S DHiS^装置は、 複数チャンネノレ分のチャンネルデータ から成る S
Figure imgf000010_0001
レーム （以下、 単に 「主信号」 とい う） を収容する複数のインタフェースユニット （以下、 I F盤という） と、 これ らの各 I F盤を収容し上記の主信号に対して所定の主信号処理を施す主信号処理 ュニッ卜とをそなえるとともに、 この主信号処理ュニッ卜力く、 装置内基準リファ レンスクロック （基準 R C K) を基に装置内基準フレームタイミング （F T) を 生成するフレームタイミング生成部と、 このフレームタイミング^部で生成さ れた装置内基準 F Tを上記の各 I F盤に分配するフレームタイミング分配部と、 上記の主信号を一時的に保持するメモリ部を用いてその主信号のフレームタイミ ングを上記の装置内基準 F Tに同期させる主信号タイミング乗り換え部とをそな え、 且つ、 上記の各 I F盤が、 それぞれ、上記の主信号処理ュニッ卜のフレーム タイミング分配部から分配される装置内基準 F Tに基づ 、て上記の主信号の主信 号処理ュニットへの送出処理を行なう主信号送出処理部をそなえて ゝることを特 徴としている。
のごとく構成された本発明の S D
Figure imgf000011_0001
上記の主信号処理ュニ ッ卜から分配される装置内基準 F T (以下、 単に 「基準 F T」 という） に基づい て各 I F盤 （主信号送出処理部） 力動作して主信号の主信号処理ュニットへの送 出力行なわれる。 つまり、 各 I F盤が主信号処理ュニッ卜のフレームタイミング «部で «される基準 F Tに基づき従属して動作する。
これにより、 各 I F盤からの各主信号のフレーム先頭位置のずれは、主に、 各 I F盤と主信号処理ュニッ卜との間の物理的な距離 距離） 差に起因して一 様に生じるので、 フレーム先頭位置のずれのバラツキ力 <最小限に抑制される。 従って、 このように最小限に抑制された 「ずれ」 のバラツキを吸収できる分の メモリ容量をそなえれば、 ボインタ処理技術を用いずに、 最小限のメモリ容量で 主信号のタイミング乗り換えを行なうこと力河能になり、 各 I F盤及び主信号処 理ュニッ卜がそれぞれ独立して動作する代わりに主信号のタイミング乗り換えに ボインタ処理技術を用いていた既存装置とは異なり、 処理チヤンネル数が増加し ても装置規模を最小限に抑制することカヾできる。
なお、上記の主信号処理ュニットは、上記の主信号タイミング乗り換え部から の主信号についてチャンネルデ一タ単位のクロスコネクト処理を施すクロスコネ クト部をそなえていてもよい。 この場合、 クロスコネクト部には常に各 I F盤か らの主信号がそのフレーム先頭位置の揃った状態で入力されるので、 チャンネル データ単位のクロスコネクト処理を容易に実現することができる。
また、 上記の I F盤は、 上記の主信号にフレーム同期信号を付与するフレーム 同期信号付与部をそなえ、 上記の主信号処理ュニッ卜は、 I F盤からの主信号か ら上記のフレーム同期信号を検出してその主信号の同期をとるフレーム同期部を 各 I F盤毎にそなえていてもよい。
これにより、 I F盤と主信号処理ュニッ卜との間で主信号のフレーム同期をと るためのフレームタイミングを送受しなくても済むので、 I F盤と主信号処理ュ ニットとの間には主信号 β¾用のデータ線さえ 1¾|すればよく、 フレームタイミ ング送受用の ί¾¾は不要になる。 従って、 I F盤の収容数力増加しても、 本 ί¾¾ 装置の装置規模を最小限に抑えることができる。
さらに、上記の I F盤は、 上記の主信号を所定のュニッ卜間 度に変換し て上記の主信号処理ュニッ卜へ伝送する第 1伝送速度 部をそなえ、上記の主 信号処理ュニッ卜は、 この第 1 β¾速度変換部からの主信号を所定のュニッ卜内 伝 度に変換する第 2伝送速度変換部を各 I F盤毎にそなえていてもよい。 これにより、 I F盤の収容ネッ卜ワークアプリケーション （受信した主信号の i^ に関わらず、主信号は一定のュニッ卜間伝送速度及びュニッ卜内伝送 速度に、順次、 変換されて伝送されるので、 本伝送装置の装置規模を増大させる ことなく、 各種ネットワークアプリケーション用の I F盤を装備すること力くでき る。
この場合、上記の主信号処理ュニッ卜は、 上記の基準 R C Kについて P L L処 理を施す主 P L L回路と、 この主 P L L回路による P L L処理済みの基準 R C K について P L L処理を施して上記の第 2 β¾速度変換部用の動作クロックとして 供給するために上記の第 2 fe¾速度変換部毎に設けられた副 P L L回路とをそな えていてもよい。
これにより、 各 B P I F部の副 P L L回路がそれぞれ主 P L L回路に同期して 動作するので、上記の第 2伝送速度変換部による伝送速度変換時の位相変動等が 最小限に抑制され、 さらに主信号タィミング乗り換え部に必要なメモリ容量が削 減される。 ここで、 上記の主 P L L回路は、 上記の P L L処理済みの基準 R C Kを上記の 各副 P L L回路別に出力するための分配出力部をそなえていてもよく、 これによ り、 各副 P L L回路に分配される基準 R C Κの波形劣ィ匕を防止することができ、 各副 P L L回路を高精度に主 P L L回路に同期させることができる。
また、 少なくとも、上記の各副 P L L回路のうちのいずれか力上記の基準 R C Κに基づいて装置内基準のマスタ一クロック （M C K) を^^するように構成さ れる場合、 上記の主信号処理ュニッ卜には、 上記の基準 F Τを上記の M C Κに同 期させるフレームタイミング乗り換え部が設けられていてもよい。
これにより、主信号処理ュニットでは、 上記のマスタ一クロック乗り換え部に よって、常に上記 MC Kに同期した基準 F Tが^されるので、 主信号タイミン グ乗り換え部でのタイミング乗り換え処理に' なメモリ容量をさらに削減する こと力 τ'きる。
また、上記の主信号処理ュニッ卜が、 現用及び予備用の冗長構成になっている 場合、 これらの各主信号処理ュニットは、 現用 ζ予備用の各基準 R C Kのうち正 常な方を選択するリファレンスクロック選択部をそなえていてもよい。 これによ り、主信号処理ュニットでは、 常に、 障害の無い正常な基準 R C K力選択'使用 されるので、 主信号処理の信頼性の向上に大いに寄与する。
この場合、 上記の主信号処理ュニットは、 外部からのクロック選択指示に従つ てリファレンスクロック選択部におけるクロック選択の設定を行なうクロック選 択設定インタフヱ一ス部をそなえていてもよく、 これにより、 現用 Ζ予備の試験 切り替えや外部からの強制的な現用 Ζ予備切り替え等が可能になり、 本 装置 の保守 ·運用上の利便性を向上させることができる。
さらに、 上記の主信号処理ュニッ卜が、 上述のごとく現用及び予備用の冗長構 成になっている場合、 これらの各主信号処理ュニットは、上記の基準 R C Kに基 づくュニット間同期用タイミングを相互に受け渡すことにより、 それぞれにおけ る上記基準 F Τを相互に同期させるように構成されていてもよい。
これにより、主信号処理ュニットは、 現用 Ζ予備切り替えが行なわれても、 即 座に、正常な基準 F Tで動作すること力でき、主信号処理の信頼性がさらに向上 する。 この場合、 少なくとも、 現用の主信号処理ュニッ卜におけるフレームタイミン グ生成部は、 所定のカウン卜動作により上記のュニッ卜間同期用タイミングを生 成する第 1カウンタ部をそなえ、 予備用の主信号処理ュニッ卜におけるフレーム タイミング生成部は、 この第 1カウンタ部で^^される上記のュニット間同期用 タイミングを、 クロック位相保護を施しながら、 上記の装置内基準リファレンス クロックに基づいて上記の現用の主信号処理ュニッ卜における装置内基準フレー ムタイミングに同期したフレームタイミングに乗り換えるクロック位相保護部と、 このクロック位相保護部からの上記フレームタイミングについてフレーム位相保 護を施すフレーム位相保護部と、 このフレーム位相保護部によるフレーム位相保 護後のフレームタイミングに基づいて所定のカウント動作を行なうことにより自 身における装置内基準フレームタイミングを生成する第 2カウンタ部とをそなえ ていてもよい。
これにより、 予備用の主信号処理ュニッ卜におけるフレームタイミング«部 では、 現用の主信号処理ュニッ卜からのュニット間同期用タイミングの遅延を吸 収するとともに、 ノイズ等による誤ったュニット間同期用タイミングの引き込み を防止することができるので、 現用の主信号処理ュニッ卜における基準 F Tに高 精度に同期した基準 F Tを生成 （再生） することができ、 現用 Z予備切り替え時 にも本装置の動作を安定させることができる。
ここで、 上記のクロック位相保護部は、上記のュニッ卜間同期用タイミングを 保持したのち上記基準 R C Kに基づ ヽてそのュニット間同期用タイミングが読み 出されることにより上記ュニット間同期用タイミングを上記基準 F Tに同期させ るための第 1メモリ部と、 この第 1メモリ部から読み出されたユニット間同期用 タイミングに基づいて所定のカウン卜動作を行なうことにより上a¾準 F Tに同 期したフレームタイミングを^する第 1フレームタイミング^カウンタ部と、 上記の第 1メモリ部を M する前後のュニッ卜間同期用タイミングの位相差を検 出してその位相差が無くなるように上記の第 1フレームタイミング^カゥンタ 部での力ゥント動作を補正制御する第 1位相差補正制御部とをそなえていてもよ い。
これにより、上記のクロック位相保護部では、上記の第 1メモリ部を«する 前後のュニッ卜間同期用タイミングの位相差を吸収して、 常に、 現用の主信号処 理ュニッ卜における基準 F Tに高精度に同期した、 自身における上記基準 F Tの « (再生） 基となる F Tを生成すること力河能になる。
また、 上記のフレームタイミング乗り換え部は、上記のフレームタイミング生 成部で された基準 F Tを保持したのち上記の MC Kに基づいてその基準 F T 力読み出されることにより上記の基準 F Tを上記 M C Kに同期させるための第 2 メモリ部と、 この第 2メモリ部から読み出された上記基準 F Tに基づ L、て所定の カウント動作を行なうことにより上記 MC Kに同期した基準 F Tを^^する第 2 フレームタイミング カウンタ部と、上記の第 2メモリ部を通過する前後の基 準 F Tの位相差を検出してその位相差が無くなるように上記の第 2フレームタイ ミング^^カゥンタ部での力ゥン卜動作を補正制御する第 2位相差補正制御部と をそなえていてもよい。
これにより、上記のフレームタイミング乗り換え部では、上記の第 2メモリ部 を ffi する前後の基準 F Tの位相差を吸収して、上記の MC Kに高精度に同期し た基準 F Tを^^することか可能になり、 装置立ち上げ時等における不安 作 を抑制することができる。
さらに、 上記の主信号処理ュニットは、 外部からの ί¾£¾度設定に従って上記 の第 1伝^度変換部での伝 度変換の設定を行なう第 1伝送速度変換設定ィ ンタフエース部をそなえていてもよいし、上記の I F盤も、 同様に、 外部からの 伝 度設定に従つて上記の第 2伝送速度変換部での伝送速度変換の設定を行な う第 2伝^度変換設定インタフェース部をそなえていてもよい。
これにより、上記の第 Ι ίϋ 変換部， 第 2 β¾速度変換部での 度変 換の設定を適宜に変更することか可能になり、 任意の の主信号に対応す ること力でき、多彩なネットワーク形態に対応した I F盤を収容することか可能 になる。
,の簡単な説明
図 1は本発明の一実施形態としての S ON E T (S D H) fe¾装置の構成を示 すブロック図である。 図 2は図 1に示す SONET伝送装置における主 PL L回路及びリファレンス クロック選択回路に着目した詳細構成を示すプロック図である。
図 3は図 2に示すクロック断検出回路 （LOS) の詳細構成を示すブロック図 である。
図 4 A及び図 Bはいずれも図 3に示すク口ック断検出回路の動作を説明する ためのタイムチヤ一トである。
図 5は図 3に示すク口ック断検出回路における検出周期設定を説明するための 図である。
図 6は図 3に示すク口ック断検出回路におけるタイマ回路の詳細構成を示すブ ロック図である。
図 7は図 2に示す位相比較器 (PC) の詳細構成を示す回路図である。
図 8 Aは図 7に示す PCの動作 （VCXOの周波数とリファレンスクロックの 周波数とが同じ場合） を説明するためのタイムチヤ一卜である。
図 8 Bは図 7に示す PCの動作 （VCXOの周波数の方がリファレンスクロッ クの周波数よりも高い場合） を説明するためのタイムチヤ一卜である。
図 9 Aは図 7に示す P Cの動作 （ V C X 0の周波数の方がリファレンスクロッ クの周波数よりも低い場合） を説明するためのタイムチヤ一卜である。
図 9 Bは図 7に示す PCの動作 （リファレンスクロックがストップした場合） を説明するためのタイムチヤ一卜である。
図 10は図 1に示すマスタ一フレームタイミング （MFT) 回路の詳細構成を 示すブロック図である。
図 1 1は冗長構成の STSクロスコネクトュニットにおける MFT回路の相互 接続構成を示すプロック図である。
図 12は図 10に示す MF T回路におけるフレーム位相保護部の構成を示すブ ロック図である。
図 13は図 10及び図 12に示す 3フレーム保護回路の詳細構成を示す回路図 である。
図 14 A及び図 14 Bはいずれも 3フレーム保護回路の動作を説明するための タイムチヤ一卜である。 図 1 5は図 1 0に示すフレームカウンタ部の詳細構成を示すプロック図である。 図 1 6 A及び図 1 6 Bはいずれも図 1 5に示すフレームカウンタ部の動作を説 明するためのタイムチヤ一トである。
図 1 7 A〜図 1 7 Cはいずれも冗長構成の S T Sクロスコネク卜ュニッ卜間の 同期確立を説明するためのタイムチヤ一トである。
図 1 8は図 1 0に示すク口ック位相保護部の詳細構成を示すプロック図である。 図 1 9は図 1 0及び図 1 8に示すクロック断検出回路の詳細構成を示すプロッ ク図である。
図 2 0は図 1 8に示す位相比較 ( P C ) 部での位相監視を説明するためのタイ ムチャートである。
図 2 1は図 1 8に示す E S部の動作を説明するためのタイムチャートである。 図 2 2 A及び図 2 2 Bはそれぞれ図 1 8に示すウインドウタイマ部によるウイ ンドウ切り替え動作を説明するためのタイムチヤ一卜である。
図 2 3は図 1 8に示す E S部及び P C部の動作 （パワーオンリセッ卜解除後） を説明するためのタイムチャートである。
図 2 4は図 1 8に示す E S部及び P C部の動作 （監視タイマのタイムアウト 後） を説明するためのタイムチャートである。
図 2 5は図 1 8に示す E S部及び P C部の動作 （初期ウインドウの左側に読み 出し T Pが外れた場合） を説明するためのタイムチヤ一卜である。
図 2 6は図 1 8に示す E S部及び P C部の動作 （初期ウインドウの右側に読み 出し T Pが外れた場合） を説明するためのタイムチヤ一トである。
図 2 7は図 1 8に示す E S部及び P C部の動作 （通常ウインドウの左側に読み 出し T Pが外れた場合） を説明するためのタイムチヤ一トである。
図 2 8は図 1 8に示す E S部及び P C部の動作 （通常ウインドウの右側に読み 出し T Pが外れた場合） を説明するためのタイムチャートである。
図 2 9は図 1 8に示すクロック位相保護部の動作 （位相差検出側のビットディ レイカ最小の場合） を説明するためのタイムチヤ一トである。
図 3 0は図 1 8に示すクロック位相保護部の動作 （位相差検出側のビットディ レイが最大の場合） を説明するためのタイムチヤ一トである。 図 3 1は図 1に示すマスタータイミングハ。ルス （M T P ) E S回路の詳細構成 を示すブロック図である。
図 3 2は図 3 1に示す E S部の動作を説明するためのタイムチャートである。 図 3 3は図 3 1に示す位相比較 ( P C ) 部による位相監視を説明するためのタ ィムチャートである。
図 3 4は図 3 1に示す MT P E S回路の動作 （位相差検出側のビッ卜ディレイ 力最小の場合） を説明するためのタイムチャートである。
図 3 5は図 3 1に示す MT P E S回路の動作 （位相差検出側のビッ卜ディレイ カ最大の場合） を説明するためのタイムチャートである。
図 3 6は図 1に示す主信号 E S回路の詳細構成を示すブロック図である。 図 3 7は図 3 6に示す主信号 E S回路の動作を説明するためのタイムチヤ一ト める o
図 3 8 Aは図 3 6に示す主信号 E S回路に必要なメモリ段数の算出を説明する ためのブロック図である。
図 3 8 Bは図 3 6に示す主信号 E S回路に必要なメモリ段数の算出を説明する ためのタイムチヤ一卜である。
図 3 9は図 1に示す ^¾フォ一マット変換回路の構成に着目した S O N E T伝 送装置の構成を示すプロック図である。
図 4 O Aは図 3 9に示す伝送フォーマツト変換回路の送信系に対する動作モー ド設定を説明するための図である。
図 4 0 Bは図 3 9に示す伝送フォーマット変換回路の送信系の構成を示すプロ ック図である。
図 4 1は図 4 0 Bに示す E S部の詳細構成を示すブロック図である。
図 4 2は図 4 0 Bに示す伝送フォーマット変換回路の送信系によるフォーマツ 卜変換例を説明するための図である。
図 4 3 Aは図 3 9に示す伝送フォーマツ卜変換回路の受信系に対する動作モー ド設定を説明するための図である。
図 4 3 Bは図 3 9に示す伝送フォ一マット変換回路の受信系の構成を示すプロ ック図である。 図 44は図 43 Bに示す伝送フォーマツ卜変換回路の受信系によるフォーマツ 卜変換例を説明するための図である。
図 45は動作モード Aでのフォーマツ卜変換例を説明するためのタイムチヤ一 卜である。
図 46は動作モ一ド Bでのフォーマツ卜変換例を説明するためのタイムチヤ一 卜である。
図 47は動作モード Cでのフォーマツ 卜変換例を説明するためのタイムチヤ一 トである。
図 48は SONET (SDHfe¾網） の構成例を示すブロック図である。 図 49は SONET (SDH) ί 装置の要部の構成例を示すプロック図であ る。
図 50はボインタ処理回路 232の詳細構成例を示すプロック図である。 図 51は SONET伝送フレーム （STS— 1) のフォーマツトを示す模式図
I？める。
図 52は
Figure imgf000019_0001
レームにおけるポインタバイ卜 （H 1， H2) バイ 卜のフォーマットを示す模式図である。
図 53は図 51に示す SONET伝送フレームに S PEアドレスを付与したフ ォーマツ卜を示す模式図である。 発明を実施するための最良の形態
以下、 を参照して本発明の実施の形態を説明する。
(A) SDH 装置の全龍成説明
図 1は本発明の一実施形態としての SONET (SDH) fit装置の構成を示 すブロック図で、 この図 1に示すように、 本実施形態の ^1装置 1は、 複数 （こ こでは、 16枚） のチャンネルインタフェースユニット （I F盤） 2, 冗長構成 〔現用 （ワーク） /予備用 （プロテクト） 〕 の STSクロスコネクトュニッ卜 3 A, 3 B, ATMZVTクロスコネクトユニット 4， シンクロカード （SYN C) 5及びシステム CPUとして機能するマイクロコンピュータ （ ー COM) 6 (以下、 単に 「マイコン 6」 という） 等をそなえて構成されている。 ここで、 I F盤 2は、 OC— 48用のものや OC— 12用， DS 3用， DS 1 用， LAN用等、 収容ネットワークアプリケーション （fe¾フレーム） に応じて 適宜に装備されて、 収容ネッ卜ワークと STSクロスコネク卜ュニット 3 A (3 B) との間のインタフヱースをとるものである。
また、 STSクロスコネクトユニット （現用：主信号処理部） 3Aは、 これら の各 I F盤 2を収容して STS— 1フレームの主信号フレームを 1チャンネルと したチヤンネル単位のクロスコネク卜処理を主信号処理として行なうものであり、 STSクロスコネクトユニット （予備用） 3 Bは、 現用の STSクロスコネクト ユニット 3 Aの障害時に現用として機能するものである。 ただし、 各 STSクロ スコネクトユニット 3A, 3 Bは、 ともに現用として機能させる使い方もできる。 さらに、 ATMZVTクロスコネクトユニット 4は、 STS— 1フレームの主 信号フレーム内に収容 （マッピング） されている ATMセルもしくは VTレベル でのクロスコネクト処理を行なうものである。
つまり、 本 ί 装置 1では、 I F盤 2で受信された ί¾¾フレーム （主信号フレ ーム） は、 STS— 1レベルでのクロスコネクトを行なう必 がある場合には S TSクロスコネクトュニッ卜 3A (3 B) へ渡され、 STS— 1よりも下位の A TM/VTレベルでのクロスコネクトを行なう必要がある場合には A TMZ V T クロスコネク卜ュニット 4 されるようになっているのである。
また、 シンクロカード 5は、上記の各ユニット 2， 3 A (3 B) ， 4をそれぞ れ同期して動作させるための、 β¾装置 1内の 38MHz基準リファレンスクロ ック （RCK :現用/予備用） を^するものであり、 システム CPU 6は、 本
1の動作を統括的に管理するためのもので、 保守者により入力される保 守コマンドに従った各 8¾定 （後述するクロスコネクト設定， ^フォーマツ卜 変換設定等） や装置内のァラーム情報の収集 ·通知等を行なえるようになつて 、 る o
そして、 図 1に示すように、 各 I F盤 2は、 それぞれ、 チャンネル （CH) ィ ンタフェース部 21， バックプレーンインタフェース （BP I F) 部 22, 主 P L L (Phase Locked Loop) 回路 23及びマイコンインタフェース （ I /F)部 2 4等をそなえて構成されている。 ここで、 CHインタフェース部 21は、 基本的に、 収容ネッ トワークからの受 信主信号 （OC— 12Z48等） を低速にて処理しやすい形に変換 （分離） して STSクロスコネクトユニット 3 A (3 B) への送出処理を行なう一方、 STS クロスコネクトュニット 3 A (3 B) からの主信号を収容ネットワークへの送信 主信号 （OC— 12ノ48等） に多重して送信するものである。
ただし、 本実施形態では、 後述するように STSクロスコネク卜ュニッ卜 3A (3 B) カヽら分配される 8 kHz 〔 19Mbp s (厳密には、 19. 44Mbp s) 幅〕 のマスタータイミング （19MTP) と 19MHzのマスタ一クロック (19MCK) に基づいて、 この CHインタフェース部 21力く動作するようにな つている。
つまり、 本実施形態の CHインタフヱ一ス部 21は、 STSクロスコネクトュ ニット 3 A (3 B) から分配される上記の 19MTP, 19MCKに基づいて主 信号の STSクロスコネクトユニット （以下、 STS—XCユニットという） 3 A (3B) への送出処理を行なう主信号送出処理部として機能する。
このため、 CHインタフェース部 21は、 さらに、 受信系として分離処理部 (DMUX) 21— 1及びフレーム揷入部 (Frame Ins. ) 21-2, 送信系として フレーム同期部 21—3及び多重処理部 (MUX) 21一 4をそなえるとともに、 リファレンスクロック （RCK) セレクタ回路 21— 5， 微分回路 21—6及び マスタ一タイミングパルス （MTP) E S (Elastic Store) 回路 21— 7をそな えている。
ここで、 D MUX 21—1は、 収容ネッ卜ワークからの受信主信号 （例えば、 OC- 12/48シリアルデータ） を低速にて処理しやすい形に分離 （パラレル ィ匕） するものである力^ ここでは、 従来と同様のポインタ処理も行なわれて、 そ の主信号信号のフレーム先頭位置のずれを或る は吸収するようになっている。 また、 フレーム揷入部 （フレーム同期信号付与部） 21—2は、 DMUX21 ― 1での上記ボインタ処理によりフレーム先頭位置カ変更されている場合に新た なフレーム先頭位置を表示する必要があるため、 この DMUX21— 1からの主 信号に対してフレーム同期信号 (Al, A 2バイト） を付与する （付け替える） ものである。 そして、 本実施形態では、 このように A 1， A 2バイ卜の付け替えを行なった 主信号がそのまま BP I F部 22を通じて STS— XCュニッ卜 3 A (3 B) に され、 後述する S T S— T S I (Time Slot Interchange) 部 32のフレーム 同期部 32— 1にて上記 A 1 , A 2バイ 卜の検出が行なわれて主信号のフレーム 同期がとられるようになつている。
つまり、 I F盤 2と STS— XCュニット 3 A (3 B) との間 （バックプレー ン） では
Figure imgf000022_0001
ォーマツ卜 （STS— 3Z12) のまま主信号が ί≤¾ されるようになつており、従来のように上記フレーム同期をとるためのフレーム タイミングパルスを主信号とともに授受する必要は無くなっている （フレームタ イミングパルス用の配線か不要になっている） 。 従って、 レイアウト上の制約が 軽減されて、 本伝送装置 1の装置規模を最小限に抑えつつ、 より多くの I F盤 2 を収容すること力河能になる。
さらに、 フレーム同期部 21— 3は、 STS— XCュニッ卜 3 A (3 B) もし くは ATMZVTクロスコネクトュニッ卜 4でのクロスコネク卜処理済みの収容 ネットワークへの送信主信号のフレーム同期 （A 1， A2バイト検出） をとるも のであり、 MUX 21—4は、 このフレーム同期部 21—3でフレーム同期のと られた送信主信号を収容ネットワークへの フォーマツ卜 （例えば、 OC- 1 2Z48シリアルデータ） に変換 （多重） して送出するものである。
また、 RCKセレクタ回路 21— 5は、 シンクロカード 5からの現用 Z予備用 の各 38 MH zの基準 R C Kのうち障害の無い （正常な） 基準 R C Kを選択する もので、 この RCKセレクタ回路 21— 5で選択された基準 RCKと 78 MHz の電圧制御発振器 （VCXO :図示省略） の出力クロックとの位相比較により装 置内基準となる 78 MHz基準 RCKを^^する主 PL L回路 23が形成されて いる。
なお、 本実施形態では、 この上記の基準 RCKの選択についての設定をマイコ ン IZF部 24を介してマイコン 6から行なって、 現用 Z予備用の切り替え試験 を行なうこともできるようになつている。
さらに、 微分回路 21—6は、 この RCKセレクタ回路 21—5で選択された 38 MHz基準 RCKにより主 PL L回路 23で PL L処理した 78 MHz基準 RCKを用いて、 8丁3— じュニッ卜3八 （3 B) から分配される上記の 19 MTPを微分 （エッジ検出） するものであり、 MTPES回路 21— 7は、 この 微分回路 21— 6の出力を BP I F部 22の動作タイミング （後述する PL L回 路 22— 2で上記の 78 MHzの基準 RCKを基に «される） に同期させて (乗り換えて） DMUX21— 1， MUX21— 4に供給するものである。 次に、 上記の BP I F部 22は、 本 I F盤 2と STS— XCュニット 3 A (3 B) との間の主信号 〔ュニット間 （バックプレーン） fe¾〕 のインタフヱ一 スをとるもので、 このバックプレーン ί ^に、 上述したように収容ネットワーク アプリケーション （OC— 12 48等） に応じた SONETfeigフォーマツト CSTS- 3/12 (155Mbp s/622 Mbp s) ) での≤¾カ採用され ている。
このため、 BP I F部 22は、 ίέ^Ιフォーマツト変換回路 22— 1と PL L回 路 22— 2とをそなえている。
ここで、 ？ 回路22— 2は、 RCKセレクタ回路 21— 5で選択され主 P LL回路 23により生成された上記の 78 MHz基準 RCKを基に伝送フォーマ ット変換回路 22— 1用の動作クロック （ 78 MH z / 19 MH z ) を^^する ものである。 つまり、 本 PL L回路 22— 2は、 主 PL L回路 23に常に同期し て動作することになる。 なお、上記の動作クロックは上記のように MT P E S回 路 21— 7でのタイミング乗り換え用のクロックとしても使用される。
また、 伝送フォーマット変換回路 （第 1伝 ¾ES変換部） 22— 1は、上記の PLL回路 22— 1から供給される上記の動作クロックに従って、 CHインタフ エース部 21からの受信主信号を上記ュニッ卜間 ^¾フォ一マット （STS— 3 /12) にフォーマツト （速度） 変換して STS— XCュニッ卜 3 A (3 B) へ 送信する一方、 STS— XCユニット 3A (3 B) から上記ユニット間≤¾フォ —マツ卜 （STS— 3/12) で されてくる送信主信号を CHインタフエ一 ス部 21の動作速度である 19Mbp s/78Mb sに変換して CHインタフ エース部 21へ送信するものである。
このような構成を有する BP I F部 22を装備することで、 収容ネットワーク アプリケーション （収容主信号の伝 によらず、主信号は S T S— 3 1 2という一定の ί¾1速度でバックプレーン β¾されるので、 STS— XCュニッ ト 3Α (3 Β) 、 ひいては、 本 fe¾装置 1の装置規模を増大させることなく、 各 種ネッ卜ワークアプリケーション用の I F盤 2を装備すること力河能である。 な お、上記の 速度変換の設定 〔動作モード設定：詳細については項目 （F) に て後述〕 はマイコン IZF部 24を通じてマイコン 6により行なわれる。
また、 マィコン1 部24は、 マイコン 6からの fe¾フォーマット変換部 2 2 - 1に対する上記モ一ド設定や R C Kセレクタ回路 21— 5に対する現用/予 備切り替え制御， マイコン 6へ通知すべき I F盤 2内のアラームについての情報 等を保持する図示しないレジスタ （以下、 マイコンレジスタという） をそなえて おり、 このマイコンレジスタを介して I F盤 2に対する各 @¾定， マイコン 6へ のアラーム通知等が行なわれるようになつている。
つまり、 このマイコン IZF部 24は、 マイコン 6からの 度設定に従つ て伝送フォ一マッ卜変換回路 22-1での伝送速度変換の設定を行なう第 1伝送 変換設定ィンタフヱ一ス部としての機能を果たしているのである。
次に、 STS— XCュニッ卜 3 A (3 B) は、 図 1に示すように、 各 I F盤 2 に対応して設けられたバックプレーンインタフェース （BP I F) 部 31と、 S TS— TS I部 32と、 複数 （ここでは、 8枚） の BP I F部 33と、主 PL L 回路 34とをそなえて構成されている。
ここで、 各 BP I F部 31は、 それぞれ、対応する I F盤 2の BP I F部 22 との間で主信号を上記ユニット間 ί ^フォーマットで遣り取りする一方、 STS —T S I部 32との間で主信号を 78Mbp sのュニット内ィ フォーマッ卜で 遣り取りするためのインタフヱースである。
このため、 各 BP I F部 31も、 それぞれ、 β¾フォーマツ卜変換回路 31— 1と PL L回路 31— 2とをそなえて構成されており、 fe¾フォーマツト変換回 路 （第 2ί¾1¾¾変換部） 31— 1は、 対応する I F盤 2の ^フォーマツ卜変 換回路 22-1からの受信主信号を上記の 78Mbp sのュニッ卜内 fe¾速度に 変換して STS— TS I部 32へ出力する一方、 3丁3—丁31部32からの7 8Mbp sの送信主信号を上記のュニット間 (155Mb p s/622 Mb p s) に変換して該当 I F盤 2へ出力するものである。 なお、 この fe¾フォーマツ ト変換回路 31— 1での伝送速度変換の設定 （動作 モー卜"設定） はマイコン IZF部 32― 11を通じてマイコン 6により行なわれ る。 この動作モード設定の詳細についても項目 （F) にて後述する。
また、 PLL回路 （副 PLL回路） 31— 2は、 この fe¾フォーマット変換回 路 31— 1用の動作クロック （622 MHz) を^するもので、 本実施形態で は、 後述するリファレンスクロック （RCK) セレクタ回路 32— 8から分配さ れる主 PL L回路 34で PL L処理された 78 MH z基準 R C K(OREF78M) を、 さらに PLL処理することで ^^するようになつている。 これにより、 各 PLL 回路 31— 2 (BP I F部 31) はそれぞれ主 PL L回路 34、 即ち、 STS— TS I部 32に常に精度良く同期して動作することになる。
なお、 本実施形態では、 図 1に示すように各 BP I F部 31のうちの最上段に 位置する BP I F部 31における PL L回路 31—2力、上記のように RCKセ レクタ回路 32— 8から分配される 78 MHz基準 RCKに基づいて装置内基準 の 8 kHz周期 （78Mbp s幅） のマスタークロック （Master 78)を^する ようにもなつており、 このマスタ一クロックに従って、 3丁3—丁31部32に おけるフレーム同期部 32— 1やクロスコネクト部 32一 3力動作するようにな つている。
ただし、 このようにマスタ一クロック （Master 78)を^^するのは、 必ずしも、 上言 2¾ 段に位置する BP I F部 31の PLL回路 31— 2である必要はなく、 少なくとも、 各 BP I F部 31の PL L回路 31一 2のうちのいずれかであれば よい。
次に、 STS— TS I部 32は、 各 I F盤 2からの受信主信号のフレーム先頭 位置を揃えた状態でチヤンネル （S T S— 1 ) 単位の T S Iを行なうもので、 本 実施形態では、 図 1に示すように、 それぞれ BP I F部 31 (I F盤 2) 毎のフ レーム同期部 （受信用） 32-1, 主信号 E S回路 （受信用） 32-2, フレー ム揷入部 （受信用） 32-4, フレーム同期部 32— 5 (送信用） ， 主信号 ES 回路 （送信用） 32-6及びフレーム挿入部 （送信用） 32-7をそなえるとと もに、 各 BP I F部 31 (I F盤 2) に対して共通のクロスコネク卜部 32— 3， RCKセレクタ回路 32-8, マスタ一フレームタイミング （MFT) 回路 32 一 9, マスタ一タイミングパルス （MTP) E S回路 32— 10及びマイコンィ ンタフヱース （IZF) 部 32— 11をそなえて構成されている。
ここで、 RCKセレクタ回路 32— 8は、 I F盤 2における RCKセレクタ回 路 32— 8と同様のもので、 シンクロ力一ド 5からの現用 Z予備用の 38MH z 基準 RCKのうち障害の無い正常な方を選択するもので、 この STS— TS I部 32においても、 選択された 38 MHzの基準 RCKと電圧制御発振器 （VCX 0) 34- 1 (図 2により後述） の出力との位相比較を行なうことで 78 MHz の基準 RCKを «する主 PL L回路 34力形成されており、 これにより、常に 正常な 78MHzの基準 R C Kの選択 («) 力く実現される。
つまり、 RCKセレクタ回路 32— 8は、 現用 Z予備用の基準 RCKのうち正 常な方を選択するリファレンスクロック選択部としての機能を果たしているので ある。
なお、 このように生成 （選択） された 78MHzの基準RCKは、 したよ うに各 BP I F部 31 (PLL回路 31— 2) や MFT回路 32-9, 各 BP I ?部33 (PLL回路 33— 2) へ分配される。 また、 この RCKセレクタ回路 32— 8についても、 基準 RCKの選択についての設定をマイコン IZF部 32 - 11を介してマイコン 6から行なって、 現用 Z予備用の切り替え試験を行なう ことカ坷能である。
さらに、 上記の MF T回路 （フレームタイミング 部） 32— 9は、 この R CKセレクタ回路 32— 8により選択された 78 MHzの基準 RCKを基に、 装 置内基準の 8 kHzフレームタイミングを生成するもので、 ここでは、 装置内基 準の 8 kHz (78Mb p s幅） のマスタ一フレームタイミングパルス（Master tp 78)の基となる 8 kHz (78Mbp s幅） のフレームタイミングパルス （7 8MTP) と、上記の各 I F盤 2 (CHインタフヱ一ス部 21) に分配する 19 MTP (19MCK) とを^^するようになっている。
つまり、 この MFT回路 32— 9は、 ^した装置内基準の 8 kHzフレーム タイミング （19MTP, 19MCK) を各 I F盤 2に分配するフレームタイミ ング分配部としても機能する。
なお、 この MFT回路 32— 9は、 後に詳述するように、 予備用の STS— X Cユニット 3 Bとの間で、 上記の 78MHzの基準 R C Kに基づくユニット間同 期用タイミング 〔8 kHz (19Mb p s幅） タイミングパルス （Τρ) , 38 MHzクロック （Tc) 〕 を相互に受け渡すことにより、 各 STS— XCュニッ ト 3 A， 3 Bにおける装置内基準の 8 kHzフレームタイミング （78MTP, 19MTP) を相互に同期させるようにもなつている。
さらに、 MTPES回路 （フレームタイミング乗り換え部） 32— 10は、 上 記の MFT回路 32— 9で生成された 8 kHz (78Mb p s幅） のフレームタ イミングパルス （78MTP) を、 図 1において ft 段に位置する BP I F部 3 1の動作クロックである、 P L L回路 31— 2で «された装置内基準の 78 M Hzマスタ一クロック （Master 78)に 換えて同期させることにより、 上記の 装置内基準の 8 kH zマスタ一フレームタイミングパルス （Master TP 78) を生 成するものである。
この "Master TP 78" は、 クロスコネクト部 32— 3の動作タイミング、 ひい ては、 各主信号 E S回路 32 - 2に共通の読み出しタイミングとして供給され、 これにより、 各主信号 E S回路 （主信号タィミング乗り換え部） 32— 2におい て、 それぞれ、 主信号の上記 "Master TP 78" (装置内基準 8 kHzフレームタ イミング） へのタイミング乗り換え力行なわれて、 各 I F盤 2からの主信号のフ レ一ム先頭位置のずれが吸収される。
なお、 マイコン IZF部 32— 11も、 マイコン 6からの fe¾フォーマツ 卜変 換部 22— 1に対する上記モード設定や R C Kセレクタ回路 32— 8に対する上 記現用 Z予備切り替え制御， マイコン 6へ通知すべき I F盤 2内のアラームにつ 、ての情報等を保持する図示しないマイコンレジス夕をそなえており、 このマイ コンレジスタを介して STS— XCユニット 3 A (3 B) に対する各 S¾定， マ ィコン 6へのアラーム通知等が行なわれるようになっている。
つまり、 このマイコン I/F部 32— 11は、 外部 （マイコン 6) からのクロ ック選択指示に従つて RCKセレクタ回路 32— 9におけるクロック選択の設定 を行なうク口ック選択設定ィンタフエース部として機能するほか、 マイコン 6力、 らの ίέ¾速度設定に従って フォーマツ卜変換回路 31— 1での fe^ii度変換 の設定 （動作モード設定） を行なう第 2ί 速度変換設定インタフェース部とし ても機能するのである。
また、 フレーム同期部 （受信用） 32— 1は、 対応する B P I F部 31の fe¾ フォーマツト変換回路 31一 1からの主信号 (78Mbp s) に対して A 1, A 2バイト （フレーム同期信号） の検出を行なって、 その主信号のフレーム同期を とるものであり、 クロスコネクト部 32— 3は、 マイコン IZF部 32— 11を 介したマイコン 6からの設定に従って各主信号 ES回路 32— 2からのフレーム 先頭位置力揃った各主信号についてチャンネル （STS— 1)単位のクロスコネ クトを行なうものである。
さらに、 フレーム挿入部 （受信用） 32— 4は、 ATMZVTレベルのクロス コネクトを行なう必要があり、 クロスコネクト部 32— 3から出力される主信号 に対してフレーム同期信号 (A 1, A 2バイト） の挿入 （付け替え） を行なうも ので、 Al， A 2バイト付け替え後の主信号は、 該当 BP I F部 33を通じて A TMZVTクロスコネクトュニッ卜 4の該当 BP I F部 41へ fe¾される。 ここで、 各 BP I F部 33は、 それぞれ、 I F盤 2における BP I F部 22と 同様のもので、 伝送フォーマツ卜変換部 22— 1と同様の伝送フォーマツト変換 部 33-1, PLL回路 22— 2と同様の PLL回路 33— 2をそなえている。 また、 各 BP I F部 41は、 これらの各 BP I F部 33に対応して設けられてお り、 それぞれ BP I F部 31と同様のもので、 fe¾フォーマツ卜変換回路 31 - 1と同様の fe¾フォーマツ卜変換回路 41— 1, PLL回路 31 - 2と同様の P LL回路 41— 2をそなえている。
つまり、 本 ί≤¾装置 1は、 STS— XCュニッ卜 3Α (3 Β) と ATMZVT クロスコネクトュニッ卜 4との間のバックプレーンめについても、 I F盤 2と STS—XC : h3A (3 B) との間のバックプレーン と同様に、 SO NET伝送フォーマット （STS— 3/12) での伝送を行なうようになってい るのである。
また、 各フレーム同期部 （送信用） 32— 5は、 それぞれ、 ATMZVTクロ スコネクトュニット 4において ATMZVTレベルのクロスコネク卜が行なわれ て折り返されてくる主信号に対してフレーム同期 （Al, A2バイト検出） をと るものである。 さらに、 各主信号 E S回路 （送信用） 32— 6は、 それぞれ、 主信号 E S回路 (受信用） 32-2と同様に、 このフレーム同期部 （送信用） 32— 5からの主 信号を装置内基準の 8 kHzマスタ一フレームタイミング (Master TP 78)にタイ ミング乗り換えして同期させるものである。
また、 各フレーム挿入部 （送信用） 32— 7は、 それぞれ、 クロスコネクト部 32-3からの主信号が主信号 E S回路 32— 2もしくは 32— 6でタイミング 乗り換えされているため、 その主信号に対して A 1， A 2バイ卜の付け替えを行 なうものである。
以下、上述のごとく構成された本実施形態の 装置 1の動作概要について説 明する。 ただし、 ここでは、 STS— XCユニット 3 Aが現用で動作すると仮定 する。
まず、 STS— XCュニッ卜 3 A (3 B) では、 RCKセレクタ回路 32-8 に、 シンクロカード 5から 38 MHzリファレンスクロック （現用， 予備） 力'入 力される。 本 RCKセレクタ回路 32— 8では、 これらの各入力リファレンスク ロックの障害 〔例えば、 LOS (Loss Of Signal)等〕 を監視し、 正常なリファレ ンスクロックを選択する。
そして、 選択されたリファレンスクロックと装置内基準となる 78 MHz電圧 制御発振器 34-1の出カクロックとが P L L回路 34にて位相比較されること により、 装置内基準の 78MH z RCK力^^される。 この 78MHzRCKは、 各 BP I F部 31の内の 622 MHzの PLL回路 31— 2のリファレンスクロ ックとして供給 （分配） される。
一方、 このとき、 MFT回路 32— 9では、 RCKセレクタ回路 32— 8と主 PLL回路 34とにより のごとく «された 78MHzRCKから装置内基 準の 8 kHzフレームタイミング （78MTP, 78MCK, 19MTP, 19 MCK) が^されるとともに、 ユニット間同期用タイミング 〔8 kHz (19 Mbp s幅） Tp, 38 MHz T c〕 力^^されている。
そして、 これらのうち、 78MTP及び 78MCKは、 MT PES回路 32— 10に供給され、 19MTP及び 19MCKは各 I F盤 2 (CHインタフヱース 部 21)へ分配され、 8 kHz (19Mbp s幅） Tp及び 38 MH z T cは、 もう一方の STS— XCュニッ卜 3B (3 A) の MFT回路 32— 9へ出力され つまり、 ユニット間同期用タイミング 〔8 kH z (19Mbp s幅） Tp， 3 8MHzTc〕 は各 STS— XCユニット 3 A, 3 B間で相互受け渡しされる。 これにより、 各 STS—XCユニット 3 A， 3 BT«される装置内基準の 8 k Hzフレームタイミングの同期をとること力可能になる （詳細については後述す る） 。 この結果、 予備用の STS— XCュニッ卜 3 Bはいつでも現用として動作 すること力河能なスタンバイ伏態になる。
一方、 上記の 19MTP, 19MCKを受けた I F盤 2 (CHインタフヱ一ス 部 21) では、 これらの 191^丁？及び19 MCKに基づいて動作して、 収容ネ ットワーク力、ら受信した主信号の STS— XCユニット 3Aへの送出処理を行な う。
即ち、 DMUX 21-1での分離処理やボインタ処理， フレーム挿入部 21で の Al, A 2バイトの挿入処理などに、 STS— XCユニット 3A (3 B) から 分配される 19MTPを、 RCKセレクタ回路 21一 5で選択された 38 MHz 基準 RCKにより主 PLL回路 23で PLL処理した 78MHz基準 RCKを用 いて微分し MTPE S回路 21― 7にて B P I F部 22の動作クロックに同期さ せた信号を用いる。
そして、 フレーム揷入部 21による Al, A 2バイ卜の挿入された主信号は、 B P I F部 22の fe¾フォーマツ卜変換回路 22-1にて上記のュニット間 β¾ フォーマット （STS— 3Z12) に変換されて STS— XCュニッ卜 3 Αへバ ックプレーン fe¾される。
つまり、 本 feii装置 1では、 各 I F盤 2が STS— XCュニッ卜 3 A (3 B) から分配される装置内基準の 8 kHzフレームタイミング （19MTP， 19M CK) に基づき STS— XCユニット 3 A (3 B) に従属して動作する。 また、 各 BP I F部 31力それぞれ同一の構成を有しており、 し力、も、 その動作クロッ クを^^する P L L回路 31— 2が全て主 P L L回路 34に同期して動作する構 造になっている。 つまり、 本^¾装置 1は、 I F盤 2も含めて装置内分配する 8 kHzの基準フレームタイミングの位相変動を最小限に抑制できる構造になって いる。
これにより、 各 I F盤 2から STS— XCュニッ卜 3 A (3 B) の各主信号 E S回路 32— 2へ到達する主信号のフレーム先頭位置のずれ （ビットディレイ） は、 主に、 各 I F盤 2と STS— XCュニット 3 A (3 B) とのュニット間の物 理的な距離 （ΙΞϋ距離） 差に起因して一様に生じることになり、 フレーム先頭位 置のずれの/くラッキカ最小限に抑制される。
従って、 このように最小限に抑制された 「ずれ」 のバラツキを吸収できる分の E S段数 （メモリ容量） を主信号 E S回路 32— 2にそなえれば、 ボインタ処理 技術を用いずに、 最小限のメモリ容量で主信号のフレームタイミング乗り換えを 行なって装置内基準の 8 kHzのフレームタイミングに同期させること力河能に なる。
この結果、 図 49により前述したような、 各 I F盤 201， 202及び STS — XCュニッ卜 203がそれぞれ独立して動作する代わりに主信号のフレームタ ィミング乗り換えにボインタ処理技術を用いていた既存装置 121とは異なり、 収容 I F盤数の増加に伴って処理チヤンネル数が増加しても装置規模を最小限に 抑制することができる。
そして、 以上のようにして各主信号 E S回路 32— 2にてフレーム先頭位置の ずれが吸収された各主信号は、 クロスコネクト部 32— 3に入力され、 マイコン 6から STSレベルでのクロスコネクト設定がなされている主信号については、 このクロスコネクト部 32— 3によるクロスコネクト （TS I ) 力行なわれたの ち、 送信主信号としてフレーム挿入部 32側に折り返されて、 該当 BP I F部 3 1及び I F盤 2を通じて該当収容ネットワークへ送信される。
一方、 ATMZVTレベルでのクロスコネクト設定がなされている主信号につ いては、 クロスコネク卜部 32— 3をスルーしてフレーム挿入 32— 4， BP I F部 33を通じて ATM/VTクロスコネクトユニット 4へ fe¾され、 ATM/ VTレベルでのクロスコネク卜が行なわれたのち、 BP I F部 33→フレーム同 期部 32— 5→主信号 ES回路 32— 6—クロスコネクト部 32— 3→フレーム 挿入部 32— 7—BP I F部 31—I F盤 2と L、う順で処理されて該当収容ネッ 卜ワークへ送信される。 以下、上記の STS—XCユニット 3 A (3 B) における RCKセレクタ回路 32-8, 主 PLL回路 34， MFT回路 32— 9, MTP E S回路 32 - 10， 主信号 ES回路 32— 2， β¾フォ一マツ卜変換回路 22— 1， 31— 1の詳細 について説明する。
(B) RCKセレクタ回路 32— 8, 主 P L L回路 34の詳細説明
図 2は上記の RCKセレクタ回路 32— 8及び主 PLL回路 34に着目した S 丁3— じュニット3八 (3 Β) の詳細構成を示すブロック図で、 この図 2に示 すように、 RCKセレクタ回路 32— 8は、 クロック断検出部 (LOS) 32 - 8- 1, 32-8一 2及びクロック選択スィツチ 32— 8— 3をそなえて構成さ れ、主 PL L回路 34は、 78MHz (厳密には、 77. 76 MHz) の電圧制 御発振器 （VCXO) 34- 1, 分周器 34-2, 位相比較器 (PC) 3 -3, フィルタ 34— 4， 8 kHzの電圧制御発振器 34-5, 分周器 34— 6, 34 -7, クロック断検出部 (Dwn DET) 34— 8及びクロック分配インタフェース部 34-9をそなえて構成されている。
なお、 この図 2では、 上記の RCKセレクタ回路 32— 8と、 VCX034— 1， フィルタ 34— 4及び発振器 34— 5を除く主 PLL回路 34の各構成要素 と、前記の M FT回路 32— 9とが同一 LS I (PAD LS I) 35により実 現されていることを示している。 また、 この図 2において、 網かけ部は、 マイコ ン IZF部 32一 1 1を通じてマイコン 6へ通知される情報もしくはマイコン 6 から設定される情報を表す。
そして、 この図 2に示す RCKセレクタ回路 32— 8では、 シンクロカード 5 からの 38MHz (厳密には、 38. 88MH z) の各基準 RCKについて、 そ れぞれ、 クロック断検出部 （LOS) 32 - 8 - 1, 32— 8— 2によりクロッ ク断検出が行なわれ、 ク口ック断が検出されると、 切り替えトリガ （LOS A or L OS B) が発生してク口ック選択スィツチ 32— 8— 3に入力される。
具体的に、上記の各ク口ック断検出部 32 - 8 - 1, 32— 8— 2は、 それぞ れ、例えば図 3に示すように構成され、 各フリップフロップ （FF) 回路 322， 323, 325， 反 ¾回路 323' 及び OR (論理和） 回路 324から成るクロ ック断検出回路 320により、 タイマ回路 321の所定カウント （サンプリン グ） 周期内にシンクロカード 5からの上記 38MHzの基準 RCK (検出対象ク ロック） のエッジを検出するようになっている。
そして、 上記タイマ回路 321の所定サンプリング周期内に上記 38MHzの 基準 R C Kのエツジが 1つも検出されないと、 現用—予備への切り替えトリガ (断検出情報） 力く発生し （図 4 Aのタイミング T 1参照） 、 上記所定サンプリン グ周期内に上記 38MH zの基準 R C Kのエツジが 1つでも検出されると、上記 切り替えトリガ （L 0 S状態） は解除される （図 4 Bのタイミング T 2参照） 。 ここで、 上記 L OS状態が検出された （切り替えトリガ力'発生した） 場合は、 その状態が OR回路 328を介して FF回路 329に保持され、 マイコン IZF 部 32— 11を介してマイコン 6へ通知される。 また、 マイコン 6通知後は、 マ イコン 6 (マイコン IZF部 32- 11) からの卜リガによりパルスジヱネレ一 夕 326でリードオンクリア信号力^^され AND回路 327の出力力有効とな ることで、 FF回路 329の保持情報 （LOS状態） はクリアされる。
なお、上言己のタイマ回路 321によるサンプリング周期は上記 78 MHzの基 準 RCKに基づいて^され、 本実施形態では、 このサンプリング周期をマイコ ン I ZF部 32— 11を介してマイコン 6から適宜に設定 ·変更すること力河能 になっている。
具体的に、 この設定 .変更は、 4ビット分の L 0 Sウィンドウ設定情報 (L 0 S W I N) により行なわれ、 例えば図 5に示すように、 L 0 Sウィンドウ設定 情報が "0000" であれば上記サンプリング周期は 25. 7ナノ秒 （n s) (78 MHz基準 RCKを 1ノ 4分周したクロック周期に相当） に設定され、 "0001" であれば上記サンプリング周期は 77. 2 (n s ) ( 78 MH z基 準 R C Kを 1 8分周したクロック周期に相当） に設定される。
このため、 タイマ回路 321は、 例えば図 6に示すように、 カウンタ 321 a， 比較器 321 b及び 1 / 2分周器 321 cをそなえて構成され、 上記 L 0 Sウイ ンドウ設定情報とカウンタ 321 aのカウント値との比較によりカウンタ 321 aの口一ドタイミングを «することで、上記 L OSウィンドウ設定情報に応じ て 78 MH z基準 R C Kの分周率を変更しうる構成になっている。
このように、 サンプリング周期の設定を可変にすることで、 要求に応じて、 シ ンクロカ一ド 5からの 38 MHz基準 RCKの L OS状態の検出感度を適宜に增 減することができる。
次に、 図 2において、 上記のクロック選択スィツチ 32— 8— 3では、上記の クロック断検出部 32— 8— 1 ( 32 - 8 - 2 ) から上記の切り替え卜リガの発 生していない、 即ち、 クロック断 （LOS状態） 力検出されていない方 （予備 用） の 38MHz基準 RCKを選択出力する。 これにより、 STS— XCュニッ ト 3 A (3 B) では、 常に、 障害の無い正常な基準 RCK力 <選択 '使用されるの で、 主信号処理の信頼性の向上に大 、に寄与する。
なお、 このクロック選択は、 前述したように、 マイコン IZF部 32— 1 1を 介してマイコン 6からの設定により切り替えることができるので、 保守者による 現用 Z予備の試験切り替えや強制切り替え等を適宜に実施すること力でき、保守 •運用上の利便性を大幅に向上させることができる。
そして、 ±ίβのごとく選択された 38 112の基準1^じ1：は、 PC 34— 3に 入力され、 VCXO 34— 1の出力クロック （78MH z) を分周器 34— 2で 1 2分周したクロックと位相比較されたのち、 V C XO 34— 1の位相制御信 号 （PC ON) としてフィルタ 34— 4を介して VCXO 34— 1にフィードバ ックされる。
具体的に、 上記の P C 34— 3は、 例えば図 7に示すように、 F F回路 341， 342, EXOR (排他的論理和） 回路 343及び反転回路 344をそなえて構 成されており、 例えば図 8 Aに示すように、 V C X 034— 1側 （分周器 34一 2) からのクロック （lZm出力） とクロック選択スィッチ 32— 8で選択され た 38 MHzの基準 RCK (lZn出力） とが同周期 （同一周波数） であれば、 上記の位相制御信号 (PCON) は一定となり、 VCX034— 1の発振周波数 がそのときの発振周波数に維持される。
—方、 VCX034 - 1側からのクロック （ 1 Zm出力） 周波数の方が 38M 1^の基準1 〇1( (1/n出力） の周波数よりも高い場合は、 図 8 B中に示すよ うに PC ONはその Hレベル幅 (Duty)が広くなる方向のパルスとなり、 逆に、 V C X 034— 1側からのクロック （1 Zm出力） 周波数の方が 38 MHzの基準 RCK (lZn出力） の周波数よりも低い場合は、 図 9 A中に示すように PC 0 Nはその Hレベルが狭くなる方向のパルスとなり、 これにより、上記の両クロッ クの周波数力一致するように VCXO 34— 1の発振周波数が調整される。 なお、 38MHzの基準RCK (lZn出力） がストップした場合は、 図 9 B に示すように、 PC ONは、 19. 44 MHz, Duty 50 %で出力される。
RJ:のようにして、 VCXO 34— 1の出力クロックが 78MH zに精度良く 固定される。 そして、 この VCX034— 1の出力クロック力 クロック分配ィ ンタフェース部 37で 18本分 （ただし、 2本分は予備） に分岐されて 1本ずつ 上記の BP I F部 31 (33) の PL L回路 31— 2に分配される。
つまり、 このクロック分配インタフェース部 37は、上記の PL L処理済みの 78 MHzの装置内基準 RCKを各 PL L回路 31— 2別に出力するための分配 出力部として機能しているのである。
このように、 Ί 8 MHzの装置内基準 RCKを各 PL L回路 3 1— 2別に出力 することで、 各 PL L回路 31— 2に分配される Ί 8 MHz基準 RCKの波形劣 化を防止することができ、 この結果、 各 PL L回路 3 1— 2、 即ち、 各 BP I F 部 31を高精度に主 PL L回路 34 (V C X 034— 1 ) に同期させること力で きる。
従って、 各 BP I F部 3 1での処理 （fe¾フォーマツ卜変換） による I F盤 2 からの各主信号のビッ卜ディレイは各主信号でほとんど同量になり、 ±ίΕしたよ うに各主信号のフレーム先頭位置のズレのバラツキ力 <最小限に抑制される。
(C) MFT回路 32 - 9の詳細説明
図 10は上記の M F T回路 32— 9の詳細構成を示すプロック図であり、 図 1 1は各 STS— XCユニット 3 A, 3 B (ワークユニット 3 A， プロテクトュニ ット 3 B) における MF T回路 32-9の相互接続構成を示すプロック図で、 こ れらの図 10及び図 1 1に示すように、 M FT回路 32— 9は、 それぞれ、 クロ ック位相保護部 51， フレーム位相保護部 52及びフレームカウンタ部 53をそ なえて構成されている。
ここで、 クロック位相保護部 51は、 現用 （ワーク） 動作している STS— X Cュニッ卜 3 Aの MFT回路 32— 9におけるフレームカウンタ部 （第 1カウン タ部） 53で^ £される上記のュニッ卜間同期用タイミングパルス （38MT P) を引き込んで、 クロック位相保護をとり、 その 38 MTPの位相変動ゃジッ 夕を吸収しながら、 78 MTPに乗り換えるためものである。
このため、 本クロック位相保護部 5 1は、 ES部 （第 1メモリ部） 51A， 位 相比較 （PC) 部 51 B， ウィンドウタイマ部 51 位相差検出部 5 ID, タ イミングパルス （TP) ^¾カウンタ部 51 E及びクロック断検出部 51 Fをそ なえて構成されている。
そして、 このクロック位相保護部 5 1では、概略して、 次のような処理が行な われる。 即ち、 入力 38MTP力く、 E S部 51 Aにより 78MTPへタイミング 乗り換えされるが、 このとき、 ES部 51 Aに対する 38MTPの書き込み位相 と読み出し位相との関係が PC部 5 1 Bにおいて比較 （監視） されており、 これ らの各位相力近づき過ぎて重なりそうになる、 即ち、 メモリスリツプが発生しそ うになると、 読み出し位相が調整されて正常な位相関係に補正される。
ここで、上記の位相関係の監視は、 ウインドウタイマ部 51 Cで^^される所 定周期のウインドウパルス （後述する初期もしくは通常ウインドウパルス） を基 に行なわれ、 このウインドウパルス幅の中心位置に読み出し位相 （タイミング） カ位置するように読み出し位相の調整が行なわれる。
そして、 上述のごとく Ί 8MTPにタイミング乗り換えされた 38MTPは、 カウンタ部 51 Eのロードパルスとして供給される力く、 このとき、 位相 差検出部 （第 1位相差補正制御部） 5 1 Dにてタイミング乗り換え前後 （E S部 5 1 A通過前後） の 38 M T Pの位相差が検出されており、 この位相差が無くな るように カウンタ部 （第 1フレームタイミング生成カウンタ部） 51 E による 78MTPの^^ (出力） タイミングが制御される。
これにより、 ES部 51 Aでのタイミング乗り換えによる 78MTPの位相変 動は吸収され、 ワークュニット 3Aの MFT回路 32— 9で^^されている 8 k Hzフレームタイミング （38MTP) に高精度に同期した 78 MT P力^さ れる。 なお、 このクロック位相保護部 51のさらなる詳細については図 18によ り後述する。 また、 クロック断検出部 5 1 Fの詳細についても後述する。
次に、上記のフレーム位相保護部 52は、上述のごとくクロック位相保護部 5 1で^^された 78 MTPについて 3フレーム分 （ただし、 ここでの 1フレーム は 9720ビッ卜である） の位相保護をとるもので、 このために、 図 1 0及び図 12に示すように、 フレームカウンタ 〔1 4ビッ ト （ 1 / 9 720分周） カウン タ〕 52A, デコーダ 52 B， 3フレーム保護回路 52 C及び AND回路 52 D をそなえて構成されている。
そして、 このフレーム位相保護部 52では、 クロック位相保護部 5 1から受け たタイミングパルス （78MTP) を卜リガにしてフレームカウンタ 52 Aが力 ゥント値 （ロード値） "0000 h" からカウント動作を開始して 78MTPの 周期を監視する。 なお、 フレームカウンタ 52 Aは、 78MTPでしかロードさ れず、 14ビット分のカウントを行なつたらストップする。
そして、 このフレームカウンタ 52 Aのカウン卜値が " 9 719" になる毎に デコーダ 52 Bから Hパルスが出力される。 つまり、 このデコーダ 52Bは、上 記 78 MTPの周期が装置内基準 78MHzクロックの 9720分周になってい るかを確認している。
この Hパルスは 3フレーム保護回路 52 Cにおいて保持され、計 3回連続して Hパルスがデコーダ 52 B力、ら出力される、 即ち、 クロック位相保護部 51から 受けた 78 MTPの間隔が 3回連続して 9720ビッ卜になっていると、 その 7 8 MTP力信頼できるものと判断され AND回路 52 Dにイネ一ブル信号 (E N) 力供給される。
これにより、上記 78MTPが AND回路 52 Dを通過 〔マイコン 6から予備 用 （プロテク卜） 設定 (H) が AND回路 52に対して行なわれているため〕 し てフレームカウンタ部 53のロードタイミングとして出力される。
このような 3フレーム保護機能を実現するため、上記の 3フレーム保護回路 5 2 Cは、 例えば図 13に示すように、 FF回路 52C— 1， 52 C- 2及び AN D回路 52 C— 3をそなえて構成されており、 FF回路 52 C— 2に 2フレーム 前のデコーダ 52 Bの出力， FF回路 52 C— 1に 1フレーム前のデコーダ 52 Bの出力がそれぞれ保持され、 これらの各 FF回路 52 C— 1， 52 C— 2の出 力と現フレームのデコーダ 52 Bの出力とがそれぞれ Hレベルになれば、 AND 回路 52 Cにより上記ィネ一ブル信号が生成されるようになつている。
これにより、 例えば図 14 A及び図 14 Bに示すように、 クロック位相保護部 5 1からの 78 MTPに周期異常力く発生した （78MTPの周期が 1回でも正常 な周期から外れた） 場合、 その周期異常が回復しても、 直ぐにはフレームカウン タ部 53用の上記ロードタイミングは出力されず、 周期異常回復後、 3フレーム 分連続して正常な周期の 78 MT Pを受けて初めて上記口一ドタイミングがフレ ームカウンタ部 53へ出力されることになる。
この結果、 プロテクトユニット 3 Bの M FT回路 32— 9がノイズ等が原因で 誤った 78MTPをワークュニッ卜 3 Aから引き込んでしまうことを防止するこ と力できる。
なお、 ワークユニット 3 Aの MFT回路 32— 9では、 フレーム位相保護部 5 2の AND回路 52Dに対してワーク設定 (L) がなされその出力がマスクされ ているので、 プロテクトュニッ卜 3 Bの MFT回路 32— 9で生成された 78M T Pに対する上記のクロック位相保護や 3フレーム保護は行なわれる力 その 7 8MTPをフレームカウンタ部 53のロードパルスとしては出力しない。
このため、 ワークュニット 3 Aの MFT回路 32一 9におけるフレームカウン 夕部 53は、 自走カウンタとして動作している。 なお、 このようにフレームカウ ンタ部 53力《自走カウンタとして動作するにも関わらず、 ワークユニット 3 Aに おいても、 上記のク口ック位相保護や 3フレーム保護を行なうのは、 自身がマイ コン 6からプロテクト設定等がなされた場合に、 即、 プロテク卜ュニッ卜 3 Bと して動作できるようクロック位相保護部 5 1及びフレーム位相保護部 52をスタ ンバイ伏態にしておくためである。
次に、 フレームカウンタ部 53は、 装置内基準となる 8 kHzの各種フレーム タイミング （78MTP, 38MTP, 38MCK, 19MTP, 19MTP) を^するためのもので、 マスターフレームカウンタ 53 A, デコーダ回路 53 B及びロードマスク回路 （1入力反転型 AND回路） 53 Bをそなえて構成され ている。
ここで、 マスターフレームカウンタ 53 Aは、 14ビッ卜 （1Z9720分 周） カウンタで、 ワークユニット 3 Aでは したように自走カウンタ （第 1力 ゥンタ部） として機能し、 プロテクトュニット 3 Bでは上記のフレーム位相保護 部 52からの上記ロードタイミングにて （ワークュニッ卜 3 Aに従属して） カウ ント動作をスター卜する従属カウンタ （第 2カウンタ部） として機能するように なっている。
また、 デコーダ回路 53 Bは、 図 1 5に示すように、 デコーダ 53 B— 1〜5
3 B- 4, OR回路 53 B— 5， セレクタ （SEL) 53 B— 6及び FF回路 5 3 B- 7— 53 B— 9を用いて、 上記のマスターフレームカウンタ 53 Aのカウ ント値を基に上記の 78MTP, 38MTP, 38MCK, 19MTP, 19M
TPを生成するものである。
なお、上記のセレクタ 53 B— 6は、 マイコン 6 (マイコン IZF部 32— 1
1) からのワーク プロテクト設定 （WXP) に応じて、 デコーダ 53 B— 2, 53 B— 3の各出力のいずれ力、一方を選択するもので、 ワーク設定時には （ヮー クュニッ卜 3 Aでは） デコーダ 53 B— 2の出力力選択され、 プロテク卜設定時 には （プロテクトュニッ卜 3 Bでは） デコーダ 53 B— 3の出力力選択されるよ うになつている。
これにより、 プロテクトュニット 3 Bのデコーダ回路 53 Bからは上記 38M TP (ュニット間同期用タイミングパルス）が、 ワークユニット 3 Aからの 38 MTPよりも 2ビット分 （= 97 18— 9716 ) 早いタイミングで出力される ことになる。 これは、 各ュニット 3 A， 3 B間での 38 MTPの相互受け渡しに よる同期確立に 2ビッ卜分の遅延 （ビッ卜ディレイ） 力生じることを考慮するた めでめ 。
また、 口一ドマスク回路 （1入力反転型 AND回路） 53 Bは、 プロテクトュ ニット 3 Bにおいて、 のごとく 2ビット分早いタイミングで 38MTPを出 力してワークュニット 3 A, プロテクトュニッ卜 3 B間の同期を確立するため、 ワークュニッ卜 3 Aでのマスタ一フレームカウンタ 53 Aの口一ド位置 "971 8" 及び "97 19" でプロテクトユニット 3 Bのマスタ一フレームカウンタ 5 3 Aをロードさせないようにするためのものである。
のような構成により、 フレームカウンタ部 53は例えば図 1 6Aに示すよ うなタイミングで動作し、 図 16 Bに示すような波形の各種タイミングパノレス (78MTP, 78MCK, 38MTP, 38MCK, 1 9MTP, 19MT P) を出力する。 次に、 以上のような MFT回路 32— 9の構成及び動作に基づき、 ワークュニ ッ卜 3 A， プロテクトユニット 3 B間の同期確立動作について図 17 A〜図 1 7 Cを用いて説明する。
まず、 図 17 Aに示すように、 ワークュニッ卜 3A側の MFT回路 32— 9で は、 フレームカウンタ部 53 (マスタ一フレームカウンタ 53 A) が自走するこ とにより、 上記の 38MTP (Tp o) 及び 38MCK (T c o) 力く生成され、 それぞれがプロテクトュニッ卜 3 Bの MFT回路 32一 9へ入力される。
プロテクトュニット 3 Bの MFT回路 32— 9では、 図 17 Bに示すように、 これらの 38MTP (Tp i ) 及び 38 CK (T c i ) を取り込むと、 その 3 8 MTPをクロック位相保護部 5 1 (ES部 51 A) にて上述のごとく 78MT Pにタイミング乗り換える。
そして、 この 78MTPは、
Figure imgf000040_0001
ンタ部 51 Eのロードタイミングと して供給されるが、 カウンタ部 51 Eは、 このとき位相差検出部 5 1 D で検出された位相差分だけ早いタイミングで 78ΜΤΡを出力する （符号 7参 照） 。 この 78 Μ Τ Ρは、 フレーム位相保護部 52で 3フレ一ム分の位相保護が とられたのちフレームカウンタ部 53のマスタ一フレームカウンタ 53 Αのロー ドタイミングとして供給される。
マスターフレームカウンタ 53 Aは、 このロードタイミングでカウント動作を 開始し、 そのカウン卜値 "97 16" がデコーダ回路 53 B (デコーダ 53B— 3) でデコードされることにより、 ワークユニット 3 Aでの 38MTPよりも 2 ビット分早いタイミングでワークュニッ卜 3 Aへの 381^1丁？カ される。 この 38MTPは 38MCKとともに、 ワークュニッ卜 3 Aの MFT回路 32 一 9へ出力される。 このとき、 ワークユニット 3 A側のフレームカウンタ部 53 は自走動作しているが、 プロテク卜ュニット 3 B側と同様に、 取り込んだ 38M TPについての 78 MTPへのタイミング乗り換え， 3フレーム位相保護は行な う。
以上のような動作により、 図 1 7A〜 1 7 C中のタイミング T 3に示すよう に、 ワークュニット 3 A及びプロテク卜ュニッ卜 3 B側の各マスタ一フレーム力 ゥンタ 53 Aのカウン卜動作のずれが常に 1ビッ卜以内に抑制されて、 各ュニッ 卜 3 A, 3 Bでのフレームタイミングの同期が高精度に確立する。
このように、 プロテク卜ュニッ 卜 3 Bの MFT回路 32― 9では、 ワークュニ ット 3 Bから引き込んだ 8 kH zフレームタイミングのビットディレイを吸収す るとともに、 ノイズ等による誤ったフレームタイミングの引き込みを防止するこ とができるので、 常に、 ワークユニット 3 Aにおける 8 kHフレームタイミング に高精度に同期したフレームタイミングを生成することができる。
従って、 ワーク Zプロテクト切り替え時にも、 STS— XCユニット 3 A， 3 Bは、 即座に、 正常な装置内基準の 8 k H zフレームタイミングで動作すること 力河能になり、 本 fe¾装置 1の動作を安定させて、 クロスコネクト処理の信頼性 を大幅に向上させることができる。
次に、 上記のクロック位相保護部 5 1についてより詳細に説明する。
図 18は上記のクロック位相保護部 5 1の詳細構成を示すプロック図で、 この 図 18に示すように、 本クロック位相保護部 5 1は、 前記の ES部 51 Aとして、 FF[H]j¾51 1, ライトカウンタ 5 12， 8ビットレジスタ 513と多重部 5 1 4とで形成された ES回路 5 1 0及びリードカウンタ 515をそなえて構成され ている。
また、 前記の PC部 51 Bとしては、 微分回路 516， AND回路 517, ゥ インドウカウンタ 518， ウィンドウセレクタ 519, 8ビットシフト回路 52 0及び位相比較器 (PC) 52 1をそなえており、 前記のウインドウタイマ部 5 1 Cとしては、 lmsZl O Omsカウンタ 522， セレクタ 523, 525, 外部タイミングカウンタ 524及びウインドウ選択信号生成回路 526をそなえ ている。
さらに、前記の位相差検出部 5 1 Dとしては、 微分回路 527とオフセットカ ゥンタ Zラッチ部 528とをそなえ、 前記の TP«カウンタ部 51 Εとしては、 フレーム ^カウンタ 529， デコーダ 530及び FF回路 531をそなえてい る。
ここで、 ES部 51 Αにおいて、 FF回路 5 1 1は、 ワークュニット 3 A (プ ロテクトュニット 3 B) からの 38MTP (Tp i ) をラッチするものであり、 ライトカウンタ 512は、 この FF回路 51 1でラッチされた上記 38MTPの レジスタ 5 1 3へのライ卜アドレス （ライ卜イネーブノレハ。ルス） を生成するもの で、 ここでは、 38 MTPを 8倍の周期にしてレジスタ （8ビット） 5 13へ書 き込むために 1Z 8分周カウンタとして構成されている。
また、 レジスタ 5 13は、 このライ卜カウンタ 5 12力、らのライ卜ァドレスに 従って上記 38 MTPを保持するものであり、 リードカウンタ 515は、 VCX 034一 1からの基準 RCK (78MCK) を受けて、 常に、 PC部 51 Bのゥ インドウカウンタ 5 18に同期 （従属） して動作する 1Z16分周カウンタで、 ここでは、 上記ライ卜イネ一ブルパルスを微分回路 516にて微分したパルス (ウインドウトリガ） によりウインドウカウンタ 518がロードされたのちにそ のカウント値 "7" がロードされることにより、 ライトカウンタ 512と半周期 ずれた位相で多重部 514用の 16本分のリ一ドアドレス （リ一ドイネ一ブルパ ルス） を^しうるようになっている。
ただし、 実際は、上記ライトァドレスに対するリ―ドアドレスカ次表 1に示す ように関連付けされており、 レジスタ 513に保持された 8ビッ卜のデータ （3 8MTP) は、 上記リードカウンタ 515のリ一ドアドレスを 1つ飛ばしに出力 した 8本分のリ一ドィネーブルパルス （つまり、 残りの 8本分は未使用ァドレ ス） にて読み出される。 表 1 Write Address /Read Address 応
Figure imgf000042_0001
そして、 多重部 514は、上記のリードカウンタ 515からのリ一ドアドレス に従ってレジスタ 513からのデータ （38MTP) を 16 ： 1に多重するもの である。
これにより、 図 2 1中に示すように、上記表 1に示す関連付けをなされたリー ドアドレスによりレジスタ 5 1 3力、ら、 順次、 データ （38MTP：網かけ部で 示すデータ） 力読み出されるとともに、 関連付けのなされていない未使用リード アドレスからはデータ "0 (L) " (網かけ部以外で示すデータ） 力お読み出され て、 38MTPの 78 MTPへの乗り換えが行なわれる。
つまり、上記の ES部 5 1 Aは、 上記のュニット間同期用タイミング （38M TP) を保持したのち装置内基準 RCK (78MCK) に基づいてその 38MT ?カ読み出されることにより 38MTPタイミングを装置内基準フレームタイミ ング （78MTP) に同期させるようになっているのである。
次に、 PC部 51 Bにおいて、 微分回路 516は、 ライ卜カウンタ 512の出 力 （イネ一ブルパルス） を VCX034— 1で された上記 78 MHzクロッ クで微分することにより上記イネ一ブルパルスのエツジを検出するもので、 この エッジ検出タイミング （ウインドウ卜リガ） でウインドウカウンタ 5 18がロー ドされるようになつている。
また、 AND回路 51 7は、 上記のウインドウ卜リガを有効 Z無効にするため のもので、 具体的には、 PC 52 1により書き込み位相と読み出し位相との近づ き過ぎ 〔メモリスリップ状態 （スリップエラ一） 〕 力検出された場合、 もしくは、 装置立ち上げ （パワーオンリセット） 後には上記ウインドウ卜リガを有効にして ウインドウカウンタ 518をロードし直し （リスタートさせ） 、 それ以外のとき は上記ウインドウ卜リガをマスクしてウインドウカウンタ 518を自走させるよ うになつている。
さらに、 ウインドウカウンタ 518は、 上記のウインドウトリガにより自走す る 1/16分周の自走カウンタで、 図 20中に示すような、上記書き込み位相と 読み出し位相との関係を監視するための初期ウインドウパルス及びこの初期ウイ ンドウパルスの周期よりも長い通常 （ノーマル） ウィンドウパルスを^^するも のである。
なお、 このウィンドウカウンタ 518は、 カウン卜値を 1〜1 6とした場合に、 カウント値 "7" をデコードする毎にリードカウンタ 5 14を口一ドさせること により、 リードカウンタ 514を自身と半周期ずれた周期で動作させて、 レジス タ 513に対する書き込み位相と読み出しとを半周期ずらすようになつている。 従って、 スリップエラ一力く発生した場合、 本実施形態では、 このウィンドウカウ ンタ 5 1 8のカウント動作のみを制御すれば書き込み Z読み出しタイミングの衝 突が防止されることになる。
また、 ウインドウセレクタ 5 1 9は、 このウインドウカウンタ 5 1 8で生成さ れる各ウインドウパルス （以下、 単に 「ウィンドウ」 という） を選択するもので、 装置立ち上げ時 （V C X 0 3 4— 1からの基準 R C K ( 7 8 MC K) 力く安定する まで） ゃスリップエラ一発生時には位相監視を厳しく行なうために周期の短い初 期ウィンドウ力、 初期ウインドウによる位相監視で所定時間継続してスリップェ ラ一力く発生しなければ初期ウインドウよりも監視周期の長いノーマルウインドウ 力選択されるようになっている。
これにより、 P C部 8 2による位相監視に余裕をもたせることができ、 スリツ プエラー発生時のウィンドウカウンタ 8 2 3のリスタート （後述） による T P周 期の変化が頻発してしまうことを抑制すること力できる。 なお、 上記のウィンド ゥ切り替えはウインドウタイマ部 5 1 Cによって行なわれる。
さらに、 8ビッ卜シフト回路 5 2 0は、 上記の微分回路 5 1 6の出力 （ライト イネ一ブルパルス） を 8ビットシフトすることにより、 P C 5 2 '1でのウィンド ゥとの位相比較タイミングを合わせるためのものであり、 P C 5 2 1は、上記の ライトイネーブルパルスとウインドウセレクタ 5 1 9で選択されたウインドウと の位相を比較して、 ライトイネーブルパルスがウインドウのエッジに引っ掛かる か否かを監視するもので、 ライトイネーブルパルスがウィンドウのエッジに引つ 掛かれば、 メモリスリップ状態としてスリップエラ一を発生するようになってい る。
そして、 スリップエラー力発生した場合は、 ウィンドウカウンタ 5 1 8がリス タートされてリードカウンタ 5 1 5による読み出し位相力正常な位置 （タイミン グ） に戻される。 このとき、 ウインドウセレクタ 5 1 9力初期ウインドウを選択 するようウインドウタイマ部 5 1 Cにより制御され、初期ウインドウによる位相 監視が開始される。
さらに、 ウィンドウタイマ部 5 1 Cにおいて、 l m s Z l 0 0 m sカウンタ 濫視 （内部） タイマ〕 5 2 2は、 初期ウインドウによる位相監視周期 （1 m s /100ms) をカウントするためのものである。 なお、 この監視タイマ 522 は、 PC 521にてスリップエラー力く検出された場合はリスタートする。
また、 セレクタ 523は、 このウインドウタイマ部 51じで された各位相 監視周期 （lmsZl 00ms) をマイコン 6 (マイコン EZF部 32-11) からの設定 ( "TIMERSEL" ) に従って選択するものであり、外部タイミングカウ ンタ （外部タイマ） 524は、 上言己 lmsZl 00ms以外の任意の初期ウィン ドウによる位相監視周期をカウン卜するためのもので、 その監視周期はマイコン 6 (マイコン EZF部 32— 11) からの外部設定信号 （ΈΧΤΤΡ")により適宜に 疋 れる o
また、 セレクタ 525は、 この外部タイマ 524で^される監視周期と、 セ レクタ 523で選択された監ネ 期 (lms/100ms) とのいずれかを、 マ イコン 6 (マイコン EZF部 32-11) からの設定（"EXTPSEL") に従って選択 するものである。
つまり、 本実施形態のウインドウタイマ部 51 Cは、 PC 521での初期ウイ ンドウによる位相監視周期 （タィマ周期） を、 1ms, 100ms及び外部設定 の中から M:に選択 （設定） できるようになっているのである。 なお、 この設定 例を次表 2に示す。 表 2 タイマ設定表
Figure imgf000045_0001
そして、 ウィンドウ選択信号 回路 526は、上記のセレクタ 525で慰冬 的に選択されたタイマ周期内に PC 521にてスリップエラーが検出されるか否 力、を^!し、上記タイマ周期内にスリップエラー力 <検出されず上記タイマ周期が タイムアウトした場合にウインドウセレクタ 519にノーマルウインドウを選択 させる切り替え信号を生成するものである。 ただし、 上記タイマ周期内外に関わ らず、 PC 52 1にてスリップエラ一が検出された場合は、 ウインドウセレクタ 5 19に初期ウインドウを選択させる切り替え信号を生成する。
これにより、 PC 52 1では、 例えば図 22 A及び図 22 Bにそれぞれ示すよ うに、 初期ウィンドウもしくはノーマルウィンドウによる位相監視中にそのウイ ンドウから上記のリ一ドイネ一ブルパルス力外れてスリップエラー力発生すると、 初期ウインドウが選択されて初期ウインドウによる位相監視力く行なわれ、 この初 期ウインドウによる位相監視中に上記タイマ周期内にスリップエラー力発生せず 上記タイマ周期がタイムァゥ卜した場合は、 初期ウインドウからノーマルウイン ドウへの切り替えが行なわれて、 ノーマルウィンドウによる位相監視が行なわれ る。
ただし、 図 22 Bでは、 ΕΧπΡの†から次の†のサンプリング周期間にリ―ド イネ一ブルパルスがウインドウから外れなければ初期ウインドウへの切り替えを 行なうため、 実際、 ウィンドウの切り替え時間は最大タイマ周期 X 2倍となる。 なお、 初期ゥィンドウへの切り替えは、 上記スリップエラ一発生時だけでなく、 装置立ち上げ時 （パワーオンリセット時） にも行なわれる。 また、 ウインドウの 切り替えは、 例えば、 ライトカウンタ 5 12のライトァドレスが 0の位置にて行 なう。
次に、 位相差検出部 5 1 Dにおいて、 微分回路 527は、 £3部51八の 回路 5 1 1にラッチされた上記 38MTPを主 PLL回路 34の VCXO 34- 1で^^された 78MHzクロックで微分することにより、 38MTPのエッジ を検出するものであり、 オフセッ卜カウンタ/ラッチ部 528は、 このエッジ検 出タイミングで、 1/32分周のカウント動作をスタートし、 そのカウン卜値を フレーム^^カウンタ 529に検出したオフセッ卜値 （位相差） としてロードす るためのもので、 次のように動作するようになっている。
① PC部 51 Bにおいて初期ウインドウによる位相監視が行なわれている間は、 ES部 51 Aに対する上記の読み出し位相力安定していないものとして、 毎周期 (毎フレーム） 、 ES部 5 1 Aによる夕イミング乗り換え後の 78MTPにて、 その時のカウント値をラッチするとともに TP生成カウンタ部 5 1 Eにロードす る。
② PC部 5 1 Bにおいてノーマルウインドウによる位相監視が fi1なわれている 間は、 上記の読み出し位相力或る禾 MSは安定していると考えられるので、 初期ゥ インドウによる位相監視中に最後にラッチしたカウント値、 毎フレーム、 フレー ム生成カウン夕 529にロードする。
これにより、 フレーム «カウンタ 529は、 常に、 オフセッ卜カウンタ Zラ ツチ部 528で検出されたオフセッ卜値 （位相差） からカウントをスタートする ので、 そのカウン卜値 "9 7 1 9" をデコーダ 530によりデコ一ドしたときの パルスを FF回路 53 1で 1ビット遅延させて出力すると、 カウント値 "0" の タイミングでフレームタイミングパルスが出力されることになる。 つまり、上記 のオフセット値分だけ前にフレームタイミングが出力されることになり、 ES部 51 A通過前後のフレームタイミングの位相差が吸収される。
なお、 図 18において、 クロック断検出部 5 1 Fは、 ワーク （プロテクト） ュ ニット 3 A (3 B) から引き込んだ 38MCKのクロック断を検出するもので、 図 19に示すように、 前述した RCKセレクタ回路 32一 8におけるクロック断 検出部 （L OS) 32 - 8 - 1, 32 - 8 - 2 (図 2参照） のクロック断検出回 路 320 (図 3参照） と同様の、 FF回路 5 1 F— 1, 51 F— 2， 51 F— 4, 反転回路 5 1 F-2' 及び OR回路 5 1 F— 3を用いた回路構成を有しており、 クロック断が検出されると、 その旨がマイコン I/F部 32— 1 1を介してマイ コン 6へ通知されるようになっている。
以上のような構成により、 プロテクションュニット 3 B側のク口ック位相保護 部 51では、 ワークュニッ卜 3 A力、らの 8 kHzのュニッ卜間同期用タイミング パルス （Tp i ： 38MTP) を、 この 38 MT Pとともに入力される 38. 8 8 MHzのュニット間同期用クロック （Tc i ： 38MCK) を 1ノ 8カウンタ 512からのライトイネーブルパルスに従ってレジスタ 513に書き込むことに より、 38. 88Mb p sタイミングを 8倍の周期にしてレジスタ 5 13に書き 込む。
一方、 レジスタ 513に書き込まれたデータ （38MTP) は、 VCX034 一 1で^^される 78 MHzの基準 RCKをリードカウンタ 51 5により 1/1 6分周したリ―ドイネ一ブルパルス 〔ただし、 リ一ドアドレスを 1つ飛ばし （前 記表 1参照） に出力した 8本のイネ一ブルパルス〕 に従って読み出されて多重部 514にて多重される。 これにより、 38MTPから 78MTPへのタイミング 乗り換え力行なわれる。
このとき、 PC部 51 Bでは、 上記の書き込み位相と読み出し位相とが重なら ないように、 上記のウインドウを用いた位相差の監視が PC 52 1により行なわ れている。 例えば、 パワーオンリセッ卜が解除された後では、 PC部 51 Bは、 図 23に示すように動作する。
即ち、 ライ卜カウンタ 5 12のライトイネーブルパルスの微分信号 （符号 8参 照） をトリガにしてウインドウカウンタ 518が口一ドされて （点、線矢印 9参 照） カウント動作がスタート （自走） する。 一方、 上記のライトイネーブルパル スは 8ビットシフ卜回路 520にて 8ビット分シフ卜され （点線矢印 10参照） 、 この 8ビットシフ卜後のライトイネーブルパルス （PCトリガ） と初期ウインド ゥとの位相比較が PC 52 1にて行なわれる。
このとき、上記 P Cトリガが初期ウインドウの中心に位置するタイミングで読 み出しが行なわれれば、 書き込み位相と読み出し位相とが正常な （半周期ずれ た） 位相関係になるので、 ウィンドウカウンタ 5 18のカウント値か' "7" にな つた時点でリードカウンタ 5 14を口一ドする （点線矢印 11参照）
その後は、 上記 PCトリガがウインドウから外れない限り、 ウインドウカウン タ 518， リードカウンタ 5 15は自走する。 そして、 例えば図 24に示すよう に、初期ウインドウによる位相監視中に、上記 P Cトリガが初期ウインドウカヽら 外れず、 ウインドウタイマ部 51 Cの監視タイマ 522がタイムァゥ卜 （図 24 では、 タイマ周期 = lms) した場合は、 ウィンドウ切り替え信号がウインドウ カウンタ 518のカウント値 "0" の位置 （図 24ではカウント値 = 1~16と しているので "1" の位置） でウインドウセレクタ 5 19に供給されて、初期ゥ ィンドウからノーマルウインドウへのウインドウ切り替え力行なわれる （点線矢 印 12 , 13参照） 。
一方、初期ウインドウでの位相監視中に、上記 PC卜リガが、 図 25中に網か け部 14で示すように初期ウインドウの左側、 もしくは、 図 26中に網かけ部 1 5で示すように初期ウィンドウの右側に外れた場合は、 いずれの場合も、 スリツ プエラー信号が Hレベルとなり、 ライ卜カウンタ 5 1 2のライトイネーブルパル スの微分信号 （符号 1 6参照） によりウインドウカウン夕 5 1 8をロードし直し て初期ウインドウをはり直し、 リードカウンタ 5 1 5も初期状態に設定する （符 号 1 7参照） 。
また、 通常ウインドウでの位相監視中に、 上記 P C卜リガが、 図 2 7中に網か け部 1 8で示すように初期ゥィンドウの左側、 もしくは、 図 2 8中に網かけ部 1 9で示すように初期ウインドウの右側に外れた場合は、 いずれの場合も、 スリッ プエラ一信号が Hレベルとなり、 次のライトカウンタ 5 1 2のライトイネーブル パルスの微分信号 （符号 2 0参照） によりウインドウカウンタ 5 1 8をロードし 直すとともに、 ウインドウを初期ウインドウに切り替える （点線矢印 2 1参照） 。 以上のようにして、 書き込み位相と読み出し位相との近づき過ぎ （スリップェ ラー） 力検出される度に、 ウインドウカウンタ 5 1 8がリスタートされて読み出 し位相力適切な位置まで戻されるとともに、 初期ウィンドウによる位相監視力行 なわれる。
ところで、 上記のように E S部 5 1 Aによるタイミング乗り換えカ《行なわれて いる際、 位相差検出部 5 1 Dにて、 入力された 3 8 1^1丁？と£ 3部5 1 Aを通過 した後の 7 8 MT Pとの位相差 （オフセッ卜値） 力検出されている。
即ち、 例えば図 2 9及び図 3 0に示すように、 まず、 受信 3 8 MT Pを微分回 路 5 2 7により微分したパルス （符号 7 1参照） にてオフセットカウンタ Zラッ チ部 5 2 8カ、 ロード値 " 6 " をロード （矢印 7 2参照） してカウント動作 （自 走） を開始する。
このとき、 P C部 5 1 Bにおいて初期ウインドウによる位相監視力行なわれて いれば、 オフセットカウンタ Zラッチ部 5 2 8は、 E S部 5 1 Aにて乗り換えら れた 7 8 MT P (矢印 Ί 3参照） にてそのときのカウント値 （図 2 9では位相差 検出によるビットディレイが最小の場合で " 1 5 " ， 図 3 0では同ビッ卜ディレ ィが最大の場合で " 1 4 " ) を検出した位相差 （オフセット値） としてフレーム ^カウンタ 5 2 9にロードする （矢印 7 5参照） とともに、 ラッチする （矢印 7 4参照） 。 なお、 このときラッチされたオフセット値は、 初期ウインドウ—ノーマルウイ ンドウ切り替え後のノーマルウインドウによる位相監視中のオフセッ卜値として、 毎フレーム、 フレーム生成カウンタ 529に口一ドされることになる。
そして、 フレーム生成カウンタ 529は口一ドされたオフセッ卜値からカウン 卜をスタートし、 そのカウン卜値 "97 19" をデコーダ 530がデコードする 毎に TPを FF回路 531で 1ビッ卜遅延させて出力することにより、 ラッチさ れたオフセット値だけ前のタイミングで E S部 5 1 Aによるタイミング乗り換え 後の 78MTPを出力させる （矢印 76参照） 。 これにより、 ES部 51 A通過 前後 （タイミング乗り換え前後） の 8 kHフレームタイミングの位相差が吸収さ れる。
なお、 E S部 51 Aによるタイミング乗り換え後の 78MTPが正規のタイミ ングがずれた場合には、 誤ったタイミングで 78MTP力 <生成'出力されること になるカ^ 前述したように後段のフレーム位相保護部 52により 3フレーム保護 がとられているので、 その 78MTPは無効になる。 また、 図 29及び図 30中 に示す FF回路 5 1 1による 1ビッ卜ディレイは位相差検出部 5 1Dのオフセッ トカウンタ Zラッチ部 528カ<動作している範囲でレジスタ 5 13に対する読み 出しを行なうために用いられる。 さらに、 ワークユニット 3 A側のクロック位相 保護部 5 1でもプロテクトュニッ卜 3 B側からのュニッ卜間同期用タイミング (38MTP, 38MCK) を引き込んで上記と同様の処理を行なっている。 以上のように、 プロテクションュニット 3 B側のク口ック位相保護部 5 1では、 ワークュニッ卜 3Aの MFT回路 32— 9から引き込んだュニッ卜間同期用タイ ミンク、'パルス （38MTP) を基に、 常に、 ワークユニット 3 A側の 8 kHzフ レームタイミングに高精度に同期した 8 kHzの 78 MTPを生成することがで きる。
(D) MTPES回路 32— 10の詳細説明
図 31は前記の MT P E S回路 32— 10の詳細構成を示すプロック図である が、 この図 3 1に示すように、 本実施形態の MT P E S回路 32— 10は、上述 したクロック位相保護部 51と略同様の構成を有している。 即ち、 ES部 （第 2 メモリ部） 81， 位相比較 （PC) 部 82, ウィンドウタイマ部 83， 位相差検 出部 （第 2位相差補正制御部） 84及び TP生成カウンタ部 （第 2フレームタイ ミング生成カウンタ部） 85をそなえて構成されている。
これは、上述したクロック位相保護部 51力 <、 ュニッ卜間同期用タイミング (38MTP) をワークュニッ 卜 3 A (もしくは、 プロテクションュニット 3 B) 側で生成されている 8 kH zフレームタイミング （78MTP) に同期させ るためのものであつたのに対し、 本 MTE S回路 32— 10カ^ M FT回路 32 一 9で生成された 8 k H zフレームタイミング （ 78 MT P：図 31では Master 8 TPと表記） を BP I F部 31の PL L回路 31一 2で生成される 78 MHz のマスタークロック （LSI Master Clock(Master 78))に同期させるためのもので あることの違いのみであるからである。
このため、 £3部81は、 シリアル Zパラレル （SZP) 変換回路 812及び パラレル /シリアル（PZS) 変換回路 813から成る ES回路 810， ライト カウンタ （1/16分周カウンタ） 811， リードカウンタ （1/16分周カウ ンタ） 812及び 3ビットシフ卜回路 815をそなえて構成され、 PC部 82は、 微分回路 821， AND回路 822， ウィンドウカウンタ 823 , ウィンドウセ レクタ 824， 8ビットシフト回路 825及び位相比較器 (PC) 826をそな えて構成されている。
また、 ウィンドウタイマ部 83は、 lmsZl 0 Omsカウンタ （監視タイ マ） 831, セレクタ 832, 834, 外部タイミングカウンタ （外部タイマ） 833及びウインドウ選択信号 回路 835をそなえて構成され、 位相差検出 部 84は、 2ビッ卜幅パルス伸長回路 841， 微分回路 842, オフセッ卜カウ ンタ 843, 1入力反転型の AND回路 844， オフセットラッチ回路 845及 びオフセッ卜セレクタ 846をそなえて構成されている。
ここで、 ES部 81において、 ライトカウンタ 811は、 MFT回路 32 - 9 を介して主 PL L回路 34— 1から供給される 78 MH zの基準 R C Kを 1 / 1 6分周することにより、 SZP変換回路 812用の 16本分のライトァドレス (ライトイネーブルパルス） を^するものであり、 SZP変換回路 812は、 このライトカウンタ 811からのライ卜イネ一ブルパルスに従って、 MFT回路 32— 9で生成された 8 kHzフレームタイミングパルス （78MTP) を 1 ： 16に SZP変換するものである。
また、 リードカウンタ 814は、 上記の 78 MHzのマスタ一クロックを受け て、 上述したクロック位相保護部 51におけるリードカウンタ 515と同様に、 PC部 82におけるウインドウカウンタ 823に常に同期 （従属） して動作する 1/16分周カウンタで、 この場合も、 例えば、 ウィンドウカウンタ 823の力 ゥント値 T 力ロードされることにより、 ライ卜カウンタ 811と半周期ずれ た位相で 16本のリードアドレス （リ一ドィネーブルパルス） を^するように なっている （ただし、 この場合は、 未使用アドレスは無い） 。
さらに、 ？73変換回路813は、 このリードカウンタ 814からのリードア ドレス （リードイネ一ブルパルス） に従って SZP変換回路 813からの 16ノ、。 ラのデ一夕 （78MTP) を PZS変換することにより多重するもので、 これに より、 例えば図 32に示すように、 M F T回路 32— 9で生成された 8 k H zフ レームタイミングパルス （78MTP) の BP I F部 31からの ·78 MHzマス タ一クロックへのタイミング乗り換え力《行なわれる。 なお、 3ビットシフト回路 815は、 この PZS変換後の 78MTPを 3ビット分シフト （遅延） させるも のである。
また、 位相差検出部 84において、 2ビット幅伸長回路 841は、 後段の微分 回路 842にて MFT回路 32— 9からの上記 8 k H zフレームタイミング （Ma ster 8K TP： 1ビッ卜幅） を BP I F部 31からのマスタ一クロック（Master 7 8)にて微分できるよう 2ビット幅に伸長するものであり、 微分回路 842は、 こ のように 2ビット幅に伸長された上記 8 kH zフレームタイミング （Master 8K TP) をマスタ一クロック（Master 78) にて微分することにより微分パルス （エツ ジ検出タイミング） を得るものである。
さらに、 オフセットカウンタ 843は、 この微分回路 842からの微分パルス によりロードされマスタ一クロック（Master 78) に従って自走する位相差 （オフ セッ卜値） 検出用のカウンタであり、 オフセットラツチ回路 845は、 このオフ セットカウンタ 843のカウント値 （オフセッ卜値） を 3ビットシフ卜回路 81 5により 3ビッ卜分シフ卜されたタイミング乗り換え後の 78MTPにてラッチ するものである。 ただし、 このラッチは、 この場合も、 PC部 82において初期ウィンドウによ る位相監視が行なわれている場合にのみ行なわれ、 ノーマルウインドウによる位 相監視力く行なわれている場合には AND回路 844によりラッチイネ一ブルパル スがマスクされて初期ウインドウによる位相監視の最後に検出されたオフセッ卜 値が保持されるようになっている。
また、 オフセットセレクタ 846は、 オフセッ卜カウンタ 843で検出された オフセット値とオフセッ卜ラッチ回路 845でラッチされているオフセッ卜値と を選択するもので、 具体的には、 PC部 82において初期ウインドウによる位相 監視力行なわれている場合にはオフセットカウンタ 843で検出されたオフセッ 卜値を選択し、 ノーマルウィンドウによる位相監視が行なわれている場合にはォ フセットラツチ回路 845にラッチされているオフセット値を選択するようにな つている。
これにより、 初期ウィンドウによる位相監視中はオフセットカウンタ 843で 検出されたオフセット値が、 毎周期 （毎フレーム） 、 カウンタ部 85に 口一ドされ、 ノーマルウインドウによる位相監視中は初期ウインドウによる位相 監視の最後にォフセットラッチ回路 845にラッチされたオフセット値が、 毎周 期、 TP^ ^カウンタ部 85にロードされる。
つまり、上記のオフセットカウンタ 843, AND回路 844， オフセットラ ツチ回路 845及びオフセッ卜セレクタ 846は、 クロック位相保護部 5 1にお ける位相差検出部 51Dのオフセットカウンタ ラッチ部 528と同様のオフセ ットカウンタ ラッチ部 847を形成しているのである。
なお、 PC部 82及びウインドウタイマ部 83の構成については、 図 18によ り前述した PC部 51 B及びウインドウタイマ部 51 Cとそれぞれ同様であるの で、 その詳細な説明を省略する。 また、 TP生成カウンタ部 85も、 図 18に示 す TP^fi¾カウンタ部 51 Eと同様の構成を有している。
以上のような構成により、 本 MTPES回路 32—10では、 MFT回路 32 一 9で^^された 8 kHzのフレームタイミング （78MTP) を ES部 81に てマスタ一クロックに乗り換える。 このとき、 ES部 8 1に対する 78MTPの 書き込み位相と読み出し位相との関係が、 PC部 82により、前記のクロック位 相保護部 5 1における P C部 5 1 Bと同様に、 上記の各ウインドウを用いて監視 制御 （クロック位相保護） される （図 3 3参照） 。
なお、 この場合も、 P C部 8 2では、 装置立ち上げ後やスリップエラ一発生時 には、 装置のクロック周波数成分が安定するまでの間 （監視タイマ 8 3 1がタイ ムアウトするまで） は監視ウィンドウを狭くすること （初期ウィンドウ） により 位相を厳しく監視し、 安定後 （監視タイマ 8 3 1がタイムアウトした時） には監 視ウインドウを広げること （ノーマルウインドウ） により、 位相監視に余裕をも たせて、 スリップエラ一発生時のウインドウカウンタ 8 2 3のリスター卜による T P周期の変化の頻発を抑制している。
また、 このとき、 位相差検出部 8 4では、 E S部 8 1による乗り換え前後の 7 8 MT Pの位相差を検出しており、 この位相差が無くなるように T P ^力ゥン タ部 8 5のカウント動作 （T P« ^期） を制御している。 この位相差検出部 8 4による制御は、 図 2 9及び図 3 0により前述した位相差検出部 5 1 Dによる制 御と同様に行なわれる。
即ち、 図 3 4及び図 3 5に示すように、 まず、 M F T回路 2 9力、らの上記 8 k H zフレームタイミング （ 7 8 MT P：符号 9 1参照） を 2ビット幅伸長回路 8 4 1で 2ビッ卜幅に伸長し （符号 9 2参照） 、 そのパルスを微分回路 5 2 7にて B P I F部 3 1からのマスタ一クロックにて微分したパルス （符号 9 3参照） に てオフセットカウンタ 8 4 3力く、 口一ド値 " 6 " をロード （矢印 9 4参照） して カウント動作 （自走） を開始する。
このとき、 P C部 8 2において初期ウインドウによる位相監視が行なわれてい れば、 オフセッ卜ラッチ回路 8 4 5カ^ E S部 5 1 Aにて乗り換えられた 7 8 M T P (符号 9 5参照） を 3ビットシフト回路 8 1 5で 3ビット分シフ卜 （矢印 9 6参照） したパルスにて、 そのときのオフセットカウンタ 8 4 3のカウント値 (図 3 4では位相差検出によるビットディレイが最小の場合で " 7 " ， 図 3 5で は同ビットディレイが最大の場合で " 1 9 " ) を検出した位相差 （オフセッ卜 値） としてラッチする （矢印 9 7参照） 。
このオフセッ卜値は、 フレーム ^カウンタ 5 2 9にロードされる （点線矢印 9 8参照） 。 なお、 ラッチされたオフセッ卜値は、 初期ウインドウ→ノーマルゥ ィンドウ切り替え後のノーマルウインドウによる位相監視中のオフセット値とし て、 毎フレーム、 フレーム生成カウンタ 529にロードされることになる。 そして、 フレーム カウンタ 529は口一ドされたオフセット値からカウン トをスター卜し、 そのカウント値 "97 19" をデコードする毎に TPを 1ビッ ト遅延させて出力することにより、 ラッチされたオフセッ卜値だけ前のタイミン グで ES部 8 1による乗り換え後の 78MTPを出力する （矢印 99参照） 。 これにより、 ES部 8 1通過前後 （乗り換え前後） の 8 kHzフレームタイミ ング （78MTP) の位相差が吸収されて、 MFT回路 32— 9で された 8 kHzフレームタイミング （78MTP) 力 BP I F部 3 1， 主信号 ES回路 32 - 2, クロスコネクト部 32— 3 (図 1参照） での動作クロックである上記 マスタ一クロック（Master 78) に同期する。
つまり、 本 MTPES回路 32— 10は、最終的に主信号 ES回路 32-2 (図 1参照） 用の読み出し TP (78MTP) として供給される上記の MFT回 路 32— 9で^^された 8 kHzフレームタイミング （78MTP) と、 BP I F部 31でのマスター TPとの位相関係力一致するように、 TP カウンタ部 85での上記読み出し TPの^^タイミングをコントロールしているのである。 この結果、 後述するように、主信号 ES回路 32— 2においての読み出し TP に る前後のメモリ段数のマージン （余裕） を平均的にもたせることができ、 主信号 E S回路 32 - 2に必要なメモリ段数を最小限 （後述するように 108 段） に抑えることができる。
(E) 主信号 E S回路 32— 2の詳細説明
図 36は上記の主信号 E S回路 32— 2の詳細構成を示すプロック図で、 この 図 36に示すように、 主信号 ES回路 32— 2は、 RAM 32 A， ライ卜カウン タ 32 B， リードカウンタ 32 C及びスリップエラ一検出部 32 Dをそなえて構 成されている。
ここで、 RAM (主信号メモリ部） 32 Aは、 フレーム同期部 32— 1でフレ ーム同期のとられた主信号フレームを記憶するものである。 ただし、 この RAM 32 Aのアドレス "0" の領域には、 主信号フレームデータ以外にフレーム同期 部 32— 1からの 8 kHzフレームパルス （FP) も共に書き込まれるようにな つている。
また、 ライ卜カウンタ 32 Bは、 フレーム同期部 32 B力、らの上記 8 kH z F Pをロードタイミングとしてカウント動作を開始して、 BP I F部 31からのマ スタークロックに従って RAM32 A用のライトァドレスを生成するものであり、 リードカウン夕 32 Cは上述した MTPE S回路 32一 10で夕イミング乗り換 えされた 8 kHzフレームタイミング （8 kHz TP) を口一ドタイミングとし てカウント動作を開始して、 78 MHzの装置内基準クロックに従って RAM 3
2 A用のリ一ドアドレスを生成するものである。 スリップエラー検出部 32 Dは、 RAM 32 Aのメモリスリップ状態を検出するものである。
上述のごとく構成された主信号 E S回路 32— 2では、 例えば、 図 37に示す ように、 フレーム同期部 32— 1によるフレーム同期後の主信号フレームデータ が、 BP I F部 31のマスタークロックに従って、 順次、 ライ卜カウンタ 32 B 力^^するライトアドレス領域に言己憶されてゆき、 MTPES回路 32— 10か らの 8 k H z T Pを基準として、 78 MH zの装置内基準ク口ックに従って、 順 次、 リードカウンタ 32 Cの示すァドレス領域から読み出されてゅく。
これにより、 主信号フレームデータの BP I F部 31のマスタ一クロックへの 乗り換え力行なわれる。 ここで、 MTPES部 32— 10からの上記 8 kHz T Pにてリードカウンタ 32 C力口一ドされたとき （図 37中に網かけ部で示す 0 の位置） 、 ライトカウンタ 32 Bにより上記 8 kHz FPが読み出されなかった (8kHzFP=0)場合は、 正常に乗り換えができなかったことを表すスリツ プエラーがスリップエラー検出部 32 Dにて検出される。 このスリップエラ一は マイコン I/F部 32一 11を介してマイコン 6に通知される。
なお、 図 1に示す送信用の主信号 E S回路 32— 6も、 上記の主信号 E S回路
32-2と同様の構成を有している。
次に、上記の主信号 ES回路 32— 2 (RAM32 A) のメモリ段数について 説明する。
まず、 図 38 Aに示すように上記の I F盤， STS— XCユニット 3 A, 3 B 力接続されている場合、 （D~(Dに示す各ビッ卜ディレイを総計すると、 主信号 E S回路 32-2 (RAM32 A) に対するライトタイミング （TP) の総ビット ディレイは、 最小で 31. 375ビッ卜， 最大で 92. 375ビッ卜となる。 従って、 図 38 Bに示すように、 上記ライトタイミング （TP) のビットディ レイを最小で 31ビット， 最大で 93ビッ卜と考えると、 その最大ビットディレ ィ差は 62ビッ卜となる。
ここで、 主信号 E S回路 32-2 (RAM 32 A) に対するリ一ドタイミング (TP) が、 各 I F盤 2に分配される 8 kHzフレームタイミング （19MT P) に対して 1 15ビッ卜分遅延するものとし、 その前後に例えば 22ビッ卜， 23ビッ卜分のマ一ジンをもたせようとすると、 62 + 22 + 23 + 1 = 108 ビット分のメモリ段数が必要になること力分かる。
(F) フォ一マッ卜変換回路 22- 1, 31— 1の詳細説明
図 39は図 1に示す fe¾フォーマツト変換回路 22- 1, 31—1に着目した 装置 1の構成を示すブロック図で、 この図 39に示すように、 ^フォーマ ット変換回路 22— 1， 31— 1は、 それぞれ、 送信系 31 A及び受信系 31 B をそなえて構成されている。
そして、上記の送信系 31 Aは、 例えば図 40 Aに示すように、 E S部 313， パラレル Zシリアル （P/S) 変換回路 314及び送信シリアライザ 315をそ なえており、 E S部 313に対して図 40 Aに示すような動作モード設定 (BA IDTH=0/1： AZB) 、 収容する I F盤 2の動作 ¾S (19Mb p s/78Mb p s) に応じて、 マイコン 6 (マイコン I ZF部 32-11) から行なわれるこ とにより、 図 40 A及び図 40 B中に示す の順で、 入力信号に対する速度 変換が行なわれるようになつている。
また、上記の ES部 313は、 例えば図 41に示すように、 SZP変換器 31 3-1, ?/3変換器313— 2， ESカウンタ部 313及び ESタイマ部 31 4をそなえて構成されており、上記の SZP変換器 313— 1及び PZS変換器 313 - 2にそれぞれ上記の動作モード設定がなされ、 これらの SZP変換器 3 13— 1及び PZS変換器 313— 2による上 信フレームのタイミング乗り 換えの位相監視制御が、前述したクロック位相保護部 51や MTPES回路 32 一 10と同様に、 ESカウンタ部 313及び ESタイマ部 314によって行なわ れるようになっている。 そして、 例えば、 I F盤 2側のイ^フォーマット変換回路 22— 1の送信系 3 1Aでは、 CHインタフヱース部 21から 19Mb p sの主信号が受信される場 合は動作モード Aが設定されて、 その受信主信号を STS— 3 (155Mbp s) へ速度変換し、 78Mbp sの主信号が受信される場合は動作モード Bが設 定されて、 その受信主信号を STS— 12 (622Mbp s) へ速度変換する。 一方、 STS— XCユニット 3A (3 B)側の^!フォーマット変換回路 31 一 1の送信系 31 Aでは、 常に、 動作モード B力設定されて、 S T S— T S I部 32からの一定の送信主信号 （78Mbp s) を 622Mbp sに速度変換する。 ただし、 このとき、 I F盤 2の動作速度の違い （78Mb p sZl 9 Mb s p) による変換先の信号速度 (622Mb p s/155Mb p s) の違いには、 62 2Mbp sの主信号構成が各チャンネノレ毎に異なる （図 46の （a)参照） か、 4チャンネル分ずつ同じ 〔78Mb p s X 4ビット内に 1チャンネル分 （1バイ ト） 力収容されている （図 42又は図 47の （a)参照） 〕 かの違いにより対応 している。
これにより、 fe¾フォーマツ卜変換回路 22—1の送信系 31Aでは、 I F盤 2から受信される主信号 (19Mbp s/78Mbp s) を一定のュニッ卜間伝 (155Mb p s/ 622 Mb p s) に変換して S T S _XCュニット 3 A (3B)へ送信することができ、 fe¾フォーマツ卜変換回路 31—1の送信系 31 Aでは、 STS— TS I部 32から受信される送信主信号 （78Mbp s) を一定のュニッ卜間イ^速度 （155Mbp sノ 622Mbp s) に変換して I F盤 2へ送信することができる。
次に、 図 43 Bは上記の受信系 31 Bの構成を示すブロック図で、 この図 43 Bに示す受信系 31 Bは、 デシリアライザ 311とシリアル Zパラレル （S/ P)変換回路 312とをそなえて構成されている。
ここで、 デシリアライザ 311は、入力データの fe¾速度及びクロックによら ずその入力データを 155Mb p sの 4パラレルデータ及び 155 MHzのクロ ックに変換するものであり、 SZP変換回路 312は、 このデシリアライザ 31 1力、らの 155. 52Mb p sの 4パラレルデータとクロックをそれぞれ 8パラ レルデータとクロックに変換するものである。 そして、 この SZP変換回路 312には、 外部端子 （図示省略） を介して図 3 9 Aに示すような動作モード設定 (BANDWIDTH=0/1:A~C) が、 受信する主信号 (STS- 3/12) に応じて、 マイコン 6 (マイコン I /F部 32— 11 ) 力、 ら行なわれるようになつている。 これにより、 その設定された動作モードに従つ た受信主信号の速度変換が行なわれる （図 44参照） 。
例えば、 STS— XCュニット 3 A (3 B)側の受信系 31 Bでは、 I F盤 2 からの受信主信号 （STS— 3 12) を 78 Mbp sのュニット内 ί¾¾速度に 変換する があるので、動作モ一ド CZB力く設定される。 一方、 I F盤 2側の 受信系 31 Bでは、 3丁3— じュニッ卜 3 A (3 B) からの受信主信号 (ST S— 3Z12) を 19Mbp s/78Mbp sのュニッ卜内 fe¾ ^に変換する 必要があるので、 動作モード AZB力設定される。
ただし、 動作モード Bと Cについては、 変換元の入力信号速度 (622Mb p sZ 155Mbp s) の違 L、が、 622Mbp sの主信号構成が各チヤンネル毎 に異なる （図 46の （a)参照） か 4チャンネル分ずつ同じ （図 44又は図 47 の （a) 参照） であるかの違いなので、 設定値としては同じ値 (BANDWIDTH=1)が これにより、 STS— XCユニット 3A (3 B)側の受信系 31 Bでは、 I F 盤 2の扱う信号速度によらず、 受信主信号を STS— XCュニット 3A (3B) へのュニット内 fe¾速度 (78Mb p s) に変換することができ、 I F盤 2側の 受信系 31 Bでは、 S T S— X Cユニット 3 A ( 3 B ) 力、らの受信主信号を対応 する I F盤 2が扱う信号繊に速度変換することができる。
ここで、 上記の動作モード A〜Cでのフォーマツ卜変換例を図 45〜図 47に それぞれ示す。
まず、動作モード Aでは、 図 45中の （a) に示すように、 1データ系列当た り 155Mbp sでそれぞれ同じ信号が 4パラレル入力 （DataO-4)される受信フ レームのうちの 1本 （例えば、 Data3)のみについて、 図 45中の （b)及び （ c) に示すように、 デシリアライザ 311によるデシリアライズ （シフト） 処理 が施されたのち S/P変換回路 312による SZP変換力行なわれることにより、 最終的に、 19Mbp s (8パラレル） のデータが得られる。 また、 動作モード Bでは、 図 46中の （a) に示すように、 1データ系列当た り 155Mb p sでそれぞれ異なる信号が 4パラレル入力 （DataO- 4)される受信 フレーム （計 622Mbp s) の全てについて、 図 46中の （b) 及び （c) に 示すように、 デシリアライザ 311によるデシリアライズ （シフト） 処理が施さ れたのち SZP変換回路 312による SZP変換が行なわれることにより、 最終 的に、 78Mbp s (8パラレル） のデ一タカ得られる。
さらに、 動作モード Cでは、 図 47中の （a) に示すように、 1データ系列当 たり 155Mb p sでそれぞれ同じ信号が 4パラレル入力 （DataO-4)される受信 フレームの全てについて、 図 47中の （b) 及び （c) に示すように、 デシリア ライザ 311によるデシリアライズ （シフト） 処理が施されたのち SZP変換回 路 312による SZP変換力行なわれることにより、 最終的に、 78Mbp s (8パラレル） のデータ力得られる。
ただし、 上記の図 45〜図 47中の （b) 及び （c) には、 いずれも、 4パラ 入力の受信フレームのうちの 1本 （Data3)に着目した動作を示している。
のように、 本 fe¾装置 1では、 上述のごとく構成された β¾フォーマツ卜 変換回路 22— 1， 31— 1をそなえることで、 I F盤 2の収容ネットワークァ プリケ一シヨン （受信した主信号の ί 速度） に関わらず、主信号は一定のュニ ット間 及びュニット内 β¾¾度に、 順次、 変換されて されるので、 I F盤 2の扱う信号 (ネットワークアプリケーション） に応じて個別の変換 回路をそなえる必要が無い。 従って、 本 β¾装置 1の装置規模を増大させること なく、 各種ネットワークアプリケーション用の I F盤 2を装備することができる。 また、 各 β¾フォーマツ卜変換回路 22— 1, 31-1には、 それぞれ、 同じ 構成の送信系 31 Α, 受信系 31 Βをそなえればよいので、必要な部品点数が削 減され、 これにより、 装置開発手番が削減されて、 装置開発期間を大幅に短縮す ることができる。 さらに、上記の速度変換は、 マイコン 6 (マイコン I Z F部 2 4， 32-11) からの動作モ一ド設定により、 適宜に、 変更することか可能な ので、 共通の伝送フォ一マツ卜変換回路 22-1, 31— 1で、 多彩なネットヮ ークアプリケーション用の I F盤 2を収容すること力河能になる。
(G) その他 なお、 I F盤 2における主 PLL回路 23や RCKセレクタ回路 21— 5， M TPES回路 21— 7は、 それぞれ、 STS— XCュニッ卜 3 A (3 B) におけ る主 PL L回路 34や RCKセレクタ回路 32-8, ]^丁？£3回路32— 10 と略同様の構成を有している。
従って、 MTPES回路 32 - 10力！]:述したように M FT回路 23— 9にお けるクロック位相保護部 51と略同様の構成を有していることからも、必要な部 品点数がさらに削減されており、 装置規模の削減， 装置開発の早謝匕に大いに寄 与している。
また、 した実施形態では、主信号処理としてクロスコネク卜処理を適用し た場合を例にして説明した力、 各 I F盤 2からの主信号のフレーム先頭位置を揃 えた状態で行なう必要のある処理 （例えば、 多重処理等） であれば同様に適用さ れる。
そして、 本発明は上述した実施形態に限定されるものではなく、 本発明の趣旨 を逸脱しない範囲で種々変形して実施すること力できる。 産 の利用可肯
以上のように、 本発明によれば、 I F盤も含めて装置内に分配する基準フレー ムタイミングの位相変動を最小限に抑制することで、 各 I F盤からの受信主信号 のビットディレイのバラツキを最小限に抑えることができるので、 ポインタ処理 技術を用いずに、 しカヽも、 必 なメモリ容量を最小限に抑えながら、 受信主信号 を装置内基準フレームタイミングに乗り換えること力河能になる。 従って、 SD Ηβ¾装置の小型化， 低コスト化， 性能向上等に大いに寄与し、 その有用性は極 めて高いと考えられる。

Claims

請求の範囲
1. 複数チヤンネノレ分のチャンネルデ一タカ、ら成る SDH伝送方式に準拠した 主信号フレームを収容する複数のインタフヱ一スユニット （2) と、
該インタフヱ一スユニット （2) を収容し該主信号フレームに対して所定の主 信号処理を施す主信号処理ュニット （ 3 A) とをそなえるとともに、
該主信号処理ュニット （3 A) 力く、
装置内基準リファレンスクロックを基に装置内基準フレームタイミングを生成 するフレームタイミング «部 （32— 9) と、
該フレームタイミング^^部で^^された該装置内基準フレームタイミングを 該インタフェースユニットに分配するフレームタイミング分配部 (32-9) と、 該主信号フレームを一時的に保持する主信号メモリ部 （32 A) を用いて該主 信号フレームのフレームタイミングを該装置内基準フレームタイミングに同期さ せる主信号タイミング乗り換え部 （32— 2) とをそなえ、 且つ、
該インタフェースュニット （2) 力く、 それぞれ、
該主信号処理ュニットの該フレームタイミング分配部 (32-9) から分配さ れる該装置内基準フレームタイミングに基づいて該主信号フレームの該主信号処 理ュニットへの送出処理を行なう主信号送出処理部 （21) をそなえて L、ること を特徴とする、 SDHiS¾装置。
2. 該主信号処理ュニッ卜 （ 3 A)が、
該主信号タイミング乗り換え部 （33— 2)からの該主信号フレームについて チャンネルデータ単位のクロスコネクト処理を施すクロスコネクト部 （32) を そなえていることを特徴とする、 請求の範囲第 1項記載の S D Ηί 装置。
3. 該インタフヱースュニッ ト （2)力く、
該主信号フレームにフレーム同期信号を付与するフレーム同期信号付与部 （ 2 1 - 2) をそなえるとともに、
該主信号処理ュニット （3 Α) 力く、 該インタフヱ一スユニット （2) からの該主信号フレームから該フレーム同期 信号を検出して該主信号フレームの同期をとるフレーム同期部 （32— 1) を該 インタフェースュニッ卜 （2)毎にそなえていることを特徴とする、 請求の範囲 第 1項記載の S D H伝送装置。
4. 該インタフヱ一スユニット （2)力、
該主信号フレームを所定のュニット間伝送速度に変換して該主信号処理ュニッ 卜へ ί する第 速度変換部 (22-1) をそなえるとともに、
該主信号処理ュニッ卜 （3A)が、
該ィンタフェースュニット （ 2 ) の該第 1 速度変換部 (22-1)からの 該主信号フレームを所定の装置内 fe¾速度に変換する第 2伝送 変換部 (31 —1)を該インタフェースユニット （2)毎にそなえていることを特徴とする、 請求の範囲第 1項記載の S D H伝送装置。
5. 該主信号処理ユニット （3A)力く、
該装置内基準リファレンスクロックについて P L L処理を施す主 P L L回路 (34) と、
該主 PLL回路 （34) による PL L処理済みの装置内基準リファレンスクロ ックについて PLL処理を施して該第 2fe¾速度変換部 (31-1)用の動作ク ロックとして供給するために該第 2伝送速度変換部 (31-1)毎に設けられた 副 PL L回路 （31— 2) とをそなえていることを特徴とする、請求の範囲第 4 項記載の SDHiSl装置。
6. 該主 PL L回路 (34)力く、
上記の P L L処理済みの装置内基準リファレンスクロックを該副 P L L回路 (31-2)別に出力するための分配出力部 （34— 9) をそなえていることを 特徴とする、請求の範囲第 5項記載の SDH伝送装置。
7. 少なくとも、該副 PLL回路 （31-2) のうちのいずれかが該装置内基 準リファレンスクロックに基づレ、て装置内基準のマスタ一クロックを生成するよ うに構成されるとともに、
該主信号処理ュニッ卜 （3 A) に、
該フレームタイミング 部で された該装置内基準フレームタイミングを 該マスタ一クロックに同期させるフレームタイミング乗り換え部 （3 2— 1 0 ) 力設けられたことを特徴とする、 請求の範囲第 5項記載の S D Ηί 装置。
8. 該主信号処理ュニッ卜が、 現用 ( 3 Α) 及び予備用 ( 3 Β) の冗長構成に なっている場合に、
該主信号処理ユニット （3 Α， 3 Β) が、 それぞれ、
現用 Ζ予備用の各装置内基準リファレンスクロックのうち正常な方を選択する リファレンスクロック選択部 （3 2— 8 ) をそなえていることを特徴とする、請 求の範囲第 1項記載の S D Η伝送装置。
9. 該主信号処理ユニット （3 A, 3 Β) 力、
外部からのク口ック選択指示に従って該リファレンスクロック選択部における クロック選択の設定を行なうクロック選択設定インタフェース部 （3 2— 1 1 ) をそなえていることを特徴とする、 請求の範囲第 8項記載の S D Ηί5¾装置。
1 0. 該主信号処理ュニッ卜が、 現用 ( 3 Α) 及び予備用 （3 Β) の冗長構成 になっている場合に、
上記の各主信号処理ユニット （3 Α， 3 Β) 力、
該装置内基準リファレンスクロックに基づくュニット間同期用タイミングを相 互に受け渡すことにより、 それぞれにおける装置内基準フレームタイミングを相 互に同期させるように構成されたことを特徴とする、請求の範囲第 1項記載の S D H 装置。
1 1 . 該現用の主信号処理ュニッ卜 （3 Α) におけるフレームタイミング^ 部 （3 2— 9 ) 力く、 所定の力ゥン卜動作により該ュニット間同期用タイミングを生成する第 1力ゥ ンタ部 （53) をそなえるとともに、
該予備用の主信号処理ュニッ卜 （3 B) におけるフレームタイミング生成部 (32-9) が、
該第 1カウンタ部 （53) で^^される該ュニッ卜間同期用タイミングを、 ク 口ック位相保護を施しながら、 該装置内基準リファレンスクロックに基づいて該 現用の主信号処理ュニットにおける該装置内基準フレームタイミングに同期した フレームタイミングに乗り換えるクロック位相保護部 （51) と、
該クロック位相保護部 （51) からの該フレームタイミングについてフレーム 位相保護を施すフレーム位相保護部 （52) と、
該フレーム位相保護部によるフレーム位相保護後のフレームタイミングに基づ いて所定のカウン卜動作を行なうことにより自身における装置内基準フレームタ イミングを^^する第 2カウンタ部 （53) とをそなえていることを特徴とする、 請求の範囲第 10項記載の S D Ηί 装置。
12. 該クロック位相保護部 （51) 、
該ュニット間同期用タイミングを保持したのち該装置内基準リファレンスクロ ックに基づいて当該ュニット間同期用タイミングが読み出されることにより該ュ ニット間同期用タイミングを該装置内基準フレームタイミングに同期させるため の第 1メモリ部 （51 Α) と、
該第 1メモリ部 （51 Α)から読み出された該ュニット間同期用タイミングに 基づ 、て所定の力ゥン卜動作を行なうことにより、 該装置内基準フレームタイミ ングに同期した該フレームタイミングを生成する第 1フレームタイミング^カ ゥンタ部 (51 Ε) と、
該第 1メモリ部 （ 51 Α) を する前後のュニット間同期用タイミングの位 相差を検出して当該位相差力無くなるように該第 1フレームタイミング^ fiKカウ ンタ部 （51E) でのカウント動作を補正制御する第 1位相差補正制御部 (51 D) とをそなえていることを特徴とする、 請求の範囲第 11項記載の SDH
13. 該フレームタイミング乗り換え部 （32— 10) 力く、
該フレームタイミング生成部で生成された該装置内基準フレームタイミングを 保持したのち該マスタ一クロックに基づいて当該装置内基準フレームタイミング 力く読み出されることにより該装置内基準フレーム夕イミングを該マスタークロッ クに同期させるための第 2メモリ部 （81) と、
該第 2メモリ部 （81) から読み出された該装置内基準フレームタイミングに 基づ 、て所定の力ゥン卜動作を行なうことにより該マスタ一クロックに同期した 装置内基準フレームタイミングを^^する第 2フレームタイミング生成カウンタ 部 （85) と、
該第 2メモリ部 （81) を通過する前後の装置内基準フレームタイミングの位 相差を検出して当該位相差が無くなるように該第 2フレームタイミング^カウ ンタ部 （ 85 ) でのカウント動作を補正制御する第 2位相差補正制御部 （84) とをそなえていることを特徴とする、 請求の範囲第 Ί項記載の S D H 装置。
14. 該インタフヱ一スユニット （2)力、
外部からの fe¾速度設定に従って該第 U≤¾速度変換部 （22— 1) での伝送 速度変換の設定を行なう第 1{ 速度変換設定インタフェース部 （24) をそな えていることを特徴とする、 請求の範囲第 4項記載の s D Wo 15. 該主信号処理ュニット （3A) 力く、
外部からの伝送 設定に従って該第 2 速度変換部 (31- 1) での β¾ 速度変換の設定を行なう第 2伝送速度変換設定ィンタフヱース部 （32— 11) をそなえて 、ることを特徴とする、 請求の範囲第 4項記載の S D Hi: ^装置。 16. S DHfeig方式に準拠した複数チヤンネル分の主信号フレームを収容す る SDH伝送装置において、
受信した主信号フレームのフレームタイミングをボインタ処理を用いずに装置 内基準フレームタイミングに乗り換えて同期させることを特徴とする、 SDH伝 置におけるフレームタイミング乗り換え方法。
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