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Die vorliegende Erfindung betrifft ein
Signalübertragungssystem und insbesondere eine
Verzögerungszeit-Kompensationsschaltung, um unter
Verwendung eines elastischen Speichers eine Differenz
zwischen Verzögerungszeiten von zwei Signalen zu
absorbieren, die abschnittsweise übertragen werden.
Beschreibung des Standes der Technik
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Das Frequenzband eines Fernsehsignals in einem RAL-System
liegt bei 0 5 MHz. Wenn dieses Signal mit 13 MHz
entsprechend einem Abtasttheorem abgetastet wird und mit
8 Bit pro Abtastwert ausgedrückt wird, wird es 104 Mbps.
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Gewöhnlicherweise wird dieses 104 Mbps Signal nicht in
seiner ursprünglichen Form gesendet, sondern 68 Mbps wird
durch eine Bandkompression wie DPCM, etc. verwendet.
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Jedoch sollte entsprechend einer CCITT-Empfehlung eine
Hierarchie des Übertragungspfades zum Übertragen dieses
Signals 2 MHz, 8 MHz, 34 MHz und 140 MHz sein.
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Wie aus dem obigen ersichtlich, kann die Geschwindigkeit,
mit der das 68 Mbps-Signal in seiner ursprünglichen Form
übertragen werden kann, nur 140 MHz sein und dies ist
unökonomisch, weil nicht die gesamte
Übertragungskapazität verwendet wird.
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Deswegen wird eine Technik in der vorliegenden Erfindung
in Betracht gezogen, bei der das 68 Mbps in zwei Signale
unterteilt wird und dann als zwei 34 Mbps-Signale
übertragen wird.
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Hinsichtlich der Kapazität des Übertragungspfades muß oft
ein einziges Signal mit hoher Geschwindigkeit übertragen
werden, nachdem es in eine Vielzahl von Signalen mit
niedriger Geschwindigkeit unterteilt worden ist und die
Signale mit niedriger Geschwindigkeit müssen gemischt
werden, um das ursprüngliche Signal mit hoher
Geschwindigkeit auf der Empfängerseite wieder zu
gewinnen. Um die zwei Signale an der Empfangsseite in
geeigneter Weise zu empfangen, sollten in diesem Fall die
Ausbreitungs-Verzögerungszeiten der zwei Signale gleich
sein. In der Praxis tritt jedoch eine Differenz bei den
Ausbreitungs-Verzögerungszeiten aufgrund verschiedener
Ursachen auf.
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Die Hauptursache der
Ausbreitungs-Verzögerungszeitdifferenz schließt eine
Differenz zwischen Signalausbreitungszeiten ein, die
eigentümlich für die Übertragungspfade sind.
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Die JP-A-58-36052 beschreibt ein paralleles
Datenübertragungssystem, bei dem an einer
Datenübertragungs-Endstation Daten mit hoher
Geschwindigkeit einer Teilungsschaltung eingegeben
werden, um die eingegebenen Daten Bit für Bit in eine
Vielzahl von parallelen Daten mit niedriger
Geschwindigkeit aufzuteilen. Den Daten mit der
Kerngeschwindigkeit werden Synchronisationssignale durch
eine Rahmen-Hinzufügungsschaltung zugewiesen und sie
werden dann über Übertragungsleitungen mit niedriger
Geschwindigkeit an eine Datenempfangs-Endstation
übertragen. Rahmen-Erfassungsschaltungen, die mit einer
Synthetisierschaltung verbunden sind, werden verwendet,
um die ursprünglichen Daten mit hoher Geschwindigkeit
wieder zusammenzusetzen.
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Die US-A-3 306 978 beschreibt die Verwendung von
Verzögerungsschaltungen, um Zeitschlitze einer
empfangenen Übertragung zu lokal demarkierten
Zeitschlitzen auszurichten.
Zusammenfassung der Erfindung
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Eine Aufgabe der vorliegenden Erfindung ist es, eine
wirksame Einrichtung zu schaffen, um die Differenz von
Verzögerungszeiten, die in dem Übertragungspfad auftritt,
zu absorbieren.
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Die oben erwähnte Aufgabe kann durch ein
Verzögerungszeit-Anpassungsverfahren gelöst werden, bei
dem ein Übertragungsgerät ursprüngliche Daten in ein
erstes Datensignal und ein zweites Datensignal unterteilt
und das erste Datensignal und das zweite Datensignal über
unterschiedliche Übertragungspfade an ein Empfangsgerät
sendet, und das Empfangsgerät das erste Datensignal und
das zweite Datensignal so mischt, um die ursprünglichen
Daten zu reproduzieren, dadurch gekennzeichnet, daß in
dem Empfangsgerät das erste Datensignal in einen ersten
elastischen Speicher geschrieben wird und in Ansprechen
auf einen Takt des ersten Datensignals betrieben wird,
das zweite Datensignal verzögert wird und entsprechende
Bits des ersten elastischen Speichers in Ansprechen auf
einen Ausgang eines Ringzählers mit der gleichen
Bitanzahl wie diejenige des ersten elastischen Speichers
aufeinanderfolgend ausgelesen werden und in Ansprechen
auf einen Takt des zweiten Signals betrieben wird und an
das die Position des ersten Datensignals in dem ersten
elastischen Speicher in Ansprechen auf das verzögerte
zweite Datensignal geladen wird.
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Außerdem kann die oben erwähnte Aufgabe durch Vorsehen
einer Verzögerungszeit-Anpassungsschaltung in einem
Signalübertragungssystem gelöst werden, bei dem ein
Datensignal mit hoher Geschwindigkeit in zwei
Datensignale mit niedriger Geschwindigkeit unterteilt
wird, die Signale mit niedriger Geschwindigkeit über
verschiedene Übertragungspfade übertragen werden und,
nachdem eine Differenz von Verzögerungszeiten zwischen
den zwei Signalen auf der Empfängerseite absorbiert ist,
die Signale mit niedrigen Geschwindigkeiten erneut
gemischt werden, dadurch gekennzeichnet, daß Eingänge für
ein erstes Signal und ein erstes Sync-Signal, die jeweils
mit den ersten und zweiten elastischen Speichern
verbunden sind, um gleichzeitig ein erstes Signal und ein
erstes dazu synchrones Sync-Signal in die ersten und
zweiten elastischen Speicher zu schreiben, jeweils die
gleiche Bitlänge aufweisen; ein Takteingang, der mit den
ersten und zweiten elastischen Speichern verbunden ist,
vorgesehen ist, wobei die ersten und zweiten elastische
Speicher in Ansprechen auf einen Takt des ersten
Signaleingangs dadurch betrieben werden; eine Schaltung
mit fester Verzögerung vorgesehen ist, zum Verzögern
eines zweiten Signals und eines dazu synchronen zweiten
Sync-Signals um die gleiche Zeitperiode; ein Zähler die
gleiche Bitanzahl, wie diejenige der ersten und zweiten
elastischen Speicher besitzt, und in Ansprechen auf einen
Takt des zweiten Signals betrieben wird, wobei in
Ansprechen auf das verzögerte zweite Sync-Signal die
Position des ersten Sync-Signals in dem zweiten
elastischen Speicher in den Zähler geladen wird; und eine
Datenwähl-Einrichtung vorgesehen ist zum Auslesen
entsprechender Bits des ersten elastischen Speichers
aufeinanderfolgend in Ansprechen auf den Ausgang von dem
Zähler, wodurch ein erster Signalausgang erhalten wird,
in dem die Differenz der Verzögerungszeiten bezüglich des
zweiten Signals absorbiert ist.
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Außerdem kann die oben erwähnte Aufgabe durch Vorsehen
eines Verzögerungszeit-Anpassungssystems gelöst werden,
bei dem die Phasen der ersten und zweiten Eingänge von
dritten Multiplexdaten eine Phasendifferenz von ±B Bits
aufweisen, der erste Dateneingang aus einem
Bipolar-Signal besteht, ein erster
Bipolar/Unipolar-Wandler vorgesehen ist zum Umwandeln des
bipolaren Signals in ein unipolares Signal, ein erster
HDB3-Dekoder mit dem b/u Wandler verbunden ist zum
Dekodieren eines Bipolarcodes hoher Dichte und zum
Abgeben eines 34 MHz Taktsignals sowie eines Datensignals
mit 34-Mb/sek., ein erster Demultiplexer vorgesehen ist,
der mit dem ersten HDB3-Dekoder verbunden ist zum
Demultiplexen dieser Signale und zum Abgeben von ersten
acht Datensignalen mit 4-Mb/sek., eines ersten 4
MHz-Taktsignals und eines ersten Rahmensignals, eine
Schaltung mit fester Verzögerung vorgesehen ist, die mit
dem ersten Demultiplexer verbunden ist zum Verzögern der
acht Datensignale und des Rahmensignals und zum Abgeben
eines ersten Datensignals als Ausgangsdaten DATA OUT 1;
wobei die Schaltung mit fester Verzögerung neun D/8-Bit
Verzögerungsschaltungen, einen zweiten
Bipolar/Unipolar-Wandler zum Wandeln eines zweiten
Dateneingangs, einen zweiten HDB3-Dekoder und einen
zweiten Demultiplexer einschließt zum Abgeben von zweiten
acht 4-Mb/sek.-Datensignalen, eines zweiten
4-MHz-Taktsignals und eines zweiten Rahmensignals, wobei
eine Schaltung mit variabler Verzögerung neun D/4-Bit
Verzögerungsschaltungen einschließt zum Verzögern der
zweiten acht Datensignale und des zweiten Rahmensignals,
dadurch gekennzeichnet, daß die Schaltung mit variabler
Verzögerung angeordnet ist, um das zweite 4 MHz
Taktsignal von dem zweiten Demultiplexer als einen
Schreibtakt, das erste 4 MHz Taktsignal von dem ersten
Demultiplexer als einen Lesetakt und das durch die
Schaltung mit fester Verzögerung laufende erste
Rahmensignal als ein verzögertes Sync-Signal zu empfangen
und um Daten DATA OUT2 abzugeben, die zu den
Ausgangsdaten DATA OUT1 phasenstarr sind.
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Weitere Merkmale und Vorteile der vorliegenden Erfindung
werden aus der folgenden Beschreibung unter Bezugnahme
auf die bei liegenden Zeichnungen ersichtlich, auf die
jedoch der Umfang der Erfindung in keinerlei Hinsicht
beschränkt ist.
Kurzbeschreibung der Zeichnungen
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Fig. 1 ist ein Blockschaltbild eines
Signalübertragungssystems, auf das die
Schaltung der vorliegenden Erfindung
angewendet wird;
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Fig. 2 ist ein Zeitablaufdiagramm, das die
Daten zeigt, die in dem in Fig. 1
gezeigten System fließen;
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Fig. 3 ist ein Zeitablaufdiagramm, das das
Prinzip der vorliegenden Erfindung
erklärt;
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Fig. 4 ist ein Blockschaltbild der Schaltung
der vorliegenden Erfindung;
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Fig. 5 ist ein Blockschaltbild eines
Ausführungsbeispiels der Schaltung
entsprechend der vorliegenden Erfindung;
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Fig. 6 ist ein Zeitablaufdiagramm, das die
jeweiligen Signale in dem in Fig. 5
gezeigten Ausführungsbeispiel zeigt;
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Fig. 7 ist ein Blockschaltbild eines
Signalübertragungssystems, auf das die
Schaltung der vorliegenden Erfindung
angewendet wird.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
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Fig. 1 ist ein Blockschaltbild eines
Signalübertragungssystems, auf das die Schaltung der
vorliegenden Erfindung angewendet wird; und Fig. 2 ist
ein Zeitablaufdiagramm, das die Daten zeigt, die in dem
in Fig. 1 gezeigten System fließen.
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In Fig. 1 demoduliert ein Übertragungsgerät 1 ein
PAL-Video-Signal in eine DPCM
(Differential-Puls-Code-Modulation)-Form, um ein
68-Mb/sek.-Signal zu erzeugen und das 68-Mb/sek.-Signal
wird in zwei Signale A und B mit niedriger
Geschwindigkeit durch ein Verteilungsgerät 2 unterteilt.
Die Signale A und ß werden über Übertragungspfade 3 und 4
mit einer Übertragungsrate von 34.368 Mb/sek. nach der
CCITT-Empfehlung übertragen und werden durch ein
Mischgerät 5 gemischt, um das 68-Mb/sek. Signal zu
reproduzieren. Das reproduzierte Signal wird dann durch
ein Empfängergerät 6 empfangen.
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In Fig. 2 sind (a) ursprüngliche Daten (DPCM-Signal), (b)
sind übertragene Daten, die im Wesentlichen die gleiche
Phase aufweisen und auf den Übertragungsleitungen A und B
übertragen werden und (c) sind empfangene Daten. In
diesem Fall tritt eine Ausbreitungszeitdifferenz zwischen
den empfangenen Daten A und B auf.
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Fig. 3 ist ein Zeitablaufdiagramm, das ein Prinzip der
Anpassung der Differenz der Verzögerungszeit zwischen den
oben erwähnten Daten A und Daten B zeigt.
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In Fig. 3 zeigt (a) ein Datensignal A, (b), (c) und (d)
sind Inhalte von elastischen Speichern, die den Inhalt
der Datenspeichern, die in drei Abschnitte unterteilt
sind und um ein Datenbit verzögert sind. In Fig. 3 sind
(e), (g), (i) das Datensignal B, wobei (e) zu dem
Datensignal A in Phase ist, (g) dem Datensignal B um 1.5
Bit vorausläuft, und (i) zu dem Datensignal B um 1.5 Bit
verzögert ist. In der vorliegenden Erfindung werden die
Datensignale (e), (g) und (i) um das gleiche Bit wie (f),
(h), (j) in Fig. 3 verzögert. Wie in Fig. 3 gezeigt,
werden die verzögerten Daten (f), (h) und (i) in dem
Bereich positioniert, in dem die entsprechenden Daten in
den Daten (b), (c) und (d) gespeichert werden.
Beispielsweise wird der Datenwert "1" in dem Datensignal
B in dem Bereich eines Datenwerts "1" in dem Datensignal
(b) gespeichert, unabhängig davon, ob das Datensignal B
wie in (h) oder (i) gezeigt, vorausläuft oder verzögert
ist.
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Fig. 4 zeigt eine Anordnung, die auf dem Prinzip der
vorliegenden Erfindung basiert.
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Die Bezugszeichen 101 und 102 bezeichnen erste bzw.
zweite elastische Speicher und 106 einen Zähler. Die
ersten und zweiten elastischen Speicher 101 und 102
empfangen gleichzeitig ein (in Fig. 3 (a) gezeigtes)
erstes Datensignal A und ein (in Fig. 3 (a') gezeigtes)
dazu synchrones Sync-Signal A, die die gleiche Bitlänge
aufweisen und in Ansprechen auf einen Ausgang von dem
Zähler 106 betrieben werden, um Takte A synchron zu dem
Datensignal A zu zählen. Dann werden die in Fig. 3
gezeigten Daten (b), (c), (d) aus dem elastischen
Speicher 101 ausgelesen.
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Das Bezugszeichen 103 bezeichnet eine Schaltung mit
fester Verzögerung, die ein in (e), (g), (i) aus Fig. 3
gezeigtes zweites Datensignal B und ein (in Fig. 3 (e'),
(g'), (i') gezeigtes) dazu synchrones Sync-Signal um die
gleiche Anzahl von Bits verzögert.
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Das Bezugszeichen 104 bezeichnet einen Zähler, der die
gleiche Bitanzahl wie diejenige der ersten und zweiten
elastischen Speicher 101 und 102 besitzt und in
Ansprechen auf die Takte B synchron zu dem zweiten
Datensignal B betrieben wird. Zusätzlich lädt der Zähler
104 die Position des ersten in Fig. 3 (a') gezeigten
Sync-Signals A in den elastischen Speicher 102 in
Ansprechen auf das verzögerte zweite Sync-Signal B (wie
in Fig. 3 (f'), (h'), (j') gezeigt).
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Das Bezugszeichen 105 bezeichnet eine
Daten-Wähleinrichtung, um das entsprechende Datensignal
(wie in Fig. 3 (b), (c), (d) gezeigt) aus dem ersten
elastischen Speicher 101 in Ansprechen auf den Ausgang
von dem Zähler 104 sequentiell auszulesen.
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Dabei wird angenommen, daß die Datensignale A und B
phasengleich, in vorauslaufender Phase (beispielsweise
1.5 Bit) oder verzögerter Phase (beispielsweise 1.5 Bit)
empfangen werden.
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Das Datensignal A wird durch den elastischen Speicher 101
in n (beispielsweise 3) Phasensignale aufgeteilt und
dementsprechend wird jedes Phasensignal
n Bit
(beispielsweise 3 Bit) breit.
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Gleichzeitig werden das Datensignal B und das Sync-Signal
B um n/2 Bit (in diesem Beispiel 1.5 Bit) durch die
Schaltung 103 mit fester Verzögerung verzögert. (Fig. 3
(f), (h), (j)).
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Hier liest die Daten-Wähleinrichtung 105 in der
Reihenfolge den Ausgang des elastischen Speichers 101
entsprechend dem Takt von dem Zähler 104 und die Phase
des Takts des Zählers 104 stimmt mit der Phase des
Sync-Signals B überein, dann stimmt die Phase des
Datensignals von der Daten-Wähleinrichtung 105 mit der
Phase des Datensignals B von der Schaltung 103 mit fester
Verzögerung überein.
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Fig. 5 zeigt ein Ausführungsbeispiel der vorliegenden
Erfindung. In Fig. 5 bezeichnet ein Bezugszeichen 11
einen 3-Bit Ringzähler und 12 ein NAND-Gate. Die
Bezugszeichen 13, 14 und 15 bezeichnen Flip-Flops (im
folgenden als F Fs bezeichnet) die eine 3-Bit
Speicherzelle bilden, d. h. die in Fig. 4 gezeigte
elastische Speicherzelle 101. Ein Bezugszeichen 18
bezeichnet eine Daten-Wähleinrichtung entsprechend zu 105
in Fig. 4. Bezugszeichen 21, 22 und 23 bezeichnen
Flip-Flops (im folgenden als F Fs bezeichnet), die eine
3-Bit-Speicherzelle bilden, d. h. die elastische
Speicherzelle 102 in Fig. 105. Ein Bezugszeichen 24
(entspricht 103 in Fig. 104) bezeichnet eine Schaltung
mit fester Verzögerung. Fig. 5 zeigt beispielhaft einen
Fall, bei dem ein Dateneingang B von zwei Dateneingängen
A und B konstant um 1.5 Bit durch die Schaltung 24 mit
fester Verzögerung verzögert und der andere Dateneingang
A durch einen elastischen Speicher mit 3-Bit variabel
verzögert wird. Die Sync-Signale A und B sind Signale,
die die Positionen der Phasen der Dateneingänge A und B
an der Übertragungsseite anzeigen.
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Fig. 6 zeigt die jeweiligen Signale in dem in Fig. 5
gezeigten Ausführungsbeispiel. In Fig. 6 bezeichnet (a)
einen Eingang eines Schreibtaktes A; (b), (c), und (d),
Q&sub1;, Q&sub2; und Q&sub3;, jeweils Ausgänge des 3-Bit
Ringzählers 11; je einen Eingang von Daten A; (f), (g),
und (h), Q-Ausgänge des F.F 13, des F.F 14 bzw. des F.F
15, (i), ein Eingang eines Sync-Signals B; (j), (k), und
(1), Q-Ausgänge des F.F 21, des F.F 22, bzw. des F.F 23;
(m) einen Eingang eines Sync-Signals B, (n) einen Ausgang
der Schaltung 24 mit fester Verzögerung, (o), (p), und
(q), Q&sub1;&sub1; Q&sub2;&sub1; und Q&sub3;, jeweils Ausgänge des 3-Bit
Ringzählers; (r), (a) Daten B' abgegeben von der
Schaltung 24 mit fester Verzögerung und (s), einen
Ausgang von Daten A' der Daten-Wähleinrichtung 18;
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Der Ringzähler 11 erzeugt drei Phasentaktausgänge (b),
(c) und (d), die an jeder steigenden Flanke des
Schreibtaktes A synchron zu dem Eingang für Daten A, die
mit (a) angezeigt werden, von den Ausgangsanschlüssen
Q&sub1;, Q&sub2; und Q&sub3; davon aufeinanderfolgend auf einen
"1"-Pegel gehen. Das F.F 13, und F.F 14 und F.F 15, die
die Speicherzelle bilden, empfangen jeweils Eingänge mit
parallelen Daten A (1, 2, 3,...) angezeigt mit (e) an
ihren Datenanschlüssen D und empfangen ebenso die Takte
(b), (c) und (d) an ihren Taktanschlüssen CK. Das F F
13, F F 14, und F F 15 gewinnen die Eingänge mit
Daten A in Ansprechen auf die hinteren Flanken der Takte
(b), (c) und (d) zurück, wodurch die Ausgänge f (1, 4,
..), g (2, 5, . . .) und h (3, 6, . . .) von ihren
Q-Ausgängen erzeugt werden.
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Das F F 21, F F 22 und F F 23 empfangen jeweils den
Eingang des parallelen Sync-Signals A, angezeigt durch
(i) an ihren Datenanschlüssen D und die Takte (b), (c)
und (d) an ihren Taktanschlüssen CK und gewinnen das
Sync-Signal A in Ansprechen auf die steigenden Flanken
davon zurück. Das Sync-Signal A ist zu einem Signal (1)
in dem Eingang von Daten A synchron. Das F F 21 lädt
eine "i" in Ansprechen auf die hintere Flanke des Taktes
(b) und hält eine "1" an seinem Ausgang (j), während
eines 3-Bit Intervalls bis der Takt (c) wieder eine
hintere Kante aufweist. Andererseits befinden sich die
Ausgänge (k) und (1) auf "0"-Pegel.
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Der Eingang von Daten B und der Eingang des Sync-Signals
B, angezeigt durch (m), werden um 1.5 Bit durch die
Schaltung 24 mit fester Verzögerung verzögert, wodurch
der Ausgang von Daten B und der Sync-Signalausgang (n)
erzeugt wird. Der 3-Bit Ringzähler 16 empfängt den
Sync-Signalausgang (n) an seinem Lastanschluß LOAD. Wenn
sich das Signal (n) auf einem "1"-Pegel befindet, lädt
der Zähler 16 die Werte der Ausgänge (j), (k) und (l),
die an seinen Datenanschlüssen D&sub1;, D&sub2; und D&sub3;
angelegt sind, in Ansprechen auf die führende Flanke des
Eingangs des Lesetaktes B, wodurch die Ausgänge (o), (p)
bzw. (q) erzeugt werden. In diesem Fall befindet sich der
Ausgang (o) auf "1"-Pegel und die Ausgänge (p) und (q)
befinden sich auf einem "0"-Pegel.
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Wenn der Ausgang (o) auf einen "1"-Pegel geht, wählt die
Daten-Wähleinrichtung 18 die Daten (f) des entsprechenden
F F 13 aus und gibt diese aus, wodurch Daten von (1)
von dem Ausgang von Daten A' erzeugt werden. Der 3-Bit
Ringzähler 16 empfängt das Lesesignal B, das an seinem
Taktanschluß CK eingegeben wird und erzeugt die Ausgänge
(o), (p) und (q) von den Anschlüssen Q&sub1;, Q&sub2; und Q&sub3;,
die aufeinanderfolgend jeweils auf einen "1"-Pegel gehen.
In Ansprechen auf die Ausgänge (o), (p) und (q) wählt die
Daten-Wähleinrichtung 18 aufeinanderfolgend die Daten
(f), (g) und (h), gibt diese ab. Somit werden die Daten
(2), (3), (4), . . . aufeinanderfolgend ausgewählt und an
den Ausgang für Daten A, angezeigt durch (s), abgegeben.
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In dieser Weise sind die Daten A zu dem durch die
Schaltung 24 mit fester Verzögerung laufenden
Sync-Signals B (n) phasenstarr und werden an den Ausgang
(s) über die Daten-Wähleinrichtung 18 ausgegeben, wodurch
die Phasendifferenz zwischen den Daten A und B angepaßt
wird.
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Entsprechend dem in Fig. 5 gezeigten Ausführungsbeispiel
kann, wenn der Eingang für Daten A die Phasendifferenz
aufweist, die innerhalb des Bereichs ±1.5 Bit im
Vergleich mit dem Eingang für Daten B hält, diese
Differenz angepaßt werden, um ihre Phasen zu verriegeln.
Unter Bezugnahme auf Fig. 6b, bezeichnet (α) einen Fall,
bei dem der Eingang für Daten B dem Eingang für Daten A
um 1.5 Bit vorausläuft und (β) bezeichnet einen Fall, bei
dem der Eingang für Daten B zu dem Eingang für Daten B um
1.5 Bit verzögert ist. Da das durch die Schaltung 24 mit
fester Verzögerung laufende Sync-Signal B (n) ebenso um
1.5 Bit vorausläuft oder verzögert ist, läuft auch der
Ausgang für Daten A, angezeigt durch s, um die gleiche
Bit-Anzahl voraus oder ist verzögert.
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Somit kann die Phasenanpassung bzgl. des Datenausgangs A
in ähnlicher Weise durchgeführt werden.
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Fig. 7 zeigt eine praktische Anwendung des Verfahrens der
vorliegenden Erfindung auf eine Vorrichtung. Fig. 7 zeigt
beispielhaft einen Fall, bei dem die Phasen von Eingängen
1 und 2 von dritten Multiplexdaten D3, die eine
Phasendifferenz von ±D-Bits besitzen, angepaßt werden.
Ein erster Eingang D3 IN1, der aus einem Bipolar-Signal
besteht, wird in ein Unipolar-Signal durch einen
Bipolar/Unipolar-Wandler (B/U) 31 gewandelt und ein
Bipolar (HDB2)-Code mit hoher Dichte wird durch einen
HDB2-Dekoder (HDB/3/U) 32 dekodiert, wodurch ein 34 MHz
Taktsignal sowie ein 34-Mb/sek.-Datensignal erzeugt wird.
Ein Demultiplexer (DMUX) 33 führt einen
Demultiplexbetrieb für dieses Signal durch und erzeugt
acht 4-Mb/sek.-Datensignale, ein 4 MHz Taktsignal und ein
Rahmensignal. Die acht Datensignale und das Rahmensignal
werden durch neun D/8-Bit Verzögerungsschaltungen in
einer Schaltung 34 mit fester Verzögerung verzögert und
das Datensignal wird als Ausgangsdaten DATA OUT1
ausgegeben.
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In der Zwischenzeit läuft ein zweiter Dateneingang D3 IN2
in ähnlicher Weise durch einen Bipolar/Unipolar-Wandler
(B/U) 35 und einen HDB3-Dekoder (HDB3/U) 36 und einen
Demultiplexer (DMUX)37, wodurch acht
4-Mb/sek.-Datensignale, ein 4 MHz Taktsignal und ein
Rahmensignal erzeugt werden. Die acht Datensignale und
das Rahmensignal werden einer Schaltung 38 mit variabler
Verzögerung eingegeben und werden durch neun D/4-Bit
Verzögerungsschaltungen verzögert. Die Schaltung 38 mit
variabler Verzögerung als das Hauptmerkmal der
vorliegenden Erfindung verwendet das 4 MHz-Signal von dem
DMUX 37 als einen Schreibtakt, das 4 MHz Takt-Signal von
dem DMUX 33 als einen Lesetakt und das durch die
Schaltung 34 mit fester Verzögerung laufende Rahmensignal
als ein verzögertes Sync-Signal und wird in der gleichen
Weise wie in dem in Fig. 5 gezeigten Ausführungsbeispiel
betrieben, wodurch Ausgangsdaten DATA OUT2 erzeugt
werden, die zu den Ausgangsdaten DATA OUT1 phasenstarr
sind.
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Entsprechend dem Signalübertragungsverfahren der
vorliegenden Erfindung, wie oben beschrieben, wird ein
Signal an einen elastischen Speicher angelegt, um daraus
Daten auszulesen und um einen Ausgang in Ansprechen auf
einen Ringzählerausgang zu erhalten, der um die Anzahl
von Bits entsprechend einer Differenz zwischen
Verzögerungszeiten der Sync-Signale zweier Signale
abgestuft ist und das andere Signal wird fortwährend um
eine vorgegebene Anzahl von Bits verzögert. Somit kann,
sogar wenn ein Signal dem anderen Signal voraus läuft oder
zu diesem verzögert ist, jede Differenz in den
Verzögerungszeiten absorbiert werden.