DE3850897T2 - Mehrfrequenzwandler für digitale Daten unter Verwendung des digitalen Stopfverfahrens. - Google Patents

Description

• Die vorliegende Erfindung betrifft ein System für eine Vielfachumwandlung digitaler Daten mit einer Frequenz in digitale Daten mit einer anderen Frequenz. Insbesondere betrifft sie ein System für eine Vielfachumwandlung digitaler Daten mit einer Frequenz von beispielsweise 1,544 MHz bei einer Gruppe erster Ordnung in einem Digitaldaten-Kommunikationssystem in digitale Daten mit einer anderen Frequenz von beispielsweise 6,312 MHz bei einer Gruppe zweiter Ordnung bei der Digitaldaten- Kommunikation unter Benutzung eines digitalen Stopfverfahrens.
• Das Digitaldaten-Vielfachumwandlungssystem nach der vorliegenden Erfindung wird vorzugsweise benutzt in einer Endgerätausstattung in dem Digitaldaten- Kommunikationssystem.
• Jüngere fortschrittliche Digitaldaten- Kommunikationsnetzwerke können in einer hierarchischen Struktur konstruiert werden, und solch ein Digitaldaten- Kommunikationsnetzwerk umfaßt Gruppen erster bis fünfter Ordnung. Dabei sei bemerkt, daß ein Digitaldaten- Kommunikationsnetzwerk eine Gruppe eineinhalbter (1,5) Ordnung umfassen wird. Bei Kurzdistanz-Datenkommunikation werden Daten, welche eingegeben werden von einer Datenverarbeitungs-Vorrichtung, gemultiplext an einem Fernvermittlungsbüro, eingespeist an eine Übertragungsleitung der Gruppe erster Ordnung über das Fernvermittlungsbüro, weiter gemultiplext an einer Endgerätausstattung und dann eingespeist an eine Übertragungsleitung der Gruppe zweiter Ordnung. Wenn die Daten eine Zieldatenverarbeitungsvorrichtung erreichen, werden die Daten auf der Übertragungsleitung der Gruppe zweiter Ordnung demultiplext an einer weiteren Endgerätausstattung, eingespeist an eine Übertragungsleitung der Gruppe erster Ordnung, welche verschieden ist zu obigen Übertragungsleitung der Gruppe erster Ordnung, demultiplext bei einem weiteren Fernvermittlungsbüro und letzendlich übertragen an die Zieldatenverarbeitungseinrichtung. Wenn Datenkommunikationen über eine größere Entfernung erforderliche sind, können Übertragungsleitungen von Gruppen höherer Ordnung, beispielsweise der Gruppe dritter Ordnung und der Gruppe vierter Ordnung, benutzt werden für den Datentransfer.
• Die Datentransfergeschwindigkeiten sind folgende: 1,544 Megabit pro Sekunde (Mbps) für die Gruppe erster Ordnung; 3,152 Mbps für die Gruppe 1,5ter Ordnung; 6,312 Mbps für die Gruppe zweiter Ordnung; etwa 32 Mbps für die Gruppe dritter Ordnung; etwa 98 Mbps für die Gruppe vierter Ordnung; und etwa 400 Mbps für die Gruppe fünfter Ordnung. Die Beziehung der Datentransfergeschwindigkeit zwischen der Gruppe erster Ordnung und der Gruppe 1,5ter Ordnung ist annähernd 1 : 2, die zwischen der Gruppe erster Ordnung und der Gruppe zweiter Ordnung etwa 1 : 4, die zwischen der Gruppe 1,5ter Ordnung und zweiter Ordnung etwa 1 : 2 usw . . Deshalb werden beispielsweise die Daten auf der Übertragungsleitung der Gruppe erster Ordnung gemultiplext bei einer 1 : 4 Beziehung an dem Endgerät, das vorgesehen ist zwischen der Gruppe erster Ordnung und der Gruppe zweiter Ordnung, und eingespeist an die Übertragungsleitung der Gruppe zweiter Ordnung und transferiert bei 6,312 Mbps.
• Jedoch ist die Beziehung der Datentransfergeschwindigkeit nicht eine feine natürliche Zahl. Beispielsweise ist ein vierfaches Vielfaches der Transfergeschwindigkeit der Gruppe erster Ordnung von 1,544 Mbps 6,176 Mbps, aber die Transfergeschwindigkeit der Gruppe zweiter Ordnung ist 6,312 Mbps. Diese irreguläre Beziehung der Datentransfergeschwindigkeit zwischen zwei Gruppen basiert auf einer Differenz der Vorsehung redundanter Daten in der Gruppe, welche eingesetzt werden müssen zum Datentransfer, und wird definiert durch ein Datenformat jeder Gruppe.
• Beim Multiplexen oder Demultiplexen kann das Problem der obigen irregulären Beziehung der Datentransfergeschwindigkeit, d. h. einer irregulären Beziehung einer Frequenz zwischen zwei Gruppen, gelöst werden durch Vorsehen einer phasenstarren Schaltung (PLL), da eine PLL-Schaltung die Frequenz kontinuierlich ändern kann. Jedoch macht die Vorsehung der PLL-Schaltung eine komplizierte Schaltungsstruktur und hohe Kosten notwendig.
• Ebenfalls kann Stopfen, welches Datenmultiplexen oder Datendemultiplexen unter gewissen Bedingungen umgeht, angewendet werden zum Einstellen der obigen irregulären Frequenzbeziehung. Jedoch kann dieses Verfahren leiden unter einem Nachteil eines irregulären Multiplexens oder Demultiplexens aufgrund eines Auslassens von Impulsen. Dies wird später mit Bezug auf die Zeichnung beschrieben werden.
• Die DE-A-2 908 366 A1 beschreibt eine Phasenkomparatorschaltung, welche die Bitströme der einkommenden 2,048 Mbit/s Primärsysteme zum Multiplexen auf die 8,448 Mbit/s höherer Ordnung ausrichtet. Die einkommenden Ströme werden gezählt in einen Pufferspeicher bei N und 2N der Primärbitrate, so daß das Signal ausgelesen werden kann beim Schreiben in einer Rate des sekundären Systems höherer Ordnung, und die primären 2,048 Mbit/s werden entfernt. Eine Synchronisierung und Stopfbits werden ebenfalls wie erforderlich hinzugefügt. Die einkommenden Primärbitströme werden jeweils eingespeiset in einen erweiterbaren Pufferspeicher. Jeder der vier einkommenden Primärbitströme hat einen separaten Speicher. Der Einschreibimpulsgenerator wird versorgt mit einer 2,048 Mbit/s Eingabe und liefert 2N, so daß die Impulsbreite in der Lage ist, die einkommende Bitstrominformation zu speichern, wobei kein Verzerren und keine Leitungsverzerrung aufgetreten sind. Sowohl der Ausgabeimpulsgenerator als auch der Einschreibimpulsgenerator sind mit einem Datenselektor synchronisiert.
• Aufgabe der vorliegenden Erfindung ist es, ein Digitaldaten- Vielfachumwandlungssystem zu schaffen, durch das Daten mit einer Frequenz umgewandelt werden in Daten mit einer anderen Frequenz, wobei deren Beziehung-keine natürliche Zahl beinhaltet, alle Daten gemultiplext werden und die Konstruktion vereinfacht ist.
• Die obige Aufgabe wird erfindungsgemäß gelöst durch ein Digitaldaten-Vielfachumwandlungssystem mit: einer Speichereinheit zum Empfangen und Speichern von Eingabedaten mit N Bits; einem ersten Frequenzteiler zum Empfangen eines Eingabezeittakts mit einer ersten Frequenz und Frequenzteilen des Eingabezeittakts durch N zum Ausgeben eines ersten frequenzgeteilten Signals; einer ersten Impulsbreiten-Aufweitungsschaltung, verbunden zum Empfangen einer Vielzahl von frequenzgeteilten Impulsen, welche zumindest Start- und End- frequenzgeteilte Impulse von dem ersten Frequenzteiler anzeigen, Empfangen des Eingabezeittakts und Ausgeben eines ersten Impulsbreitenaufgeweiteten Signals des Eingabezeittakts, wobei eine Impulsbreite davon einer Anzahl von verlorenen Impulsen der Eingabezeittaktimpulse plus eins entspricht; einer Stopfschaltung zum Ausgeben eines Lesezeittakts mit einer zweiten Frequenz so nah zur ersten Frequenz wie notwendig zum Erlauben der Schaffung von redundanten Daten und Stopfen des Lesezeittakts; einem zweiten Frequenzteiler zum Empfangen des Lesezeittakts und Frequenzteilen des Lesezeittakts durch N zum Ausgeben eines zweiten frequenzgeteilten Signals; einer zweiten Impulsbreiten- Aufweitungsschaltung, verbunden zum Empfangen einer Vielzahl von frequenzgeteilten Impulsen, welche zumindest Start- und End- frequenzgeteilte Impulse von dem zweiten Frequenzteiler anzeigen, Empfangen des Lesezeittakts und Ausgeben eines zweiten Impulsbreiten-aufgeweiteten Signals des Lesezeittakts, wobei ein Impulses eine Breite entsprechend einer Anzahl von verlorenen Impulsen der Lesezeittaktimpulse plus eins hat; einem Phasendetektor zum Empfangen der ersten und zweiten Impulsbreiten-aufgeweiteten Signale und Ausgeben eines Phasenerfassungssignals, wenn Phasen beider Impulsbreiten-aufgeweiteten Signale zusammenfallen; und einer Stopfanforderungsschaltung zum Empfangen des Phasenerfassungssignals und Ausgeben eines Stopfanforderungssignals an die Stopfschaltung, wobei die Speichereinheit die Eingabedaten ansprechend auf das erste frequenzgeteilte Signal speichert, und Ausgeben der gespeicherten Daten an die Stopfschaltung ansprechend auf das zweite frequenzgeteilte Signal, und wobei die Stopfschaltung den Lesezeittakt ansprechend auf das Stopfanforderungssignal stopft.
• Die Anzahl von frequenzgeteilten Impulsen von dem ersten Frequenzteiler kann m aufeinanderfolgende frequenzgeteilte Impulse, startend mit einem Start- frequenzgeteilten Impuls, während jeder Frequenzteilperiode des ersten Frequenzteilers beinhalten, wobei m eine Anzahl von verlorenden Impulsen des Eingabezeittakts plus eins anzeigt, und somit kann die Impulsbreite des ersten Impulsbreiten-aufgeweiteten Signals eine m+1 Impulsbreite haben. Ebenfalls kann die Vielzahl von frequenzgeteilten Impulsen von dem zweiten Frequenzteiler n aufeinanderfolgende frequenzgeteilte Impulse, startend mit einem Start- frequenzgeteilten Impuls, während jeder Frequenzteilperiode des zweiten Frequenzteilers beinhalten, wobei n eine Anzahl verlorender Impulse des Lesezeittakts plus eins anzeigt, und somit kann die Impulsbreite des zweiten Impulsbreiten-aufgeweiteten Signals eine n+1 Impulsbreite haben.
• Andere Merkmale der vorliegenden Erfindung werden im weiteren detailliert beschrieben werden mit Bezug auf die begleitende Zeichnung.
• Die Figuren zeigen im einzelnen:
• Fig. 1 ein Blockdiagramm eines Bespiels eines Digitaldaten- Verarbeitungssystems, in dem ein Digitaldaten- Vielfachumwandlungssystem nach der vorliegenden Erfindung angewendet werden kann;
• Fig. 2 ein Diagramm eines Beispiels eines Digitaldaten- Vielfachumwandlungssystem nach dem Stand der Technik;
• Fig. 3a bis 3f, 4a bis 4f, 5a bis 5f und 6a bis 6f Zeitablaufpläne zum Erklären des Betriebs des Digitaldaten- Vielfachumwandlungssystems, das in Fig. 2 gezeigt ist;
• Fig. 7 ein Diagramm einer Ausführungsform eines Digitaldaten-Vielfachumwandlungssystems in Übereinstimmung mit der vorliegenden Erfindung;
• Fig. 8 ein Schaltungsdiagramm eines Frequenzteilers, gezeigt in Fig. 7;
• Fig. 9a bis 9m Zeitablaufpläne zum Erklären des Betriebs des Frequenzteilers, der in Fig. 8 gezeigt ist;
• Fig. 10 ein Schaltungsdiagramm einer Speichereinheit, gezeigt in Fig. 7;
• Fig. 11 ein Schaltungsdiagramm einer Impulsaufweitungsschaltung, gezeigt in Fig. 7;
• Fig. 12a bis 12c Zeitablaufpläne zum Erklären des Betriebs der Impulsbreitenaufweitungsschaltung, gezeigt in Fig. 11;
• Fig. 13 ein Schaltungsdiagramm einer Phasenerfassungsschaltung, einer Stopfanforderungsschaltung und eines Teils einer Multiplexereinheit gezeigt in Fig. 7;
• Fig. 14a bis 14f und 15a bis 15f Zeitablaufpläne zum Erklären des Betriebs des Digitaldaten- Vielfachumwandlungssystems, das in Fig. 7 gezeigt ist;
• Fig. 16 ein Schaltungsdiagramm einer weiteren Stopfanforderungsschaltung, gezeigt in Fig. 7; und
• Fig. 17 ein Diagramm eines allgemeinen Digitaldaten- Vielfachumwandlungssystems in Übereinstimmung mit der vorliegenden Erfindung.
• Zunächst wird ein Beispiel eines Digitaldaten- Multiplexsystems, vorgesehen in einer Endgerätausstattung, installiert zwischen einer Gruppe erster Ordnung und einer Gruppe zweiter Ordnung in einem digitalen Kommunikationsnetzwerk, in dem ein Digitaldaten- Vielfachumwandlungssystem nach der vorliegenden Erfindung angewendet wird, beschrieben werden mit Bezug auf Fig. 1. Eine Bipolar-Unipolar-Umwandlungsschaltung 1 empfängt ein Bipolarsignal, welches variiert zwischen einem Nullpegel einem positiven und einem negativen Pegel und mit einer Frequenz f&sub1; = 1,544 MHz, und gibt ein unipolares Signal auf eine Übertragungsleitung der Gruppe erster Ordnung aus. Ein Decoder 2 empfängt das unipolare Signal, extrahiert Schreibzeittakte WR-CLK der Frequenz f&sub1; ansprechend eine Änderung des unipolaren Signals und gibt Schreibdaten WR-DATA aus. Ein 12-Multiplexer 5, welcher das Datenmultiplexen von den Daten der Gruppe erster Ordnung zu den Daten der Gruppe zweiter Ordnung anzeigt, empfängt ein Signal mit einer Frequenz f&sub2; = 6,312 MHz, ausgegeben von einem Oszillator 6, und gibt einen Lesezeittakt RD-CLK mit einer Frequenz f&sub1;, aus, welches erhalten wird durch Frequenzteilen der Frequenz f&sub2; durch vier. Ein Speicher 3 speichert die Schreibdaten WR-DATA in sich ansprechend auf Schreibzeittakt WR-CLK. Ein Phasenkomparator 4 vergleicht die Phasen des Schreibzeittakts WR-CLK und des Lesezeittakts RD-CLK und gibt Leseimpulse an den Speicher 3 aus, ausgebend Lesedaten RD-DATA. Die Lesedaten RD-DATA werden gemultiplext zusammen mit anderen drei Lesedaten, ausgegeben von drei anderen Speichern (nicht gezeigt) entsprechend dem Speicher 3. Die gemultiplexten Daten OUT DATA mit der Frequenz f&sub2; = 6,312 MHz werden ausgegeben an eine Übertragungsleitung der Ordnung zweiter Gruppe und dann übertragen.
• Vor einer Beschreibung der bevorzugten Ausführungsform der vorliegenden Erfindung wird ein Digitaldaten- Vielfachumwandlungssystem beschrieben werden mit Bezug auf Fig. 2, um das Verständnis der Erfindung zu erleichtern.
• Das Digitaldaten-Vielfachumwandlungssystem, das in Fig. 2 gezeigt ist, empfängt Schreibdaten WR-DATA von 12 Bits und mit einer Bitrate von 1,544 Mbps, und gibt gemultiplexte Daten mit einer Bitrate von 6,312 MHZ aus. Das Digitaldaten- Vielfachumwandlungssystem beinhaltet einen Speicher 21 mit einem 12 Bit langen Register, einen ersten Frequenzteiler 23, einem Phasendetektor 27, einen zweiten Frequenzteiler 27 und eine Stopfanforderungsschaltung 28. Vier dieser Umwandlungsschaltungen können parallel vorgesehen sein und verbunden sein mit einem 12-Multiplexer 22. Das Digitaldaten-Vielfachumwandlungssystem beinhaltet ebenfalls die 12-Multiplexer 22 und einen Oszillator 29 zum Ausgeben eines Signals mit einer Frequenz von f&sub2; = 6,312 MHZ.
• Die Schreibdaten WR-DATA sind serielle Daten von 12 Bits und werden seriell in dem Speicher 21 eingespeichert. Lesedaten RD-DATA, ausgegeben von dem Speicher 21 sind ebenfalls serielle 12 Bit-Daten, und somit umfaßt der Speicher 21 ein 12 Bit Schieberegister. Der erste Frequenzteiler 21 empfängt einen Schreibzeittakt WR-CLK mit einer Frequenz von f&sub1; von 1,544 MHz und teilt die Frequenz dieses Zeittaktes um 12, um ein geteiltes Signals 523 an den Speicher 21 aus zugeben. Der 12-Multiplexer 22 empfängt das Signal mit einer Frequenz f&sub2; = 6,312 MHZ und einen Lesezeittakt RD-CLK mit einer Frequenz f&sub1;,, welches das Signal mit der Frequenz f&sub2; um Vierfrequenzgeteilt ist, und somit ist f&sub1;, 1,578 MHz. Der zweite Frequenzteiler teilt ebenfalls die Frequenz des Lesezeittaktes RD-CLK um 12, um ein geteiltes Signals 524 an den Speicher 21 aus zugeben. Dementsprechend speichert der Speicher 21 die seriellen Schreibdaten WR-DATA von 12 Bits ansprechend auf das geteilte Signal S23. Der Speicher 21 gibt ebenfalls die gespeicherten Daten als die seriellen Lesedaten RD-DATA an den 12-Multiplexer 22 ansprechend auf das geteilte Signal S24 aus. Der Phasendetektor 27 empfängt das erste und zweite geteilte Signal S23 und S24 und gibt ein Phasenerfassungssignal S25' aus, wenn beide empfangenen geteilten Signale S23 und S24 zeitlich übereinstimmen. Das Phasenerfassungssignal S27' hat eine Impulsbreite entsprechend einer überlappten Zeit von beiden empfangenen geteilten Signalen S23 und S24. Die Stopfanforderungsschaltung 28 gibt ein Stopfanforderungssignal 28' an den 12-Multiplexer 22 beim Empfangen des Phasenerfassungssignals S27' aus.
• Der 12-Multiplexer 22 gibt einen normalen Lesezeittakt RD- CLK aus, wenn das Stopfanforderungssignals S28' nicht ausgegeben wird von der Stopfanforderungsschaltung 28. In diesem Fall wird ein normales Datenlesen ausgeführt. Fig. 3a bis 3f zeigen Zeitablaufpläne, wenn ein normales Speichern und Lesen ausgeführt wird.
• Fig. 4a bis 4f zeigen Zeitablaufpläne, wenn das Stopfen ausgeführt wird. Wie gezeigt in Fig. 4c, gibt der 12- Multiplexer 22 nicht den letzten Lesezeittakt aus, gezeigt durch eine gepunktete Linie, zum Einstellen der Frequenzdifferenz zwischen dem Schreibzeittakt WR-CLK und dem Lesezeittakt RD-CLK.
• Jedoch kann der Schreibzeittakt WR-CLK häufig verloren werden, wie gezeigt in Fig. 5a und 6a. Es gibt verschiedene Gründe für den Verlust eines Impulses. Einer ist Rauschen und ein weiterer ist die Vorsehung der Gruppe 1,5ter Ordnung zwischen der Gruppe erster Ordnung und der Gruppe zweiter Ordnung. Die Frequenzbeziehungen zwischen der Gruppe erster Ordnung und der Gruppe 1,5ter Ordnung und zwischen der Gruppe 1,5ter Ordnung und der Gruppe zweiter Ordnung involvieren keine natürlichen Zahlen. Daraus resultierend wird die Extraktion des Schreibzeittakts zeitlich verschoben. In ähnlicher Weise kann ebenfalls der Lesezeittakt RD-CLK verloren werden, wie gezeigt durch gepunktete Linien in Fig. 5c und 6c. Falls der Schreibund/oder Lesezeittakt verloren sind, werden diese geteilten Signale zeitlich verschoben und werden breit, wie gezeigt in Fig. 5d und 6d.
• Daraus resultierend können viele Probleme auftreten, und zwar folgende:
• a) eine Zeitverschiebung des Datenschreibens und/oder des Datenlesens. Das kann ebenfalls zu einem irregulären Datenschreiben und/oder Datenlesen führen.
• b) ein Speicherüberlauf, verursacht durch einen Verlust des Schreibzeittakts WR-CLK und/oder des Lesezeittakts WR-CLK, wie gezeigt in Fig. 6a bis 6d.
• c) ein Verlust der Erzeugung des Phasenerfassungssignals S27', und somit ein Verlust der Erzeugung des Stopfanforderungssignals 28', wie gezeigt durch gepunktete Linien in Fig. 6e und 6f. In diesem Fall kann die Frequenz nicht eingestellt werden.
• Jetzt wird mit Bezug auf Fig. 7 eine Ausführungsform eines Digitaldaten-Vielfachumwandlungssystems in Übereinstimmung mit der vorliegenden Erfindung beschreiben werden.
• Das Digitaldaten-Vielfachumwandlungssystem, das in Fig. 7 gezeigt ist, ist in der Lage, Daten der Gruppe erster Ordnung mit einer Frequenz f&sub1; = 1,544 MHz in Daten der Gruppe zweiter Ordnung und mit einer Frequenz f&sub2; = 6,312 MHz vielfach-umzuwandeln. Das Digitaldaten- Vielfachumwandlungssystem beinhaltet weiterhin eine erste Impulsbreiten-Aufweitungsschaltung 25 und eine zweite Impulsbreitenaufweitungsschaltung 26 zusätzlich zu Schaltungen 21, 22, 23, 24, 27, 28 und 29 des Digitaldaten- Vielfachumwandlungssystems, das in Fig. 2 gezeigt ist.
• Fig. 8 zeigt ein Schaltungsdiagramm einer 1/12- Frequenzteilerschaltung, welcher angewendet werden kann auf den ersten und zweiten Frequenzteiler 23 und 24. die 1/12- Frequenzteilerschaltung, die in Fig. 8 gezeigt ist, beinhaltet 12 Reihen-verbundene Verzögerungstyp-Flip-Flops (D-FFs) DFF1 bis DFF12 und ein NOR-Gatter NOR1. Die 1/12- Frequenzteilerschaltung, die in Fig. 8 gezeigt ist, ist als ein Ringzähler gebildet. Fig. 9a bis 9m zeigen Zeitablaufpläne der 1/12-Frequenzteilerschaltung, die in Fig. 8 gezeigt ist.
• Die erste 1/12-Frequenzteilerschaltung 23 empfängt den Schreibzeittakt WR-CLK der Frequenz f&sub1; = 1,544 MHz und gibt 12 Frequenzgeteilte Impulse DQ1 bis DQ12 als das erste frequenzgeteilte Signal S23 aus. Die zweite 1/12- Frequenzteilerschaltung 24 empfängt ebenfalls den Lesezeittakt RD-CLK der Frequenz f&sub1; = 1,574 MHz von dem 12- Multiplexer 22 und gibt 12 frequenzgeteilte Impulse DQ1 bis DQ12 als das zweite frequenzgeteilte Signal S24 aus. Beim obigen entspricht die Zahl 12 der Bitlänge 12 der Schreibdaten WR-DATA und der Lesedaten RD-DATA.
• Fig. 10 zeigt ein Schaltungsdiagramm des Speichers 21. Der Speicher 21 beinhaltet 12 parallel-verbundene D-FFs 21A&sub1; bis 21A&sub1;&sub2;, 12 parallel-verbundene NAND-Gatter 21B&sub1; bis 21B&sub1;&sub2; und ein NAND-Gatter 21C. Der Speicher 21 empfängt die seriellen Schreibdaten WR-DATA und speichert dieselbigen in die parallel-verbundenen D-FFs 21A&sub1; bis 21A&sub1;&sub2; ansprechend auf die 12 frequenzgeteilte Impulskette DQ1 bis DQ12 als dem ersten frequenzgeteilten Signal S23. Somit sind die Daten, die in den D-FFs 21A&sub1; bis 21A&sub1;&sub2; gespeichert sind, Paralleldaten. Die gespeicherten Daten in den D-FFs 21A&sub1; bis 21A&sub1;&sub2; werden ausgegeben in das NAND-Gatter 21 ansprechend auf die 12 frequenzgeteilte Impulskette DQ1 bis DQ12 als dem zweiten frequenzgeteilten Signal S24. Die Lesedaten RD-DATA, die ausgegeben werden von dem NAND-Gatter 21C, sind serielle Daten.
• Fig. 11 zeigt die Impulsbreiten-Aufweitungsschaltung 25. Die Impulsbreiten-Aufweitungsschaltung 25 beinhaltet ein OR- Gatter-25&sub1; und einen D-FF 25&sub2;. Das OR-Gatter 25&sub1; empfängt die ersten und zweiten frequenzgeteilten Impulse DQ1 und DQ2 des ersten frequenzgeteilten Signals 523 von der ersten Frequenzteilerschaltung 23. Der D-FF 252 empfängt eine Ausgabe des OR-Gatters 251 an einem Verzögerungseingangsanschluß D und wird eingeschaltet entsprechend auf den Schreibzeittakt WR-CLK. Eine positive Ausgabe des D-FF 25&sub2; wird zugeführt an die Phasenerfassungsschaltung 27. Der D-FF 252 wird gelöscht durch den dritten frequenzgeteilten Impuls DQ3 des ersten frequenzgeteilten Signals S23. Daraus resultierend hat das Impulsbreiten-aufgeweitete Signal S25 zwei Impulsbreiten einer Impulsbreite des frequenzgeteilten Impulses. Fig. 12a bis 12c zeigen die Erzeugung des Impulsbreitenaufgeweiteten Signals S25.
• In diesem Beispiel entdeckt die Impulsbreiten- Aufweitungsschaltung 25 einen Verlust eines einzelnen Impulses des Schreibzeittakts WR-CLK.
• In diesem Beispiel werden die aufeinanderfolgenden frequenzgeteilten Impulse DQ1 bis DQ2 benutzt zum Entdecken des Verlustes eines einzelnen Impulses des Schreibzeittakts der WR-CLK mit Ausnahme des frequenzgeteilten Impulses DQ3, benutzt zum Rücksetzen des DFF 25. Im allgemeinen sind m aufeinanderfolgende frequenzgeteilte Impulse erforderlich zum Entdecken eines Verlustes eines m - 1 Impulses des Schreibzeittakts WR-CLK, m-aufeinanderfolgende frequenzgeteilte Impulse können ersetzt werden durch zumindest einen Start- und einen End- frequenzgeteilten Impuls, wobei eine Anzahl von Pulsen dazwischen m entspricht.
• Die zweite Impulsbreitenaufweitungsschaltung 26 kann auf die gleiche Art und Weise ausgebildet werden wie die erste Impulsbreiten-Aufweitungsschaltung 25.
• Fig. 13 zeigt ein Schaltungsdiagramm der Phasenerfassungsschaltung 27, der Stopfanforderungsschaltung 28 und eines Teils des 12-Multiplexers 22. Die Phasenerfassungsschaltung 27 umfaßt ein Nand-Gatter 27A und empfängt die ersten und zweiten Impulsbreiten-aufgeweiteten Signale S25 und S26 und gibt einen Phasenerfassungssignal S27 mit niedrigem Pegel aus, wenn beide der empfangenen Impulsbreiten-aufgeweiteten Signale S25 und S26 einen hohen Pegel haben. Die Impulsbreite des Phasenerfassungssignals S27 ist eine überlappte EIN-Zeit des ersten und zweiten Impulsbreiten-Aufweitungssignals S25 und S26. die Stopfanforderungsschaltung 28 umfaßt zwei NAND-Gatter 28&sub1; und 28&sub1; zum bilden einer Einrastschaltung und gibt das Stopfanforderungssignal S28 mit niedrigem Pegel aus, wenn das Phasenerfassungssignal S27 eingegeben ist. Der 12- Multiplexer 21 beinhaltet ein Flip-Flop 22A zum Einrasten des Stopfanforderungssignals S28. Beim Empfangen der Stopfanforderung werden die Stopfanforderungsschaltung 28 und der Flip-Flop 22A zurückgesetzt durch einen Rücksetzimpuls RESET, zugeführt von dem 12-Multiplexer 22.
• Jetzt wird der Betrieb des Digitaldaten- Vielfachumwandlungssystems, gezeigt in Fig. 7, beschrieben werden mit Bezug auf Fig. 14a und 14f und Fig. 15a bis 15f.
• In Fig. 14a wird der Schreibzeittakt WR-CLK verloren zu einer Zeit t1. Jedoch hat das Impulsbreiten- Aufweitungssignal S25 zwei Impulsbreiten eines einzelnen Schreibzeittakts WR-CLK, und daraus resultierend wird eine Phasenübereinstimmung zwischen den zwei Impulsbreiten- Aufweitungssignalen S25 und S26 erhalten bei der Phasenerfassungsschaltung 27 und das Stopfanforderungssignal S28 wird in Wert gestellt von der Stopfanforderungsschaltung 28. Der 12-Multiplexer 22 führt das Stopfen des Lesezeittakts RD-CLK zu einer Zeit t3 aus und zwar unabhängig von dem Verlust des Lesezeittaktes RD-CLK zu einer Zeit t2.
• In Fig. 15a ist ein einzelner Impuls des Schreibzeittakts Wr-CLK zu einer Zeit t11 verloren. In Fig. 15c ist ein einzelner Impuls des Lesezeittakts RD-CLK zu einer Zeit t12 verloren. Diese verlorenen Impulse liegen zwischen nebeneinander liegenden Impulsbreiten-Aufweitungssignalen S25, aber die Anzahl der verlorenen Impulse ist die gleiche, und somit wird ein normaler Betrieb ausgeführt.
• Wie oben beschrieben, wird das Digitaldaten- Vielfachumwandlungssystem, das in Fig. 7 gezeigt ist, ein normales Datenmultiplexen aus, und zwar unabhängig von dem Verlust eines einzelnen Impulses des Lesezeittakts WR-CLK und/oder eines einzelnen Impulses des Lesezeittakts RD-WLK. Zusätzlich sind die Impulsbreiten-Aufweitungsschaltungen 25 und 26 durch eine einfache Schaltung, wie gezeigt in Figur 11 ausgebildet.
• Fig. 16 zeigt ein weiteres Schaltungsdiagramm der Phasenerfassungsschaltung 27 und der Stopfanforderungsschaltung 28. Die Phasenerfassungsschaltung 27 umfaßt ein NAND-Gatter 27B, und die Stopfanforderungsschaltung 28 umfaßt einen Widerstand 285, einen Kondensator 286, und einen Inverter 287. Der Widerstand 28&sub5; und der Kondensator 286 bilden eine Zeitkonstantenschaltung, deren Zeitkonstante kürzer ist als eine Periode des frequenzgeteilten Signals S23. Die Analogtyp-Stopfanforderungsschaltung 28 erfordert nicht den Rücksetzimpuls RESET von dem 12-Multiplexer, wie gezeigt in Fig. 13.
• Fig. 17 zeigt ein Schaltungsdiagramm eines allgemeinen Digitaldaten-Vielfachumwandlungssystems. In Fig. 17 bezeichnet Bezugszeichen N eine Bitlänge von Eingabedaten IN-DATA und Ausgabedaten OUT-DATA und einen Frequenzteilungsfaktor, und m und n bezeichnen Impulsbreiten, welche aufzuweiten sind. Falls die Anzahl der verlorenen Impulse eines Eingabezeittakts IN-CLK eins ist, ist m zwei. In ähnlicher Weise ist, falls die Anzahl der verlorenen Impulse des Lesezeittaktes RD-CLK eins ist, n zwei.
• Das Digitaldaten-Vielfachumwandlungssystem von Fig. 17 kann angewendet werden auf jeglichen Abschnitt in dem Digitaldaten-Kommunikationsnetzwerk
• Ebenfalls kann das Digitaldaten-Vielfachumwandlungssystem von Fig. 17 benutzt werden zum Demultiplexen digitaler Daten durch Ersetzen des Multiplexers 22 durch einen Demultiplexer (nicht gezeigt), da das Datenschreiben bei einer Frequenz und das Datenlesen bei einer anderen Frequenz, verschieden von der ersten Frequenz, erfordert sind beim Datendemultiplexen und beim Demultiplexen der obige verlorene Impuls entdeckt werden kann.

Claims (6)

1. Digitaldaten-Vielfachumwandlungssystem mit:

einer Speichereinheit (21) zum Empfangen und Speichern von Eingabedaten (IN-DATA) mit N Bits;

einem ersten Frequenzteiler (23) zum Empfangen eines Eingabezeittaktes (IN-CLK) mit einer ersten Frequenz (f&sub1;) und Frequenzteilen des Eingabezeittaktes durch N zum Ausgeben eines ersten frequenzgeteilten Signals (S23);

einer ersten Impulsbreiten-Aufweitungsschaltung (25), verbunden zum Empfangen einer Vielzahl von frequenzgeteilten Impulsen, welche zumindest einen Start- und einen Endfrequenzgeteilten Impuls von dem ersten Frequenzteiler anzeigen, Empfangen des Eingabezeittakts und Ausgeben eines ersten Impulsbreiten-aufgeweiteten Signals (S25) des Eingabezeittakts, wobei eine Impulsbreite davon einer Anzahl verlorener Pulse der Eingabezeittaktimpulse plus eins entspricht;

einer Stopfschaltung (22) zum Ausgeben eines Lesezeittakts (RD-CLK) mit einer zweiten Frequenz (f&sub1;') so nah der ersten Frequenz (f&sub1;) wie notwendig zum Erlauben der Schaffung redundanter Daten und Stopfen des Lesezeittaktes;

einem zweiten Frequenzteiler (24) zum Empfangen des Lesezeittaktes (RD-CLK) und Frequenzteilen des Lesezeittaktes durch N zum Ausgeben eines zweiten frequenzgeteilten Signals (S24);

einer zweiten Impulsbreiten-Aufweitungsschaltung (26) zum Empfangen einer Vielzahl von frequenzgeteilten Impulsen, welche zumindest einen Start- und End- frequenzgeteilten Impuls von dem zweiten Frequenzteiler bezeichnen, Empfangen des Lesezeittakts und Ausgeben eines zweiten Impulsbreitenaufgeweiteten Signals (S26) des Lesezeittaktes, wobei ein Impuls ein Breite entsprechend einer Anzahl verlorener Impulse der Leszeittaktimpuls plus eins hat;

einen Phasendetektor (27) zum Empfangen des ersten und zweiten Impulsbreiten-aufgeweiteten Signals (S25, S26) und Ausgeben eines Phasenerfassungssignals (S27), wenn Phasen beider Impulsbreiten-aufgeweiteten Signale zusammenfallen; und

einer Stopfanforderungsschaltung (28) zum Empfangen des Phasenerfassungssignals (S27) und Ausgeben eines Stopfanforderungssignals (S28) an die Stopfschaltung (22),

wobei die Speichereinheit (21) die Eingabedaten ansprechend auf das erste frequenzgeteilte Signal (S23) speichert und die gespeicherten Daten an-die Stopfschaltungen (22) ansprechend auf das zweite frequenzgeteilte Signal (S24) ausgibt; und

die Stopfschaltung (22) den Lesezeittakt ansprechend auf das Stopfanforderungssignal (S28) stopft.

2. Digitaldaten-Vielfachumwandlungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die Vielzahl von frequenzgeteilten Impulsen von dem ersten Frequenzteiler m aufeinanderfolgende frequenzgeteilte Impulse startend mit einem Start- frequenzgeteilten Impuls während jeder Frequenzteilungsperiode des ersten Frequenzteilers umfaßt, wobei m eine Anzahl von verlorener Impulse des Eingabezeittakts plus eins anzeigt, und somit die Impulsbreite des ersten Impulsbreiten-aufgeweiteten Signals eine m + 1 Impulsbreite hat; und

daß die Anzahl der frequenzgeteilten Impulse von dem zweiten Frequenzteiler n aufeinanderfolgende frequenzgeteilte Impulse startend mit einem Start- frequenzgeteilten Impuls während jeder Frequenzteilungsperiode des zweiten Frequenzteilers umfaßt, wobei n eine Anzahl verlorener Impulse des Lesezeittakts plus eine bezeichnet, und somit die Impulsbreite des zweiten Impulsbreite des zweiten Impulsbreiten-aufgeweiteten Signals n + I Impulsbreite hat.

3. Digitaldaten-Vielfachumwandlungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die Stopfschaltung (22) eine Datenmultiplexerschaltung umfaßt.

4. Digitaldaten-Vielfachumwandlungssystem nach Anspruch 1, dadurch gekennzeichnet, daß das Stopfen (22) eine Daten- Multiplexerschaltung umfaßt.

5. Digitaldaten-Vielfachumwandlungssystem nach Anspruch 1, dadurch gekennzeichnet, daß der erste Frequenzteiler (23) eine Ringzählerschaltung umfaßt und der zweite Frequenzteiler (24) eine Ringzählerschaltung umfaßt.

6. Digitaldaten-Vielfachumwandlungssystem nach Anspruch 5, dadurch gekennzeichnet, daß die erste Impulsbreiten- Aufweitungsschaltung (25) eine erste OR-Gatterschaltung (25&sub1;) zum Empfangen m aufeinanderfolgender Ringzählerausgaben und eine erste Einrastschaltung (25&sub2;) zum Empfangen einer Ausgabe der OR-Gatterschaltung und Ausgeben des ersten Impulsbreiten-aufgeweiteten Signals (S25) umfaßt, und daß die zweite Impulsbreiten-Aufweitungsschaltung (26) eine zweite OR-Gatterschaltung (26&sub1;) zum Empfangen n aufeinanderfolgender Ringzählerausgaben und eine zweite Einrastschaltung (26&sub2;) zum Empfangen einer Ausgabe der zweiten OR-Gatterschaltung und Ausgeben des zweiten Impulsbreiten-aufgeweiteten Signals (S26) umfaßt.