JPS6024613B2

JPS6024613B2 - デ−タ伝送装置

Info

Publication number: JPS6024613B2
Application number: JP55029971A
Authority: JP
Inventors: 光男西脇
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1980-03-10
Filing date: 1980-03-10
Publication date: 1985-06-13
Also published as: JPS56126352A; CA1151260A; US4353129A

Description

【発明の詳細な説明】本発明は送信データビット列に現われる固定ビットパタ
ーンの伝送を禁止する機能を備えたデータ伝送装置に関
する。

ＰＣＭ伝送システムにおいては、デジタルデータビット
の論理“０”が連続して発生すると、ＰＣＭ中継器にお
けるタイミング信号の再生時にタイミング信号に位相ジ
ッタが発生し、これにより再生された符号に誤りが生じ
るという欠点がある。

このため、従来の伝送システムにおいては、論理“０”
パターンの発生を防止する零パターン抑止回路を用いて
上記欠点に対処している。詳しく述べると、この抑止回
路はＰＣＭ端局装置への入力データビット列をワード単
位で監視し、論理“０”の連続するワードが検出される
と、そのワード中の重みの最も４・さし、ビットを強制
的に論理“１”に置換している。しかし、このような抑
止回路を帯城圧縮されたディジタル画像信号のように冗
長ビットが取り除かれた信号を対象とするフレーム簡符
号化装置に適用すると、画質が劣化するという欠点があ
る。このため、この装置においてはこのような欠点を解
決するために、伝送データ中に強制的に論理“１’’パ
ターンを一定周期で挿入し論理“０”パターンがある定
められた値以上連続して発生しないようにする強制零挿
入回路を使用している。しかし、この強制零挿入回路は
、論理“１”パターン挿入が不用な部分においても論理
“１”パターンを強制的に挿入するため、データ伝送効
率が低下するという欠点を生じる。本発明の目的は上述
の欠点を解決して効率よくディジタル情報を伝送するデ
ータ伝送装置を提供することにある。

本発明のデータ伝送装置は、符号化されたディジタル画
像信号を形成するデータビット列を一時的に蓄える記憶
手段と、前記記憶手段から前記データビットを読み出す
ための要求信号を供給する手段と、前記フレーム同期ビ
ットと前記データビット列の所定数のデータビットと１
フレーム内に所定数のダミービットが存在するか否かを
表わすダミービット表示ビットとのためのタイムスロッ
トにより前記１．フレームを構成する手段と、前記１フ
レーム内に固定ビットパターンが形成されているか否か
を検出する手段と、前記検出結果に応答して前記１フレ
ームの前記データビット用タイムスロットの所定のタイ
ムスロットに前記所定数のダミービットを付加する手段
と、前記検出結果に応答して前記ダミービット表示ビッ
ト用タイムスロットに前記所定数のダミービットが挿入
されたか否かを表わすダミービット表示ビットを挿入す
る手段と、前記所定数のダミービットの付加により欠落
したデータビットが次のフレームを構成する前記所定数
のデータビットの一部として挿入されるよう前記フレー
ム構成手段に供給する手段と、前記欠落したデータビッ
ト分だけ前記要求信号の供給を停止させる手段とを有す
る送信部と、前記送信部から供給され送信データビット
列を直列に受ける入力端子と、前記送信データビット列
から前記ダミー表示ビットを検出する手段と、前記表示
ビット検出出力に応答して前記送信データビット列をダ
ミービットと前記入力データビットとに分離する手段と
を有する受信部とから構成されたことを特徴とする。

次に本発明を図面を参照して詳細に説明する。

第１図は本発明の一実施例を示すブロック図である。図
において、制御信号発生回路７は、同期信号用のフレー
ムビットおよびダミー挿入情報×（ダミー表示ビット）
を発生して、マルチプレクサにそれらを供給する。

このうち、フレームビットＦは１フレーム毎に発生され
、ダミー表示ビット×は固定パターンの監視期間毎に発
生される。また、この回路７は、書込みアドレス作成の
ための第１のクロックと、この第１のクロックから作成
され、フレームビットおよびダミー表示ビットＸに対応
する時刻に零となる第２のクロックと、マルチプレクサ
６の切換用制御信号とを発生する。一方、入力端子１に
は、フレーム間符号化装置に用いられているバッファメ
モリ（図示せず）からの符号化されたディジタル画像信
号を形成するデータビット列が端子２から供給されるデ
ータ要求信号に応答して供聯合される。このバッファメ
モリの容量は伝送路の伝送速度や伝送すべき画像の性質
等を考慮して決められている。このディジタル信号は、
挿入すべきダミービット個数（本実施例では１個）相当
の遅延を与える遅延回路４および選択回路に与えられる
。選択回路５は、後述すする抑止パルス発生回路１６か
ら与えられる第１の抑止パルスに応答して遅延回路出力
および入力ディジタル信号のどちらか一方を選択し、マ
ルチプレクサ６に供給する。マルチプレクサ６は、制御
信号発生回路７から与えられる制御信号に応答して選択
回路出力とフレームビットＦおよびダミー表示ビット×
とを合成する。合成されたディジタル信号は、固定パタ
ーン検出回路１５に供給されるとともにメモリ８に供給
される。この合成ディジタル信号は、メモリ８に制御回
路７からの第１のクロツクに応答して書込みアドレスを
発生する書込み制御回路９から与えられる込みアドレス
により書込まれる。一方、パターン検出回路１５は、合
成ディジタル信号がメモリ８に書込まれる間に、合成デ
ィジタル信号の中に固定パターン（ここでは３ビット連
続“０”パターン）が存在するか否かを検出し、その検
出信号を抑止パルス発生回路１６に与える。抑止パルス
発生回路１６は、検出信号に応答し端子２からの要求信
号の禁止および選択回路５の選択信号として使用される
第１の抑止パルスと、メモリ８の謙出し禁止およびダミ
ービット挿入用制御信号として使用される第２の抑止パ
ルスと、ダミー表示ビットに表示を与えるための表示パ
ルスとを発生する。

メモリ８‘こ書込まれたデ−夕は、制御回路７からの第
１のクロックに応答して議出しアドレスを発生する議出
し制御回路１０からの読出しアドレスによりメモリ８か
別項次読み出され、ダミー挿入回路１１に与えられる。

抑止ゲート１４は第２の抑止パルスに応答して読み出し
制御回路１０のアドレス発生動作を禁止し、これにより
メモリ８からのデータ読み出し停止させる。ダミー挿入
回路１１は、第２の抑止パルスに応答してダミービット
を前記読出された合成ディジタル信号に付加してダミー
表示ビット回路１２に与える。

表示ビット回路１２は、パルス発生回路１６からの表示
パルスに応答して合成ディジタル信号中のダミー表示ビ
ット×を変更して伝送路１００‘こ供給する。ゲート１
３は、第１の抑止パルスに応答して制御回路７からの第
２のクロックの端子２への供給を禁止し、これにより入
力ディジタル信号の要求を停止する。なお、ダミー入
回路１１としてはゲート１３が使用でき、ダミービット
表示回路１２としては排他的論理和回路が使用できる。

伝送路１００を介して伝送されてきたディジタル画像信
号は受信部の入力端子２０に与えられる。

ダミービッ検出回路２２は入力信号中のフレームビット
を用いてフレーム同期をとるとともに、入力ディジタル
信号中のダミー表示ビット×または×を検出して分離回
路２４に与える。分離回路２４はデータから表示ビット
×およびダミービットを分離し入力端子１に与えられた
ディジタル画像信号を出力端子２１に出力する。次に、
第１図の装置の動作を第２図を参照して説明する。

第２図は第１図に示す装置において、フレーム長および
監視期間の長さを５、フレーム情報数（フレームビット
１と表示ビット１）を２、伝送データビット数を３、固
定パターンが検出された場合に挿入されるダミ−ビット
数を１、および固定パターンを“００びとしたときのタ
イムチャートである。

まず、第１の監視期間ＨＩにおいて、マルチプレクサ６
は、制御信号（第２図ｈ）の“１”に応答して制御信号
発生回路７を選択し、メモリ８に信号発生回路から与え
られるフレームビットＦｎおよびダミー表示ビット×（
第２図ｉ）を第１のクロック（第２図ａ）に同期して供
給する。

次に、マルチプレクサ６は制御信号の“０”に応答して
選択回路５を選択する。このとき、選択回路５は第１の
抑止パルス（第２図ｅ）により入力端子２を選択してい
るため、データ要求信号（第２図ｇ）に応答して入力デ
ィジタル信号（第２図ｋ）が選択回路６に与えられ、メ
モリ８に書込まれる。次に、第２の監視期間２において
、マルチプレクサ６の出力は固定パターン（３ビット連
続“０”）が検出される。

ここでは、データＤｋ，Ｄｋ＋，，Ｄｋ＋２が全て“０
”としているため、検出出力（第２図ｃ）が現われる。
抑止パルス発生回路１６は検出出力から第１の抑止パル
ス（第２図ｅ）、第２の抑止パルス（第２図ｆ）および
表水パルス（第２図ｄ）を発生する。また、この第２の
期措籾２においては、メモリ８から期間ＨＩに書込まれ
た合成ディジタル信号が順次読出される。詳しく述べる
と、まず、フレームビットＦｎが読み出される（第２図
ｅ）。

次に、ダミー表示ビットＸｎが読み出されるが、このと
き、ダミー表示ビット回路１２に表示パルス（第２図ｄ
）が供給されるため、読み出された表示ビットＸｎは表
不パルスにより変更される（第２図ｍ）。次に、データ
ビットＤｋおよびＤｋ十，が読み出され（第２図ｎ）、
最後にデータビットＤｋ十２が読み出されるが、データ
ビットＤｋ十２が読み出し時に、第２の抑止パルス（第
２図ｆ）が抑止ゲート１４およびダミー挿入回路１１
に供尊溝されるため、デ−タビットＤｋ十２の読み出
しが禁止されるとともに、ダミー挿入回路１１において
データビットＤｋ＋２の代わりに“１”がダミービッ
トとして挿入される４第２図ｃ）。一方、この監視期日
２においては、期間１同様フレームビットＦｎ＋１およ
びダミー表示ビットＸｎ＋，がメモリ８に供給されると
ともに端子２からの要求信号に応答してデータビットが
端子１に供Ｖ給される。しかし、このとき、ゲート１３
が第１の抑止パルスを受けるため、このときデータ要求
を停止する（第２図ｇ）。一方、このデータ要求停止時
に、遅延回路４は第１の抑止パルスに応答して、第１の
期間ＨＩにおいて保持していたデータビットＤｋ十２を
選択回路５およびマルチプレクサ６を介してメモリ８に
供幹費する（第２図ｋ）。このあと、要求信号に応答し
てデータビットＤｋ＋３およびＤｋ十４がメモリ８
に書込まれる。メモ川こ書込まれた合成ディジタル信号
（Ｆｎ＋，〜Ｄｋ＋４）の中の固定パターンが検出回路
１６で検出されるが、固定パターンが存在しないため、
信号（Ｆｎ＋．〜Ｄｋ十４）はそのまま伝送路１００
‘こ送出される（第２図ｐ）。伝送路１００を介して供
給されたディジタル信号（第２図ｐ）は受信部の入力端
子２０に与えられる。ダミー表示ビット検出回路２２は
入力ディジタル信号中のフレームビットを用いてフレー
ム同期をとるとともに、ディジタル信号中のダミー表示
ビットＸまたはＸを検出して分離回路２４に与える。分
離回路２４はディジタル信号から表示ビットＸおよびダ
ミービットを分離する。なお、上述した実施例では固定
パターンとして“０”パターンを用いたが、“１”パタ
ーンを用いることも可能である。

また、固定パターンとして、連続するデータビット数Ｒ
＋Ｑの中に論理“１”がＱビットしか存在しない状態（
固定２ビットパターーン）を固定パターンとすることも
可能である。さらに、フレーム長と監視期間の長さを異
ならせることも可能である。

第３図は“０”パターンおよび固定２ビットパターンを
検出できる固定パターン検出回路の具体的回路図である
。

図において、第１図のマルチプレクサから入力端子５１
に供給された合成ディジタル信号は計数回路５３、記憶
回路５４、および５５に入力される。

計数回路路５３の計数値は、記憶回路５４、加算回路５
６、判定回路５８に与えられる。記憶回路５４の内容は
記憶回路５５と加算回路５６に与えられ、加算回路５６
の加算値と記憶回路５５の内容は加算回路５７に与えら
れる。加算回路５７の加算値は判定回路５９に与えられ
、判定回路５８および５９の出力論理和回路６０で論理
和をとられて記憶回路６１に供給される。記憶回路６１
の内容は記憶回路６２に与えられ、記憶回路６２の内容
は、出力端子５２に与えられる。また、パルス発生回路
６３の出力は記憶回路６１，６２，５４および５５と計
数回路５３に与えられる。次に第３図の検出回路の動作
を説明する。

パルス発出回路６３は、固定パターンの検出単位である
フレームの先頭を示すフレームパルスを発生しこれによ
り計数回路５３、記憶回路５４および５５を初期設定す
る。また、フレームパルスは、記憶回路６１および６２
に供給される。記憶回路６１に記憶されている前フレー
ムに固定パターンが存在するか否かの情報はこのフレー
ムパルスにより記憶回路６２に移されここで１フレーム
間保持される。このとき、記憶回路６１はリセットされ
、初期説定される。出力端子５２には、前フレーム中に
固定パターンが存在したか否かを示す情報がダミー表示
ビットとして１フレーム毎に出力される。計数回路５３
は、入力端子５１に入力した合成ディジタル信号が論理
“０”ならば、その数を計数し、論理‘‘１’’ならば
計数値を記憶回路５４に与える。記憶回路５４の内容は
記憶回路５５にシフトされるとともに、計数回路５３の
値を零にリセットする。従って、判定回路５８には、論
理‘‘０”パターンの連続数が入力され、判定回路５９
には２ビットの論理“１”パターンを含むビット列の長
さをｙ＋２とるときのｙの値が入力されることになる。
そこで、判定回路５８においてＰＰは以上の値
（ここでは３）を検出し、判定回路５９においてはＲ（
Ｒは整数）以上の値を検出すれば、この回定パタ−ン検
出回路においては、論理“０”パターンがＰビット以上
連続するビット列および連続するＲ＋２ビット以上のビ
ット列中に論理“１”が２ビットしか存在しないビット
列を並行して検出することができる。第３図の回路では
計数値を記憶する記憶回路が２個であるが、計数値を記
憶する記憶回路（Ｍ旧Ｍ，ＭＥＭＯ）と加算回路（ＡＤ
Ｄ，〜ＡＤＤＱ）を第４図に示すごとくＱ段設けること
により、連続するＲ＋Ｑビット以上のデータ列中に論理
１デ−夕がＱビットしか存在しないデータ列を検出する
ことができる。

以上のように、本発明では、禁止されている固定パター
ンが発生したフレームのみにダミービットを挿入し、固
定パターンが発生しないフレームに対しては、ダミービ
ットの挿入を行っていないため、伝送効率を高め、かつ
伝送データの品質を損うことがない。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図ａ
〜ｐは第１図の動作説明のためのタイムチャート、第３
図および第４図は、本発明の一部を示すプロット図であ
る。第１図、第３図および第４図において、１，２０，５１
，７０・・・・・・入力端子、２，３，２１，５２・・
・・・・出力端子、４・・…・遅延回路、５・・・・・
・選択回路、６・・・・・・マルチプレクサ、７，６３
・…・・制御信号回路、８・・・・・・フレームメモリ
、９・・・・・・書き込み制御回路、１０・・・・・・
読み出し制御回路、１１・・・・・・ダミービット挿入
回路、１２・・・・・・ダミー表示ビット回路、１３，
１４・・・・・・抑止ゲート、１５・・・・・・固定パ
ターン検出回路、１６・・・・・・抑止パルス発生回路
、１７，１８・・・・・・抑止ゲート、２２・・・・・
・ダミー表示ビット検出回路、２４・・・・・・分離回
路、５３，７１……計数回路、５４，５５，６１，６２
，Ｍ旧Ｍ【１｝・・・・・・ＭＥＭ（Ｑ）…・・・記憶
回路、５６，５７，ＡＤＤ‘１’・・・ＡＤＤ（Ｑ）・
・・・・・加算回路、５８，５９，７２・・・・・・判
定回路。卓角３図第４図図桜第２図

Claims

【特許請求の範囲】

１帯域圧縮符号化されたデイジタル画像信号を形成す
るデータビツト列を一時的に蓄える記憶手段と、前記記
憶手段から前記データビツトを読み出すための要求信号
を供給する手段と、フレーム同期ビツトと前記データビ
ツト列の所定数のデータビツトと１フレーム内に所定数
のダミービツトが存在するか否かを表わすダミービツト
表示ビツトとのためのタイムロツトにより前記１フレー
ムを構成する手段と、前記１フレーム内に固定ビツトパ
ターンが形成されているか否かを検出する手段と、前記
検出結果に応答して前記１フレームの前記データビツト
用タイムスロツトの所定のタイムスロツトに前記所定数
のダミービツトを付加する手段と、前記検出結果に応答
して前記ダミービツト表示ビツト用タイムスロツトに前
記所定数のダミービツトが挿入されたか否かを表わすダ
ミービツト表示ビツトを挿入する手段と、前記所定数の
ダミービツトの付加により欠落したデータビツトが次の
フレームを構成する前記所定数のデータビツトの一部と
して挿入されるよう前記フレーム構成手段に供給する手
段と、前記欠落したデータビツト分だけ前記要求信号の
供給を停止させる手段とを有する送信部と、前記送信部
から供給され送信データビツト列を直列に受ける入力端
子と、前記送信データビツト列から前記ダミー表示ビツ
トを検出する手段と、前記表示ビツト検出出力に応答し
て前記送信データビツト列をダミービツトと前記入力デ
ータビツトとに分離する手段とを有する受信部とから構
成されたことを特徴とするデータ伝送装置。