FR2593337A1 - Dispositif de synchronisation d'un signal binaire avec elimination de gigue - Google Patents
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Abstract
Le dispositif de synchronisation est destiné à supprimer la gigue dans un signal binaire transmis par une voie de transmission notamment à l'entrée d'un multiplexeur numérique. Il comprend des registres RE, RL pour mémoriser n bits consécutifs du signal binaire SB, un diviseur DE divisant en fréquence par n un signal d'horloge SH récupéré à partir du signal binaire en n premiers signaux d'horloge Q1, Q2, Q1, Q2 équirépartis en phase et commandant séquentiellement l'écriture de n bits consécutifs dans les registres, un diviseur DL divisant en fréquence par n un signal d'horloge locale SHL à la fréquence nominale du signal d'horloge récupérée en n seconds signaux d'horloge Q7, Q8, Q7, Q8 équirépartis en phase, et un circuit CS sélectionnant l'une de n permutations circulaires des seconds signaux d'horloge en fonction de l'observation d'un état prédéterminé "1" de l'un Q2 des premiers signaux d'horloge à des instants significatifs périodiques des seconds signaux d'horloge, les seconds signaux d'horloge ordonnés selon la permutation sélectionnée commandant séquentiellement la lecture de n bits consécutifs écrits. (CF DESSIN DANS BOPI)
Description
Dispositif de synchronisation d'un signal binaire
avec élimination de gigue
La présente invention concerne un dispositif de synchronisation d'un signal binaire avec élimination de gigue, encore appelé suppresseur de gigue, pour supprimer la gigue dans un signal binaire transmis par une voie de transmission notamment à l'entrée d'un multiplexeur numérique.
avec élimination de gigue
La présente invention concerne un dispositif de synchronisation d'un signal binaire avec élimination de gigue, encore appelé suppresseur de gigue, pour supprimer la gigue dans un signal binaire transmis par une voie de transmission notamment à l'entrée d'un multiplexeur numérique.
Le multiplexeur multiplexe à division de temps plusieurs signaux binaires qui sont pilotés par une même fréquence d'horloge locale, sans recourir à de quelconques moyens de justification. Les signaux binaires à multiplexer sont déphasés et offrent une gigue variable.
Selon l'invention, le dispositif de synchronisation d'un signal binaire avec élimination de gigue, recevant un signal d'horloge récupéré à partir du signal binaire, et un signal d'horloge locale à la fréquence nominale du signal d'horloge récupérée, est caractérisé en ce qu'il comprend des moyens pour mémoriser n bits consécutifs du signal binaire, des premiers moyens pour diviser en fréquence par n le signal d'horloge récupéré en n premiers signaux d'horloge équirépartis en phase et commandant séquentiellement l'écriture de n bits consécutifs dans les moyens pour mémoriser, des seconds moyens pour diviser en fréquence par n le signal d'horloge locale en n seconds signaux d'horloge équirépartis en phase, et des moyens pour sélectionner l'une de n permutations circulaires des seconds signaux d'horloge en fonction de l'observation d'un état prédéterminé de l'un des premiers signaux d'horloge à des instants significatifs périodiques des seconds signaux d'horloge, les seconds signaux d'horloge ordonnés selon la permutation sélectionnée commandant séquentiellement la lecture de n bits consécutifs écrits.
L'entier n est déterminé en fonction de l'amplitude de la gigue à éliminer. Par exemple, pour une gigue ayant une amplitude maximale de 1 ; 1,5 ou 2 éléments binaires crête à crête, l'entier n est égal à 4, 6 ou 8.
Selon une autre caractéristique de l'invention, les moyens pour sélectionner comprennent des moyens pour détecter ledit état prédéterminé du premier signal d'horloge observé aux débuts de périodes successives des seconds signaux d'horloge afin d'initialiser une lecture de n éléments écrits du signal binaire lors de la première coincidence entre ledit état prédéterminé et l'un des débuts de période, et des moyens recevant les seconds signaux d'horloge pour transmettre successivement les seconds signaux d'horloge ordonnés selon une permutation commençant par le second signal d'horloge ayant donné lieu à la coincidence aux moyens pour mémoriser.
D'autres caractéristiques de la présente invention apparaitront plus clairement à la lecture de la description suivante de plusieurs réalisations préférées de l'invention en référence aux dessins annexés correspondants dans lesquels
- la Fig.l est un bloc-diagramme schématique montrant la localisation de dispositifs de synchronisation selon l'invention dans un système de multiplexage-démultiplexage de voies numériques ;
- la Fig.2 est un bloc-diagramme d'un dispositif de synchronisation selon l'invention, pour supprimer une amplitude maximale de gigue égale à un élément binaire crête-à-crête ;
- les Figs.3A et 3B montrent en détail le dispositif de synchronisation de la Fig.2 ; et
- la Fig.4 illustre des diagrammes temporels de signaux logiques élaborés par le dispositif de synchronisation de la Fig.3.
- la Fig.l est un bloc-diagramme schématique montrant la localisation de dispositifs de synchronisation selon l'invention dans un système de multiplexage-démultiplexage de voies numériques ;
- la Fig.2 est un bloc-diagramme d'un dispositif de synchronisation selon l'invention, pour supprimer une amplitude maximale de gigue égale à un élément binaire crête-à-crête ;
- les Figs.3A et 3B montrent en détail le dispositif de synchronisation de la Fig.2 ; et
- la Fig.4 illustre des diagrammes temporels de signaux logiques élaborés par le dispositif de synchronisation de la Fig.3.
Dans la Fig.l est illustrée schématiquement une utilisation préférée de dispositifs de synchronisation avec élimination de gigue DS1 à DS4 relatifs à I = 4 signaux binaires composants SB1 à
SB4 ayant un débit nominal typiquement de 160 kbit/s à multiplexer en un signal binaire résultant SR ayant un débit de 704 kbit/s. Les signaux composants SB1 à SB4 sont produits par I = 4 installations numériques d'abonné téléphonique IA1 à lA4 et transmis en un code de ligne dans des voies d'aller V1 à V4 de lignes numériques d'abonné respectives.Dans un système de multiplexage-démultiplexage SMD situé à des distances différentes des installations IA1 à lA4, les signaux en code de ligne sont
convertis en des signaux binaires SB1 à SB4 dans des circuits de récupération de rythme et de transcodage classiques ou joncteurs J1 à J4 qui récupèrent des signaux d'horloge respectifs SH1 à SH4 à la fréquence de 160 kHz.Les signaux binaires SB1 à SB4 sortant des joncteurs J1 à J4 sont déphasés entre eux, en raison des distances différentes entre les installations lA1 à lA4 et le système SMD et sont appliqués avec les signaux d'horloge récupérés SH1 à SH4 en entrée d'un multiplexeur MUX qui synchronise les signaux binaires par rapport à un signal d'horloge locale SHL ayant la fréquence nominale de 160 kHz et qui les multiplexe d'une manière classique en le signal binaire résultant SR à la fréquence d'horloge HR = 704 kHz. Le signal SR est à son tour codé en un code de ligne dans un circuit de transcodage JR pour être transmis vers un central téléphonique.Comme montré à la Fig.1, les dispositifs DS1 à DS4 sont prévus en entrée du multiplexeur NUX avant de procéder à l'opération de multiplexage proprement dite de signaux binaires
SBS1 à SBS4 synchrones et dépourvus de gigue, l'opération de multiplexage consistant d'une manière connue à élever les débits des signaux composants à un débit commun, si nécessaire par justification positive notamment.
SB4 ayant un débit nominal typiquement de 160 kbit/s à multiplexer en un signal binaire résultant SR ayant un débit de 704 kbit/s. Les signaux composants SB1 à SB4 sont produits par I = 4 installations numériques d'abonné téléphonique IA1 à lA4 et transmis en un code de ligne dans des voies d'aller V1 à V4 de lignes numériques d'abonné respectives.Dans un système de multiplexage-démultiplexage SMD situé à des distances différentes des installations IA1 à lA4, les signaux en code de ligne sont
convertis en des signaux binaires SB1 à SB4 dans des circuits de récupération de rythme et de transcodage classiques ou joncteurs J1 à J4 qui récupèrent des signaux d'horloge respectifs SH1 à SH4 à la fréquence de 160 kHz.Les signaux binaires SB1 à SB4 sortant des joncteurs J1 à J4 sont déphasés entre eux, en raison des distances différentes entre les installations lA1 à lA4 et le système SMD et sont appliqués avec les signaux d'horloge récupérés SH1 à SH4 en entrée d'un multiplexeur MUX qui synchronise les signaux binaires par rapport à un signal d'horloge locale SHL ayant la fréquence nominale de 160 kHz et qui les multiplexe d'une manière classique en le signal binaire résultant SR à la fréquence d'horloge HR = 704 kHz. Le signal SR est à son tour codé en un code de ligne dans un circuit de transcodage JR pour être transmis vers un central téléphonique.Comme montré à la Fig.1, les dispositifs DS1 à DS4 sont prévus en entrée du multiplexeur NUX avant de procéder à l'opération de multiplexage proprement dite de signaux binaires
SBS1 à SBS4 synchrones et dépourvus de gigue, l'opération de multiplexage consistant d'une manière connue à élever les débits des signaux composants à un débit commun, si nécessaire par justification positive notamment.
Dans la Fig.1, on a également représenté des circuits relatifs à la direction retour, tel qu'un démultiplexeur DMUX recevant un signal binaire résultant sr à 704 kbit/s et un signal d'horloge récupérée correspondant hr par un circuit de récupération de rythme et de transcodage jr et démultiplexant le signal sr en quatre signaux binaires sb1 à sb4 à 160 kbit/s transmis avec des signaux d'horloge respectifs shl à sh4 à des joncteurs ou circuits de transcodage de sortie j1 à j4 vers des voies de retour v1 à v4 desservant respectivement les installations d'abonné IA1 à IA4.
Une réalisation préférée d'un dispositif de synchronisation avec élimination de gigue DS selon l'invention, destiné à éliminer une gigue ayant une amplitude maximale d'un élément binaire crête-à-crête dans un signal binaire entrant SB transmis en parallèle avec le signal d'horloge récupérée respectif SH est maintenant décrite.Comme montré schematiquement à la Fig.2, le dispositif DS comprend un premier diviseur de fréquence par N = 4 d'écriture DE recevant le signal d'horloge récupérée SH, un second diviseur de fréquence par N = 4 de lecture DL recevant le signal d'horloge locale SHL, un registre d'écriture RE ayant N = 4 étages pour mémoriser en parallèle successivement des groupes de 4 bits du signal binaire entrant sérialisé SB au rythme du signal SH, un circuit de sélection d'horloges de lecture CS pour sélectionner l'une de N = 4 permutations circulaires de signaux d'horloge d'écriture établis par le diviseur de lecture DL en fonction de l'un des N = 4 signaux d'horloge d'écriture produit par le diviseur d'écriture DE, un registre de lecture RL ayant N = 4 étages pour lire successivement les bits du groupe enregistré dans le registre d'écriture sous la commande des signaux d'horloge de lecture de la permutation sélectionnée à des instants significatifs hors des zones de gigue des bits écrits, et un circuit de multiplexage CM pour multiplexer les bits lus en le signal binaire synchronisé et dénué de gigue SBS.
Avant de décrire le fonctionnement du dispositif DS, sont détaillés ci-après les structures des circuits précités inclus dans le dispositif DS en référence aux Figs.3A et 3B.
Chacun des diviseurs de fréquence par quatre DE, DL montrés à la Fig. 3A comprend classiquement deux bascules du type D, B1 et B2,
B7 et B8 ayant des entrées d'horloge CL1 et CL2, CL7 et Ct8 recevant le signal d'horloge SH, SHL. La sortie directe Q1 > Q7 de la première bascule B1, B7 est reliée à l'entrée D2, D8 de la seconde bascule B2, B8. La sortie complémentaire Q2' Q8 de la seconde bascule B2, Bg est reliée à entrée D1, D7 de la première bascule B1, B7.Comme montré à des première et troisième à sixième lignes de la Fig.4, à partir du signal d'horloge récupérée SH, le diviseur de fréquence d'écriture DE fournit aux sorties directes Q1 et Q2 et complémentaires Q1 et Q2 des bascules B1 et B2 quatre signaux d'horloge ayant une fréquence égale au quart de celle du signal SH et équirépartis en phase, c'est-à-dire ayant des phases respectives de O, s/2, it et 3s/2 à partir du front montant dune impulsion sur quatre du signal SH. De même, comme montré à des onzième et douzième à quinzième lignes de la Fig.4, les sorties directes Q7 et Q8 et complémentaires Q7 et Q8 des bascules B7 et B8 dans le diviseur de fréquence de lecture DL fournissent quatre signaux d'horloge ayant une fréquence égale au quart de celle du signal SHL et déphasés de 0, w/2, Tr et 3s/2 à partir du front montant d'une impulsion sur quatre du signal SHL.
B7 et B8 ayant des entrées d'horloge CL1 et CL2, CL7 et Ct8 recevant le signal d'horloge SH, SHL. La sortie directe Q1 > Q7 de la première bascule B1, B7 est reliée à l'entrée D2, D8 de la seconde bascule B2, B8. La sortie complémentaire Q2' Q8 de la seconde bascule B2, Bg est reliée à entrée D1, D7 de la première bascule B1, B7.Comme montré à des première et troisième à sixième lignes de la Fig.4, à partir du signal d'horloge récupérée SH, le diviseur de fréquence d'écriture DE fournit aux sorties directes Q1 et Q2 et complémentaires Q1 et Q2 des bascules B1 et B2 quatre signaux d'horloge ayant une fréquence égale au quart de celle du signal SH et équirépartis en phase, c'est-à-dire ayant des phases respectives de O, s/2, it et 3s/2 à partir du front montant dune impulsion sur quatre du signal SH. De même, comme montré à des onzième et douzième à quinzième lignes de la Fig.4, les sorties directes Q7 et Q8 et complémentaires Q7 et Q8 des bascules B7 et B8 dans le diviseur de fréquence de lecture DL fournissent quatre signaux d'horloge ayant une fréquence égale au quart de celle du signal SHL et déphasés de 0, w/2, Tr et 3s/2 à partir du front montant d'une impulsion sur quatre du signal SHL.
Le registre d'écriture RE montré à la Fig.3B comprend quatre bascules du type D B3 à B6 ayant des entrées D3 à D6 recevant le signal binaire entrant SB avec gigue et des entrées d'horloge CL3 à
CL6 respectivement reliées aux sorties Q1, Q2, Q1 et Q2 du diviseur de fréquence d'écriture DE. Comme montré à des seconde et septième à dizième lignes de la Fig.4, le signal binaire entrant SB est partagé en quatre signaux binaires produits par des sorties Q3 à Q6 des bascules B3 à B6 ayant des débits égaux au quart de celui du signal entrant SB, c'est-à-dire cycliquement, quatre bits consécutifs du signal SB reçu en série sont écrits et transmis en parallèle par le registre RE et décalés successivement d'une période du signal d'horloge SH les uns par rapport aux autres.
CL6 respectivement reliées aux sorties Q1, Q2, Q1 et Q2 du diviseur de fréquence d'écriture DE. Comme montré à des seconde et septième à dizième lignes de la Fig.4, le signal binaire entrant SB est partagé en quatre signaux binaires produits par des sorties Q3 à Q6 des bascules B3 à B6 ayant des débits égaux au quart de celui du signal entrant SB, c'est-à-dire cycliquement, quatre bits consécutifs du signal SB reçu en série sont écrits et transmis en parallèle par le registre RE et décalés successivement d'une période du signal d'horloge SH les uns par rapport aux autres.
Le circuit de sélection d'horloges de lecture CS montré à la
Fig.3A comprend quatre bascules du type D Bg à B12 à sorties Qg à
Q12 pour échantillonner en dehors de zone de gigue l'un des quatre signaux d'horloge récupérée produit par le diviseur d'écriture DE, quatre portes OU à quatre entrées P1 à P4 pour bloquer trois des bascules précédentes par celle ayant procédé à l'échantillonnage, et quatre circuits incluant chacun quatre portes ET à deux entrées 5 à P8, P9 à P12, P13 à P16 P17 à P20 et une porte OU à quatre entrées P21, P22 > P23, P24 pour sélectionner une permutation circulaire de signaux d'horloge de lecture parmi quatre en fonction de l'échantillonnage précédent.
Fig.3A comprend quatre bascules du type D Bg à B12 à sorties Qg à
Q12 pour échantillonner en dehors de zone de gigue l'un des quatre signaux d'horloge récupérée produit par le diviseur d'écriture DE, quatre portes OU à quatre entrées P1 à P4 pour bloquer trois des bascules précédentes par celle ayant procédé à l'échantillonnage, et quatre circuits incluant chacun quatre portes ET à deux entrées 5 à P8, P9 à P12, P13 à P16 P17 à P20 et une porte OU à quatre entrées P21, P22 > P23, P24 pour sélectionner une permutation circulaire de signaux d'horloge de lecture parmi quatre en fonction de l'échantillonnage précédent.
Les bascules Bg à B12 constituent un troisième registre analogue au registre d'écriture RE. Des entrées Dg à D12 des bacules Bg à B12 reçoivent l'un des quatre signaux d'horloge récupérée produit par le diviseur RE, qui est, selon la réalisation illustrée, le signal d'horloge à la sortie Q2 de la bascule B2. Des entrées d'horloge CL9 à CL12 des bascules Bg à B12 sont respectivement reliées aux sorties Q7, Q8 > Q7 et Q8 du diviseur de fréquence de lecture DL.
Des sorties des portes OU P1 à P4 sont reliées respectivement à des entrées de remise à zéro R1 à R4 des bascules Bg à B12. Une borne de sortie d'un circuit RC commune d'une résistance R et une capacité C interconnectées entre terre et potentiel d'alimentation est reliée à des premières entrées des portes OU P1 à P4 pour remettre à zéro les bascules Bg à B12 lors de la mise sous tension du dispositif de synchronisation DS.Les trois autres entrées de chacune des portes OU P1 à P4 sont respectivement reliées aux sorties de trois bascules dans le circuit de sélection CS ayant des entrées de remise à zéro reliées aux sorties des trois autres portes OU ; ainsi, trois entrées de la porte P1 sont respectivement reliées aux sorties Q10, Qll et Q12' trois entrées de la porte P2 aux sorties Q9, Q11 et Q12' trois entrées de la porte P3 aux sorties Q9, Q10 et Q12' et trois entrées de la porte P4 aux sorties Qgs Q10 et Q11. Dans ces conditions, un état "1" à l'une des sorties Q9, Q10, Q11 et Q12 bloque à "0" les trois autres sorties.
Les sorties Q9 à Q12 des bascules Bg à B12 commandent quatre groupes respectifs de quatre portes ET chacun dans le circuit de sélection CS afin de sélectionner l'une de quatre permutations circulaires de signaux d'horloge de lecture. Ainsi, la sortie Qg est reliée à des premières entrées des portes ET P5, Pg, P13 et P17 ayant des secondes entrées reliées respectivement aux sorties Q7,
Q8, Q7 et Q8 du diviseur de fréquence de lecture DL, la sortie Q10 est reliée à des premières entres des portes ET P6, P10, P14 et
P18 ayant des secondes entrées reliées respectivement aux sorties
Q7, Q8 et Q7, la sortie Qll est reliée à des premières entrées des portes ET P7, Pll, P15 et P19 ayant des secondes entrées reliées respectivement aux sorties Q7, Q8' Q7 et Q8' et la sortie
Q12 est reliée à des premières entrées des portes ET P8, P12, P16 et P20 ayant des secondes entrées reliées respectivement aux sorties Q8' Q7' Q8 et Q7.Des sorties des portes ET P5 à P8, Pg à
P12, P13 à P16 et P17 à P20 sont respectivement reliées aux entrés des portes OU P91 à P24 ayant des sorties transmettant respectivement les signaux Q7, Q8, Q7 et Q8, Q8, Q7, Q8 et Q7, Q7 > 8 Q7 et Q8 > et Q8 > 7 > Q8 et Q7 lorsque les sorties Q9, Q10,Q11 et Q12 sont respectivement à l'état "1".
Q8, Q7 et Q8 du diviseur de fréquence de lecture DL, la sortie Q10 est reliée à des premières entres des portes ET P6, P10, P14 et
P18 ayant des secondes entrées reliées respectivement aux sorties
Q7, Q8 et Q7, la sortie Qll est reliée à des premières entrées des portes ET P7, Pll, P15 et P19 ayant des secondes entrées reliées respectivement aux sorties Q7, Q8' Q7 et Q8' et la sortie
Q12 est reliée à des premières entrées des portes ET P8, P12, P16 et P20 ayant des secondes entrées reliées respectivement aux sorties Q8' Q7' Q8 et Q7.Des sorties des portes ET P5 à P8, Pg à
P12, P13 à P16 et P17 à P20 sont respectivement reliées aux entrés des portes OU P91 à P24 ayant des sorties transmettant respectivement les signaux Q7, Q8, Q7 et Q8, Q8, Q7, Q8 et Q7, Q7 > 8 Q7 et Q8 > et Q8 > 7 > Q8 et Q7 lorsque les sorties Q9, Q10,Q11 et Q12 sont respectivement à l'état "1".
Le registre de lecture RL montré à la Fig.3B comprend également quatre bascules du type D B13 à B16 ayant des entrées D13 à D16 respectivement reliées aux sorties Q3 à Q6 du registre d'écriture RE et des entrées d'horloge CL13 à CL16 respectivement reliées à des sorties des portes OU à quatre entrées P21 à P24 incluses dans le circuit de sélection CS.
Le circuit de multiplexage CM montré à la Fig.3B comprend quatre portes ET à trois entrées F25 à P28, une porte OU P29 ayant quatre entrées reliées respectivement aux sorties des portes P25 à P28, et une bascule du type D B17 ayant une entrée D17 reliée à la sortie de la porte OU P29, une entrée d'horloge CL17 recevant le signal d'horloge locale SHL à travers un inverseur INV, et une sortie Q17 fournissant le signal binaire synchrone SBS. Les portes
ET P25 à P28 ont des premières entrées reliées respectivement aux sorties Q13 à Q16 des bascules B13 à B16, des secondes entrées reliées respectivement aux sorties des portes OU P21 à P24 et des troisièmes entrées reliées respectivement aux sorties des portes OU
P24, P219 P22 et P23.
ET P25 à P28 ont des premières entrées reliées respectivement aux sorties Q13 à Q16 des bascules B13 à B16, des secondes entrées reliées respectivement aux sorties des portes OU P21 à P24 et des troisièmes entrées reliées respectivement aux sorties des portes OU
P24, P219 P22 et P23.
Pour reconstituer un signal binaire SBS dépourvu de gigue en sortie Q17 du dispositif de synchronisation DS à partir du signal binaire entrant SB, le signal SB est mémorisé dans le registre d'écriture RE au rythme de signaux d'horloge ayant une fréquence sous-multiple de la fréquence nominale et offrant des zones non affectées par la zone de gigue à éliminer. Selon la réalisation illustrée, on suppose que la zone de gigue de part et d'autre d'un front montant ou descendant du signal SH est égale à la largeur d'un bit cr8te-à-crete, comme montré par des zones hachurées dans la Fig.4, et donc que le signal d'horloge récupéré SH doit etre divisé en fréquence par au moins quatre pour obtenir des zones dépourvues de gigue dans les signaux d'horloge d'écriture. Ainsi les bascules d'écriture B3 à B6 mémorisent cycliquement quatre bits consécutifs du signal entrant SB. Cependant, pour lire ces bits mémorisés à des instants non compris dans des zones de gigue, et en synchronisme avec le signal d'horloge local SHL, le registre de lecture RL doit lire séquentiellement ces groupes de quatre bits sous la commande de signaux d'horloge de lecture Q7, Q8 > Q7 et Q8, ayant une meme fréquence nominale que les signaux d'horloge d'écriture Q1, Q2, Q1 et Q2 et offrant des instants significatifs de lecture dans des zones dépourvues de gigue.Le diviseur de fréquence de lecture DL produit donc les quatre signaux d'horloge de lecture et le circuit de sélection CS sélectionne l'ordre des signaux d'horloge d'écriture afin d'obtenir les instants significatifs de lecture recherchés.
Les instants significatifs de lecture et plus précisement le début d'une période de lecture d'un groupe de quatre bits mémorisés est obtenu par observation de l'un des signaux d'horloge d'écriture, tel que le signal Q2, à différents instants caracteristiques d'une période de lecture correspondant aux fronts montants des signaux d'horloge Q7, Q8 > Q7 et Q8. Par exemple, comme montré à des seizième et dix-septième lignes de la Fig.4, le premier front montant des quatre signaux successifs Q79 Q8 > Q7 et
Q8 qui échantillonne un état haut "1" du signal d'horloge observé Q2 > ici le front montant du signal Q8 appliqué comme signal d'horloge à la bascule B10, initialise la lecture des quatre bits correspondant écrits.Pour ce faire, la sortie Q10 de la bascule
B10 passe à l'état "1" et y demeure au moins pendant quatre périodes de bits afin de bloquer et mettre à zéro les autres bascules Bg, B11 et B12 via les portes OU P1, P3 et P4 d'une part, et d'ouvrir les portes ET correspondantes P6, P10 > P14 et P18 et ainsi transmettre les signaux d'horloge Q8' Q7' Q8 et Q7 ordonnés à partir du signal d'initialisation Q3. Si l'instant d'initialisation de lecture précédent s'effectue dans une zone de gigue dans laquelle le signal observé Q2 est anormallement à l'état "1", l'une des lectures suivantes, ici par le signal Q8 > et statistiquement au plus des deux lectures suivantes, s'effectue pour Q2 = 0 ; dans ce cas, les trois autres bascules Bg, B11 et B12 sont débloquées, et l'une d'entre elles, telle que la bascule Bll, détecte un état "1" du signal Q2 et initialise les ordres de lecture jusqu'à ce que celle-ci détecte une zone de gigue à l'état "0" > et ainsi de suite afin de sélectionner toujours un état "1" du signal Q2 quelle que soit la gigue.
Q8 qui échantillonne un état haut "1" du signal d'horloge observé Q2 > ici le front montant du signal Q8 appliqué comme signal d'horloge à la bascule B10, initialise la lecture des quatre bits correspondant écrits.Pour ce faire, la sortie Q10 de la bascule
B10 passe à l'état "1" et y demeure au moins pendant quatre périodes de bits afin de bloquer et mettre à zéro les autres bascules Bg, B11 et B12 via les portes OU P1, P3 et P4 d'une part, et d'ouvrir les portes ET correspondantes P6, P10 > P14 et P18 et ainsi transmettre les signaux d'horloge Q8' Q7' Q8 et Q7 ordonnés à partir du signal d'initialisation Q3. Si l'instant d'initialisation de lecture précédent s'effectue dans une zone de gigue dans laquelle le signal observé Q2 est anormallement à l'état "1", l'une des lectures suivantes, ici par le signal Q8 > et statistiquement au plus des deux lectures suivantes, s'effectue pour Q2 = 0 ; dans ce cas, les trois autres bascules Bg, B11 et B12 sont débloquées, et l'une d'entre elles, telle que la bascule Bll, détecte un état "1" du signal Q2 et initialise les ordres de lecture jusqu'à ce que celle-ci détecte une zone de gigue à l'état "0" > et ainsi de suite afin de sélectionner toujours un état "1" du signal Q2 quelle que soit la gigue.
La sélection des quatre permutations circulaires des signaux d'horloge de lecture en fonction du signal d'initialisation de lecture, tel que le signal Q8 selon l'exemple ci-dessus, est effectué par les portes ET P5 à P20. Les portes OU P21 à P24 lisent respectivement les bits écrits aux entrées des bascules B13 à B16 > d'abord en réponse au front montant du signal d'horloge de lecture ayant initialisé la lecture du groupe de quatre bits, comme montré aux dernières lignes de la Fig.4, puis ensuite en réponse aux fronts montants suivants des autres signaux d'horloge de lecture, soit Q8, Q7 Q8 et Q7 selon l'exemple ci-dessus.Dans le circuit de multiplexage CM, les portes F25 à P26 réduisent classiquement les bits mémorisés au quart de leur largeur afin de les multiplexer convenablement en le signal SBS via la porte OU P29 et la bascule de sortie B17. Pour ce faire, chacune des portes P25 à P28 est ouverte sous la commande du signal d'horloge de lecture de la bascule associée B13 à B16 et du signal d'horloge de lecture le précédant.
D'autres variantes du dispositif de synchronisation sont envisageables. Comme déjà dit, les entrées Dg à D12 des bascules Bg à B12 peuvent être reliées à la sortie Q1, ou Q1, ou u Q2 au lieu de la sortie Q2.
En outre, si l'amplitude de la gigue à éliminer est supérieure à un élément binaire crête-à-crête, le rapport de division des fréquences des signaux d'horloge SH et SHL est supérieur à quatre.
Par exemple, l'élimination d'une gigue ayant une amplitude maximale de 1,5 élément binaire crête-à-crête, ou de 2 éléments binaires crête-à-crête, nécessite l'utilisation de diviseurs de frequence au moins par 4.1,5 = 6, ou par 4.2 = 8. Plus généralement, pour supprimer une gigue ayant une amplitude maximale de n/4 éléments binaires crête-à-crête, où n est un entier, les diviseurs de fréquence sont des diviseurs par n, les registres RE et R1 contiennent n étages à bascule, et le circuit de sélection CS
2 contient n bascules associes à n portes OU à n entrées, et n portes ET desservant n portes OU.
2 contient n bascules associes à n portes OU à n entrées, et n portes ET desservant n portes OU.
Claims (7)
1 - Dispositif de synchronisation d'un signal binaire avec élimination de gigue, recevant un signal d'horloge (SH) récupéré à partir du signal binaire (SB), et un signal d'horloge locale (SHL) à la fréquence nominale du signal d'horloge récupérée, caractérisé en ce qu'il comprend des moyens (RE, RL) pour mémoriser n bits consécutifs du signal binaire (SB), des premiers moyens (DE) pour diviser en fréquence par n le signal d'horloge récupéré (SH) en n premiers signaux d'horloge (Q1' Q2s Q1' Q2) équirépartis en phase et commandant sequentiellement l'écriture de n bits consécutifs dans les moyens pour mémoriser, des seconds moyens (DL) pour diviser en fréquence par n le signal d'horloge locale (SHL) en n seconds signaux d'horloge (Q7 > Q8, Q7 > Q8) équirépartis en phase, et des moyens (CS) pour sélectionner l'une de n permutations circulaires des seconds signaux d'horloge en fonction de l'observation d'un état prédéterminé ("1") de l'un (Q2) des premiers signaux d'horloge à des instants significatifs périodiques des seconds signaux d'horloge, les seconds signaux d'horloge ordonnés selon la permutation sélectionnée commandant séquentiellement la lecture de n bits consécutifs écrits.
2 - Dispositif conforme à la revendication 1, caractérisé en ce que les moyens pour sélectionner (CS) comprennent des moyens (Bg à B12, P1 à P4) pour détecter ledit état prédéterminé ("1") du premier signal d'horloge observé (Q2) aux débuts de périodes successives des seconds signaux d'horloge (Q79 Q8' Q7' Q8) afin d'initialiser une lecture de n éléments écrits du signal binaire (SB) lors de la première coincidence entre ledit état prédéterminé et l'un des débuts de période, et des moyens (P5 à P20, P21 à P24) recevant les seconds signaux d'horloge (Q7 > Q8' Q7 > Q8) pour transmettre successivement les seconds signaux d'horloge ordonnés selon une permutation commençant par le second signal d'horloge ayant donné lieu à la coincidence aux moyens pour mémoriser (RE,
RL).
3 - Dispositif conforme à la revendication 1, caractérisé en ce que les moyens pour sélectionner (CS) comprennent n bascules bistables (Bg à B12) ayant des entrées (Dg à D12) recevant le premier signal d'horloge observé (Q2) et des entrées d'horloge (CL9 à CL12) recevant respectivement les n seconds signaux d'horloge (Q7, Q8), n portes OU ayant chacune n-l entrées reliées à des sorties de n-l bascules respectives pour remettre à zéro la bascule restante respective, n portes ET à deux entrées (P5 à
P20), la sortie (Qg à Q12) de chaque bascule (Bg à B12) étant reliée à des premières entrées de n portes ET respectives (P5, Pg, P13 > P17 à P8, P12, P16, P20) ayant des secondes entrées recevant respectivement les seconds signaux d'horloge selon une permutation respective( Q7, Q8,Q7, Q8 à Q7,Q8,Q7), et n portes OU (F21 à
P24) reliées respectivement à des sorties de n portes ET recevant des seconds signaux d'horloge de même rang dans lesdites n permutations pour commander en lecture les moyens pour mémoriser (RE, RL).
4 - Dispositif conforme à la revendication 3, caractérisé en ce qu'il comprend des moyens (R, C) pour remettre à zéro les bascules (Bg à B12) lors d'une mise sous tension du dispositif.
5 - Dispositif conforme à l'une quelconque des revendications 1 à 4, caractérisé en ce que les moyens pour mémoriser comprennent un premier registre (RE) ayant n étages (B3 à B6) pour mémoriser n bits consécutifs du signal binaire (SB) sous la commande séquentielle en écriture des n premiers signaux d'horloge (Q1 Q2, Q1' Q2) respectivement, et un second registre (Rt) ayant n étages (B13 à B16) reliés en parallèle aux étages du premier registre (RE) et commandés séquentiellement en lecture par les seconds signaux d'horloge selon la permutation sélectionnée.
6 - Dispositif conforme à l'une quelconque des revendications 1 à 5, caractérisé en ce qu'il comprend des moyens (CM) recevant les seconds signaux d'horloge (Q7, Q8, Q8) et le signal d'horloge locale (SHL) pour multiplexer les bits lus dans les moyens pour mémoriser (RE, RL) en un signal binaire (SBS) dépourvu de gigue.
7 - Dispositif conforme à l'une quelconque des revendications 1 à 6, caractérisé en ce qu'il est inclus en entrée de voie d'un multiplexeur (MUX) relié à plusieurs voies (V1, J1 à V4, J4) convoyant des signaux binaires notamment déphasés entre eux (SB1 à
SB4).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8600946A FR2593337A1 (fr) | 1986-01-23 | 1986-01-23 | Dispositif de synchronisation d'un signal binaire avec elimination de gigue |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8600946A FR2593337A1 (fr) | 1986-01-23 | 1986-01-23 | Dispositif de synchronisation d'un signal binaire avec elimination de gigue |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2593337A1 true FR2593337A1 (fr) | 1987-07-24 |
Family
ID=9331417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8600946A Withdrawn FR2593337A1 (fr) | 1986-01-23 | 1986-01-23 | Dispositif de synchronisation d'un signal binaire avec elimination de gigue |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2593337A1 (fr) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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1986
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| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |