FR2463553A1 - Procede et circuit d'alignement de donnees pour central telephonique - Google Patents

Abstract

L'INVENTION CONCERNE UN CIRCUIT ET UN PROCEDE D'ALIGNEMENT DE DONNEES POUR CENTRAL TELEPHONIQUE. ELLE SE RAPPORTE A UN CIRCUIT D'ALIGNEMENT AYANT UN COMPTEUR 110 DE SELECTION D'ECRITURE ET UN COMPTEUR 112 DE SELECTION DE LECTURE AINSI QU'UN MECANISME 114 DE GLISSEMENT QUI PEUVENT COMMANDER CINQ REGISTRES A DECALAGE AYANT CHACUN UNE CAPACITE D'UNE DEMI-TRAME. EN FONCTION DES SIGNAUX D'HORLOGE DISTANTE 108 ET LOCALE 120, LES CIRCUITS EMPECHENT LA MEMORISATION DE DONNEES RECUES DANS UN REGISTRE DANS LEQUEL LA LECTURE EST EFFECTUEE. LE FONCTIONNEMENT DES DIFFERENTS REGISTRES PEUT ETRE EFFECTUE DIRECTEMENT. APPLICATION AUX CENTRAUX TELEPHONIQUES ELECTRONIQUES.

Description

La présente invention concerne les circuits d'alignement de tramesde

données pour les centraux de télécommunications,assurant la gestion d'une information

numérique par exemple par multiplexage temporel.

Dans les réseaux de télécommunication nationaux

de grande dimension, la transmission d'information numéri-

que dans le réseau ne peut pas être gérée sous une forme parfaitement synchronisée, et on doit utiliser dans les centraux du réseau des arrangements destinés à gérer la 1o dérive entre les signaux multiplexés des jonctions et

les signaux multiplexés des centraux.

Dans les systèmes connus, on connaît l'utilisa-

tion de circuits d'alignement contenant des mémoires à accès direct. Ces circuits d'alignement sont utilisés à

raison d'un par jonction et les données multiplexées en-

trantes sont écrites dans un canal, à un moment donné,

dans la mémoire à accès direct, sous la commande d'arrange-

ments d'adressage qui sont pilotés par des signaux d'hor-

loge tirés du multiplexage de jonctions alors que la mé-

moire à accès direct est lue sous la commande d'arrange-

ments d'adressage qui sont pilotés par les signaux d'hor-

loge de central. En outre, chaque circuit d'alignement

comporte des arrangementslogiques de détection d'incompa-

tibilité qui empêchent le dépassement d'un compteur

d'adresses par un autre sous l'action de la dérive rela-

tive des arrangements générateurs de signaux d'horloge.

L'utilisation des mémoires à accès direct pré-

sente un inconvénient particulier car ces mémoires ont plusieurs modes défaillants qui n'ont d'effet que sur une ou plusieurs tranches temporelles, sans effet sur toutes les tranches temporelles. Par exemple, un bit unique à un emplacement déterminé peut "coller" à l'état l ou à l'état 0, et diverses adresses peuvent devenir inaccessibles à la suite des pannes du circuit logique d'adresse. Il faut que la totalité de la mémoire à accès direct soit balayée

au cours d'une opération de routine afin que ses défail-

lances soient détectées, et ces opérations doivent être

effectuées sur du matériel déconnecté.

L'invention concerne un circuit d'alignement

qui peut être facilement vérifié et validé au cours d'opé-

rations de routine par passage à tous ces emplacements, d'une manière simple.

Plus précisément, l'invention concerne un cir-

cuit d'alignement de trames destiné à un système de commu-

nication par multiplexage temporel, dans lequel un courant

de bits de données est transmis par un bus de données re-

liant un premier central de communication à un second cen-

tral, chaque central ayant son propre arrangement d'hor-

loge qui détermine une trame de multiplexage temporel et

des périodes de bit à l'intérieur d'une trame, et le cir-

cuit c'alignement comprend cinq sections de registre à décalage correspondant chacune à une demi-trame, chaque

section pouvant être atteinte indépendamment dans les opé-

rations de lecture et d'écriture, un compteur de sélection de lecture destiné à sélectionner une section de registre à décalage d'une demitrame dans laquelle la demi-trame

suivante d'information doit être lue, avec exclusion mu-

tuelle des sections, un compteur de sélection d'écriture destiné à sélectionner, toujours par sélection exclusive,

la section de registre à décalage de demi-trame à la-

quelle la demi-trame sous forme d'information reçue par le bus de données doit être transmise, et un mécanisme à glissement qui contrôle l'horloge reçue et l'horloge de

central de manière que les compteurs de lecture et d'écri-

ture ne sélectionnent pas simultanément la même section

de registre à décalage.

Dans un tel arrangement, le canal de synchronisa-

tion est transmis à tous les emplacements du circuits d'alignement pendant le fonctionnement normal connecté et la subdivision de la mémoire totaleen un nombre impair

de sectionsde registre permet à chaque section d'être vé-

rifiée périodiquement de manière que l'apparition ou non du dessin de synchronisation soit déterminé. En outre, le

dessin de synchronisation du canal 0 est arrangé de ma-

nière qu'il constitue la dernière entrée écrite dans cha-

que registre avant que le compteur passe à un nouveau registre. En conséquence, les compteurs eux-mêmes sont

vérifiés dans toute leur plage de fonctionnement.

D'autres caractéristiques et avantages de l'in-

vention ressortiront mieux de la description qui va suivre,

faite en référence aux dessins annexés sur lesquels: la figure 1 est un diagramme synoptique d'un

circuit logique de commande de lecture-écriture des sec-

tions de registre à décalage du circuit d'alignement selon un mode de réalisation de l'invention; et

la figure 2 est un diagramme synoptique des sec-

tions de registre à décalage utilisées dans le circuit d'alignement dans le mode de réalisation considéré de

l'invention.

L'appareillage selon l'invention est utilisé dans

les centraux téléphoniques électroniques assurant la ges-

tion de jonctions par multiplexage temporel et modulation

par impulsions et codage, et il est utilisé pour l'aligne-

ment des courants entrants de données formés par multi-

plexage temporel et modulés par impulsions et codage, sur l'horloge du central. Par exemple, chaque jonction de multiplexage temporel gère 32 canaux d'information, chaque canal ayant 8 bits d'information modulés par impulsions et codage, fonctionnant à 2,048 mégabits/seconde. Les courants

d'informations sont habituellement transmis par les jonc-

tions sous forme série avec le codage bien connu HDB3, et il faut donc noter que chaque trame d'information comprend 256 bits (c'est-à-dire 32 canaux de 8 bits chacun). Par exemple, le codage HDB3 comprend une information d'horloge distante qui est récupérée à partir du courant de bits afin qu'elle constitue le signal 108 d'horloge distante destiné

au circuit d'alignement.

On considère d'abord la figure 1 qui représente

le circuit logique de commande de lecture-écriture. Ce cir-

cuit logique comporte un circuit biquinaire 110 de sélec-

tion d'écriture, un circuit biquinaire 112 de sélection de lecture, un mécanisme 114 de glissement et un compteur

binaire 116 de synchronisation distante ainsi qu'un comp-

teur binaire 118 de synchronisation locale. Les compteurs binaires de synchronisation sont des dispositifs à 8 bits pilotés par les signaux d'horloge distante 108 et locale respectivement. Un circuit logique de détection de

nombres 122, 124 est associé à chaque compteur respective-

ment, et ces dispositifs sont utilisés pour la création de signaux lorsque des nombres particuliers sont détectés afin que les circuits biquinaires de sélection d'écriture et de lecture 112 changent d'état et choisissent une

section différente de registre à décalage pour les opéra-

tions d'écriture et de lecture effectuées dans la période de la demitrame suivante. Ces signaux de "sélection de

section de registre de demi-trame" sont repérés par les ré-

férences EA à-EE pour les signaux de sélection d'écriture

et par les références LA à LE pour les signaux de sélec-

tion de lecture. Les circuits biquinaires 110 et 112 fonc-

tionnent à la manière de compteurs linéaires qui ont cinq étages de comptage, et ils sont préparés initialement a-fin qu'ils sélectionnent des registres différents de demi-trame, et ils progressent à chaque demitrame. Les conditions de demi-trame du multiplexage à distance sont détectées par le circuit logique 122 de détection de nombre distant

(un signal ND6/124) et par le circuit logique 124 de dé-

tection de nombre local pour le multiplexage local. Les états des nombres détectés <c'est-à-dire 6 et 124, pour le compteur biquinaire de sélection d'écriture et 117 et 247 pour le compteur biquinaire de sélection de lecture) sont "en phase" afin que le fait que les signaux EA à EE et LA à LE sont créés sous la commande des signaux d'horloge

distante 108 et d'horloge locale 120 soit pris en consi-

dération. En outre, les compteurs 116 et 118 de synchro-

nisation sont de même synchronisés sur la tranche temporelle distante 0 (signal 126) créée dans un circuit de couplage

d'extraction d'horloge piloté à partir de la jonction dis-

tante et à l'aide du signal local 128 de rétablissement de trame. Il faut que le circuit d'alignement empêche le mécanisme de lecture de s'écarter d'une demi-trame de la séquence; une section de registre ne reçoit pas en même temps une écriture lorsqu'elle est lue. Des glissements

correspondant à une trame entière sont seulement néces-

saire après la mise en route; les glissements n'apparais-

sent qu'entre les limites des tranches temporelles 0 et 1 et l'appareillage se met lui-même automatiquement en route lorsque les horlogesinternes fonctionnent. Les opérations sont gérées par le mécanisme 114 de glissement qui reçoit aussi des signaux de détection de nombre. Les conditions

des nombres utilisés par le mécanisme de glissement con-

cernent essentiellement le compteur binaire 116 et ils correspondent aux nombres deux (ND2), cent trente-huit (ND138) et trente-huit (ND38), avec un état de comptage

de cent dix-sept et deux cent quarante-cinq pour le comp-

teur local 118. En outre, un signal ND 128 est créé afin

qu'il indique que le nombre du compteur local 118 est infé-

rieur à 128.

Enfin, le mécanisme de glissement reçoit une

indication du moment ou le compteur biquinaire 110 de sé-

lection d'écriture atteint un nombre égal à quatre (c'est-

â-dire sélection de LD) et une indication du fait que le

compteur biquinaire 114 de lecture atteint un (c'est-à-

dire la sélection de LA) et les fils 130 et 132 de com-

mande de compteur biquinaire de lecture permettent au mé-

canisme 114 de glissement de mettre le compteur biquinaire

112 de lecture à trois (sélection de LC) ou à cinq (sélec-

tion de LE).

La figure 2 représente l'arrangement de gestion

de données du circuit d'alignement, comprenant cinq regis-

tres à décalage 134A à 134E, ayant 128 bits. Chaque sec-

tion de registre reçoit des données d'un fil 136 d'entrée, récupérées dans la jonction entrante en fonction de l'état du compteur biquinaire 110 d'écriture, sous la commande de signaux d'horloge. Les registres à décalage reçoivent à leur entrée d'horloge CLK les signaux d'horloge distante 108 en vue des opérations d'écriture. En conséquence, pour toute demi-trame distante, chaque bit de données reçues parvient à l'entrée D d'une section choisie de registre en fonction de celui du fil EA à EE d'entrée qui est excité.

Le registre à décalage utilisé pour la transmission des don-

nées Q par le fil 138 de sortie est choisi de manière ana-

logue d'après le nombre contenu par le compteur biquinaire 112 de sélection de lecture. Les registres à décalage sont

commandés par leur entrée CLK d'horloge en vue des opé-

rations de lecture par l'horloge locale 120, en fonction

du fil LA à LE de sélection de lecture qui est excité.

Ce fil excité provoque aussi l'ouverture de la porte cor-

respondante de sortie et permet au contenu de la section sélectionnée de parvenir au fil de sortie de données 138 par l'intermédiaire d'une porte OU et d'un circuit logique d'accès de test. Ce dernier circuit permet l'insertion d'un dessin 142 de test dans le fil 138 de sortie de données ou le contrôle du courant de données transmis vers le fil

138 de sortie par exemple par l'appareillage commun de com-

mande du central, par le fil 144.

Le fonctionnement du circuit d'alignement est essentiellement le suivant. Leszcinq sections de registre 134A à 134E subissent une écriture de données à leur tour,

à chaque demi-cycle du multiplexage entrant, par l'intermé-

diaire du fil 136 et sous la commande du signal d'horloge éloigné 108 alors que les cinq sections sont lues tour à

tour, mais en excluant celles qui subissent alors l'écri-

ture.

A chaque trame sur cinq, la section 134A de re-

gistre commence à recevoir une écriture avec la tranche temporelle 1. La section 134E de registre a fini d'être écrite et contient des données commençant à la tranche temporelle 17. En conséquence, l'une des trois autres

sections 134B, 134C ou 134D doit subir une lecture, sui-

vant l'état du compteur biquinaire 112 de lecture. Les section 134B et 134D de lecture contiennent des données commençant à la tranche temporelle 1 et la section 134C

contient des données commençant à la tranche temporelle 17.

Lorsqu'une tranche temporelle 1 doit être lue, un'nouveau registre doit être sélectionné. L'opération peut être effectuée avec un retard pouvant atteindre 256

bits à partir du début de l'écriture dans la section 134A.

Les sections 134E et 134C contiennent la tranche

temporelle 17 et ne conviennent pas. La section 134B con-

tient la tranche temporelle 1 mais la section 134B doit subir une écriture dans des périodes de 128 bits après le début de l'écriture dans la section 134A et la lecture

ne doit donc pas pouvoir commencer dans la section 134B.

Ainsi, si la lecture commence à partir de la section 134D, les données convenables doivent être-obtenues mais un problème peut se présenter lorsque le retard entre le début de l'écriture dans la section 134A et le début de

la lecture dans la section 134D se rapproche de 256 bits.

Si cinq autres trames se sont écoulées pendant ce temps, le mécanisme de glissement a fonctionné plus vite que le mécanisme de lecture, et une section de registre peut subir une écriture et une lecture en même temps. Un tel fait ne doit pas être permis. Ainsi, une limite du retard est fixée à des périodes de 252 bits, lorsque le registre 134D doit subir la lecture. La spécification du glissement de périodes de 4 bits au maximum en cinq trames (625 ms)

est donc fixée pour ce type de circuit d'alignement.

Lorsque le retard entre l'écriture dans la sec-

tion 134A de registre et le début de la lecture dans une nouvelle section de registre dépasse des périodes de 128 bits (demi-trame) additionnées de 4 bits, c'est-à-dire des périodes de 132 bits, la section 134A ne subit plus une écriture et elle contient des données commençant à la

tranche temporelle 1.

Ainsi, il existe deux endroits à partir desquels une demi-trame de la tranche temporelle 1 peut être trouvée, compte tenu des restrictions fixées au retard: Retard 0-251 bits Section de registre 134D

Retard 132-255 bits Section de registre 134A.

La plage réelle de décision doit dépasser des périodes de 256 bits. Etant donné la dérive, il n'est pas

certain que le début de la lecture de la tranche tempo-

relle 1 a lieu pendant les 256 bits qui suivent le début de la tranche temporelle 1 écrite dans la section 134A.

La plage doit être étendue entre -4 et 287 bits.

Il n'est pas possible d'obtenir la certitude que

deux débuts de lecture de la tranche temporelle 1 ne tom-

bent pas dans la plage de décision.

En conséquence, la condition de début de lecture est un retard compris entre -4 et 251 bits pour la section

134D et entre 132 et 287 bits pour la section 134A.

Lorsque deux débuts de lecture de la tranche

temporelle 1 se présentent étant donné la dérive, le méca-

nisme de décision demande le début de lecture dans le re-

gistre D, et 1-e second n'est pas permis. Lorsque le re-

tard est compris entre 132 et 252 bits, l'une ou l'autre des sections 134A et 134D doit être lue. Il s'agit d'une

plage correspondant à 120 bits.

Le circuit d'alignement a un élément de mémoire qui n'est chargé que lorsque le retard n'est pas compris

entre 132 et 252 bits, et il est chargé par celle des sec-

tions 134A et 234D de registre qui est lueà cette occa-

sion. Cela signifie que, lorsqu'une dérive pénètre dans la région des périodes de 132 à 252 bits,-aucun glissement n'est effectué. Un glissement a lieu lorsqu'une dérive a lieu à partir de la région de 132 à 252 bits, lorsque la limite recoupée provoque le changement d'état de l'élément

de mémoire.

Une dérive peut provoquer le recoupement de la

limite 0/256, et l'état de l'élément de mémoire peut chan-

ger mais il n'y a.pas de glissement.

L'exécution d'un glissement supplémentaire néces-

site une dérive de même sens de périodes de 256 bits ou

une dérive de sens opposé de 120 bits.

Ainsi, la sélection de la section de registre qui doit être lue est normalement la suivante dans le cycle

et, toutes les cinq trames, comme déterminé par le méca-

nisme d'écriture, l'emplacement de lecture est décalé. Il

s'agit toujours du registre suivant dans le cycle de re-

gistres, sauf dans des conditions de glissement, de mise en route et de défaillance.

Le mécanisme de glissement 114 reçoit les diffé-

rents nombres des deux compteurs binaires 116 et 118 avec les conditions LA et ED provenant des compteurs biquinaires 112 de sélection de lecture et 110 de sélection d'écriture, et, en fonction des critères indiqués, modifie l'état du compteur biquinaire 112 par commande des fils 130 ou 132

des signaux LC ou LE, toutes les cinq trames le cas échéant.

La description qui précède montre que le circuit

d'alignement en série à 2,5 trames résout les problèmes

posés par les circuits d'alignement à mémoire à accès di-

rect de trame car il transmet les données dans cinq sec-

tions de registre à décalage d'une demi-trame de 128 bits chacune.Pendant que les données sont écrites dans l'une des sections de registre, des données sont lues dans une

autre.

Dans un cycle de dix trames, chacune des sections

de registre série à 128 bits transmet un dessin de synchro-

nisation et un dessin de non-synchronisation sur toute sa longueur. La tranche temporelle 0 et la tranche temporelle 16 sont toujours les dernières tranches temporelles à être écrites dans les registres séries à 128 bits et lues dans

ces registres.

Ainsi, lorsqu'une unité de contrôle d'alarme contrôle la tranche temporelle 0 et note les dessins de synchronisation et de nonsynchronisation apparaissant à des intervalles convenables, on est certain que toutes les données sont transmises dans le circuit d'alignement d'une manière satisfaisante étant donné que la protection a été assurée contre les défaillances suivantes:

- l'écriture n'est pas réalisée dans les sec-

tions de registre à 128 bits, - le passage cyclique ne s'effectue pas dans la séquence convenable parmi les sections de registre à 128 bits, - une ou plusieurs des sections de registre à 128 bits a un fonctionnement défectueux, - le changement d'une section de registre à 128 bits à une autre présente des erreurs de synchronisation, - un nombre erroné de bits est écrit dans une section de registre à 128 bits, et

- un nombre erroné de bits est lu dans une sec-

tion de registre à 128 bits.

Le circuit d'alignement décrit précemment peut être réalisé de façon idéale sous forme de circuit intégré

à grande échelle.

Il est bien entendu que l'invention n'a été dé-

crite et représentée qu'à titre d'exemple préférentiel et qu'on pourra apporter toute équivalence technique dans ses éléments constitutifs sans pour autant sortir de son cadre. Ainsi, les fonctions remplies par l'appareillage de

la figure 1 peuvent aussi être assurées par un micropro-

cesseur programmé convenable.

Claims (6)

REVENDICATIONS

1. Circuit d'alignement destiné à un système de

communication à multiplexage temporel, dans lequel un cou-

rant de bits de données est transmis par un boede données reliant un premier central à un second central de communi-

cation, chaque central ayant son propre arrangement d'hor-

loge (108) fonctionnant individuellement et destiné à délimiter des périodes de trame de multiplexage temporel et de bits dans une trame, caractérisé enlace qu'il comprend cinq sections (134A-134E) de registre à

décalage ayant une capacité d'une demi-trame, chaque sec-

tion (134) pouvant être atteinte indépendamment pour des opérations de lecture et d'écriture, un compteur (112)

de sélection de lecture assurant la sélection avec exclu-

sion mutuelle de la section de registre à décalage dans laquelle la demitrame suivante d'information doit être lue, un compteur (110) de sélection d'écriture destiné à sélectionner par exclusion mutuelle la section de registre

à décalage dans laquelle la demi-trame suivante d'infor-

mation reçue par le bus de données dbit être transmise, et un mécanisme de glissement (114) qui contrôle l'horloge reçue et l'horloge du central et commande les compteurs (112, 110) de sélection de lecture et d'écriture afin qu'ils ne choisissent pas simultanément la même section

de registre à décalage.

2. Circuit selon la revendication 1, caractérisé en ce que l'horloge reçue (108) assure le pilotage d'un compteur distant (116) et l'horloge de central (120) pilote un compteur local (118), chaque compteur (116, 118) ayant un premier état de comptage pour chaque bit d'une trame, et le mécanisme de glissement (114) contrôle les états du compteur distant (116) et du compteur local (118) afin qu'il détecte une incompatibilité potentielle entre les

horloges distante et locale (108, 120).

3. Circuit selon la revendication 2, caractérisé en ce que le mécanisme de glissement (114) fait passer le compteur (112) de sélection de lecture à un nouvel état de comptage chaque fois qu'il détecte une incompatibilité potentielle.

4. Circuit selon la revendication 3, caractérisé

en ce que chaque section (134) de registre à décalage com-

prend un registre à décalage à 128 étages, ayant une seule entrée (D) de données, une seule sortie (Q) de données et

un seul fil d'horloge (CLK).

5. Circuit selon la revendication 4, caractérisé

en ce que le circuit d'entrée de données comprend des cir-

cuits portes commandés par le compteur (110) de sélection d'écriture et le circuit de sortie de données comprend des circuits portes commandés par le compteur (112) de sélection de lecture, et le circuit d'horloge comprend un premier circuit porte commandé par l'horloge distante (108) et le compteur (110) de sélection d'écriture et un second circuit porte commandé par l'horloge locale (120) et le

compteur (112) de sélection de lecture.

6. Procédé-d'alignement d'un courant de bits de don-

nées transmis par un bus de données reliant un premier

central à un second central de communication, chaque cen-

tral ayant son propre arrangement d'horloge (108}- fonc-

tionnant individuellement et destiné à délimiter une trame de multiplexage temporel et des périodes de bits dans une

trame, ledit procédé étant caractérisé en ce qu'il com-

prend (i) la mémorisation de chaque demi-trame successive de l'information reçue dans une zone séparée choisie parmi

cinq zones de mémorisation d'une demi-trame, sous la com-

mande de l'horloge reçue, (ii) la lecture de chaque demi-

trame successive, de façon cyclique dans une zone de mémo-

risation différente de celle qui est utilisée au moment considéré pour la conservation de la demi-trame reçue, et

(iii) le contrôle de l'horloge reçue et de l'horloge lo-

cale et le réglage du cycle de lecture afin que les opé-

rations de lecture et de mémorisation ne soient pas ef-

fectuées dans la même zone de mémorisation.