KR900003238B1

KR900003238B1 - 디지탈 전송시스템

Info

Publication number: KR900003238B1
Application number: KR1019850007099A
Authority: KR
Inventors: 미사오 후꾸다; 도시다까 쓰다; 가즈오 무라노
Original assignee: 후지쓰 가부시끼가이샤; 야마모도 다꾸마
Priority date: 1984-09-26
Filing date: 1985-09-26
Publication date: 1990-05-11
Also published as: EP0176098A3; EP0176098B1; KR860002915A; EP0176098A2; DE3582383D1; CA1246174A

Abstract

내용 없음.

Description

디지탈 전송시스템

제 1 도는 본 발명에 관한 종래의 디지탈 전송시스템의 일반적 블록도.

제 2a, 2b, 2c 및 2d 도는 반향(echo)억압회로를 설명하는 신호 파형도.

제 3 도는 본 발명의 제1실시예에 따른 마스터(master)측 송수신 장치의 블록도.

제 4 도는 본 발명의 제1실시예에 따른 슬레이브(slave)측 송수신 장치의 블록도.

제 5a, 5b, 5c 및 5d 도는 제 3 도 및 4 도에 도시된 장치에 나타난 신호의 타이밍도.

제 6 도는 제 4 도에 도시된 순차 제어기(sequence controller)와 협조하는 타이밍 재생회로와 동기회로의 상세한 예.

제 7a 도 내지 7k도는 제 6 도에 도시된 부분 a 내지 k에 각각 나타난 파형도.

제 8 도는 본 발명의 제2실시예에 따른 마스터측 송수신 장치의 블록도.

제 9 도는 본 발명의 제2실시예에 따른 슬레이브측 송수신 장치의 블록도.

제10a, 10b, 10c 및 10d 도는 제 8 및 9 도에 도시된 장치에 나타나는 신호의 타이밍도.

제 11 도는 본 발명의 수정된 제1실시예에 따른 디지탈 전송시스템의 일반적 블록도.

제 12a, 12b, 12c 및 12d 도는 마스터측 송수신장치에서 실행되는 타이밍 재생을 설명하는 신호파형도.

제 13 도는 제 11 도에 도시된 마스터측 송수신 장치에서 위상 추출수단과 타이밍 재생회로의 상세한 예.

제 14a 내지 14i 도는 제 13 도에 도시된 회로동작을 설명하는 타이밍도.

제 15 도는 프레임 펄스 발생기의 상세한 예.

제 16 도는 프레임 펄스(FP)에만 동작하는 수정된 수신기부의 회로도.

제 17a 도 내지 17f 도는 부분 a 내지 f에서 제 16 도에 나타낸 신호의 파형도.

* 도면의 주요부분에 대한 부호의 설명

40,50,70,80 : 송수신(T/R)장치 30 : 전송선

18,19 : 타이밍 제어수단 43,44,53,54 : 제1전송 제어수단

본 발명은 디지탈 전송시스템에 관한 것이다. 특히 예컨대 완전 2중 통신모드하에서 단일 전송선을 통하여 데이타를 전송하는 종합 정보 디지탈망(ISDN)에 채택되는 디지탈 전송시스템에 관한 것이다.

완전 2중 통신모드하에서 동작하는 종래 디지탈 전송시스템에서 고정도 타이밍 재생동작이 수행되어 양질의 전송데이타를 유지해야만하며 반향이 동일한 이유로 완전히 억압되어야만 한다.

상기 제2요건은 반향 억압방식(반향 무효방식)하에 동작하는 디지탈 전송시스템과 특히 관련되지만 시간 압축 방식 즉 소위 핑-퐁(ping-pong)방식하에서 동작하는 디지탈 전송시스템에서는 그다지 중요하지 않다. 이것은 핑퐁방식에서 송수신 장치내의 송신기로부터 송신신호가 반향억제방식에서와 동일하게 수신기에 본래부터 누설할 수 없기 때문이다.

상기 디지탈 전송시스템에서 타이밍 재생동작에서의 간섭은 상기 시스템에 의한 송신 출력으로부터 발생하는 반향 신호에 의하여 통상 야기되며, 반향 억압 동작에서의 간섭은 원격의 송수신 장치로부터 수신되는 신호에 의하여 통상 발생한다.

종래 송수신 장치에서 고품질의 전송데이타를 유지하는 대책은 가능한한 낮은 레벨로 반향신호를 감소하도록하여 보다 정확한 타이밍 재생을 얻는 것이다. 예컨대 관련 방향 억압회로(흔히 반향무효회로라 하지만 이하에서는 반향억압회로라 명명함)는 일정 알고리즘하에서 작동하여 반향신호를 각각의 표본화점에서 거의 제로 레벨이 되게 한다. 이 경우에 각각의 표본화된 반향 신호 레벨이 거의 제로를 감소할지라도 표본화되지 않은 나머지 반향 신호는 있는 그대로 즉 상당히 고레벨로 남게된다.

상기의 비표본화 반향신호는 흔히 수신신호 레벨과 동일한 레벨에 도달한다. 이러한 여건하에서 상기 동작을 위해 사용되는 수신신호는 바람직하지 못한 비표본화 반향신호성분을 포함하므로 관련타이밍 재생회로가 실제로 정확한 타이밍 재생동작을 수행하는 것은 매우 어렵다.

결과적으로 종래 기술에서 발생하는 문제는 첫째, 수많은 표본화점이 사용되어야만하고 둘째, 타이밍 재생회로는 복잡한 알고리즘에 따라 동작되어야만 된다는 것이다.

상기 제 1 및 제2조치는 경제적 관점에서 실용적 및 상업적 이용에 적합하지 않다.

따라서 본 발명의 목적은 고정도 타이밍 재생동작이 특별한 하드웨어를 채택하지 않고 또는 특별한 알고리즘을 사용함이 없이 실행될 수 있는 완전 2중 통신보드와 반향 억압 방식하에서 동작되는 디지탈 전송시스템을 제공하는 데 있다. 본 발명의 다른 목적은 특별한 하드웨어를 채택하지 않고 또는 특별한 알고리즘을 사용함이 없이 시스템에서 완전한 반향 억압동작을 수행하는데 있다.

상기 목적을 달성하기 위해 본 발명에 따른 디지탈 전송시스템은 적어도 하나의 타이밍 제어수단과 전송제어수단을 내장하고 있으며, 타이밍 제어수단은 송수신 장치의 내부 클록을 매 소정기간동안에 인가되는 수신신호와 동기되도록 동작하여, 전송제어수단은 송수신 장치로부터의 송신신호의 발생을 금지하도록 동작한다.

본 발명의 상기 목적과 특징은 첨부된 도면을 참고로 한 다음 기술로부터 더욱 명백해질 것이다.

본 발명의 실시예를 기술하기전에 기술적 배경과 문제점을 관련도면을 참고로 하여 기술하겠다. 더욱이 이해를 용이하게 하도록 종합 정보 디지탈망(ISDN)에 관하여 먼저 설명하겠다.

제 1 도는 본 발명에 관한 종래 디지탈 전송시스템의 일반적 블록도이다. 제 1 도에서 시스템의 기본 구조는 마스터측 송수신(T/R)장치(10)와 단일의 2선 전송선에 의하여 접속되는 슬레이브측 T/R장치(20)를 포함하고 있다. 마스터측 T/R장치(10)는 교환소에 설치되며 내부에 마스터 클록원(18)을 포함한다. 마스터 클록은 클록분배기(19)를 통하여 각 회로에 공급된다. 슬레이브측 T/R장치(20)는 가입자측에 설치되며 내부에 슬레이브 클록원(28)을 포함한다. 슬레이브 클록은 클록분배기(29)를 통하여 각회로에 공급된다. 이 경우에 슬리이브 클록은 마스터 클록에 종속된다.

송신데이타(SD₁)가 T/R장치(10)에 의하여 T/R장치(20)로 공급될때 T/R장치(10)내의 송신데이타(SD₁)는 구동회로(11)를 통하여 4선이 2선으로 변환되어 전송선(30)과 접속되는 하이브리드 변성기(12)에 인가되고 송신데이타(SD₁)는 송신신호로서 슬레이브측 T/R장치(20)로 전송된다.

많은 별개의 T/R장치쌍이 교환소와 가입자 사이에 개인별 전송선을 통하여 연결된다는 것을 이해하여야 한다.

반대로 슬레이브측 T/R장치(20)로부터의 송신데이타(SD₂)가 전송선(30)을 통하여 전송되어 마스터측 T/R장치(10)에 인가될때 마스터측 T/R장치(10)내에서 수신신호는 하이브리드 변성기(12)를 통하여 감산기(14)로 입력된다. 감산기(14)는 반향억압회로(13)와 협조하여 수신신호에 중첩되는 반향신호를 억압한다. 공지된 바와 같이 반향신호는 전송선(30)에 관하여 하이브리드 변성기(12)에서 임피던스 부정합으로 인하여 제 1 도에 점선 화살표로 표시된 통로를 따라 하이브리드 변성기(12)를 통하여 누설되는 송신신호의 일부이다. 그러므로 반향신호는 송신기부로부터 송신신호(SD₁)를 하이브리드변성기(12)를 경유한 누설송신신호 레벨과 송신신호 레벨을 정합하는 반향억압회로(13)를 경유하여 감산기(14)로 인가함으로써 T/R장치(10)의 수신기부에서 억압가능하다. 그러므로 이론적으로 감산기(14)로부터 공급된 수신신호는 반향신호를 포함하지 않는다. 다음에 수신신호가 등화기(15)에 인가되어 전송선(30)을 따라 전송된 수신신호에 가해진 각종 왜곡을 보상한다. 다음에 상기 등화신호가 판별기(16)에 인가되어 논리("1"과 "0")신호를 얻는다. 신호("1"과 "0")가 타이밍 재생회로(17)에 공급되어 클록성분을 추출한 다음 신호("1", "0")를 추출된 클록성분을 이용하여 표본화함으로써 송신데이타(SD₂)를 수신데이타(RD₁)로서 재생한다. 상기 동작은 또한 상기 신호(SD₂)가 전송되고 신호(RD₂)가 수신될때 슬레이브측 T/R장치(20)에도 적용된다.

제 2a, 2b, 2c 및 2d 도는 반향 억압신호(13)를 설명하는 신호 파형도이다. 제 2a 도는 반향억압회로(13)에 가해지는 반향신호(반향억압회로(23)에 대한 것도 동일함)의 파형도이다. 반향신호(S_e)는 제 2b 도에 도시된 표본화신호(S_p)로서 표본화 되어 소위 리플리카(replica)를 발생한다. 리플리카는 감산기(14)에서 하이브리드 변성기로부터 누설되는 반향신호에 부성적으로 가해서 제 2d 도에 도시된 지그재그형 신호를 얻는다. 제 2d 도와 2a 도에서 곡선(S_R)은 수신신호를 표시한다. 제 2d 도로부터 명백하듯이 반향신호는 표본화점에서만 제로로 억압되고 이들 표본화점 이외의 부분에서는 있는 그대로 남아있어 이런 비억압 반향신호는 바른 타이밍 재생을 방해한다. 이와 유사한 문제점이 반향 억압동작중에 야기된다. 반향억압회로(13)(반향억압회로(23)도 동일함)는 계수를 결정하기 위한 탭(tap)을 갖춘 예컨대 공지된 횡단형 필터(transversal type filter)로 구성된다.

탭 계수는 주로 전송선(30)에 관하여 하이브리드 변성기(12)에서 임피던스 부정합의 정도에 따라 적절히 결정된다. 그러나 이 경우에 반향신호와 수신신호를 합한것(반향신호만이 아님)이 계수값을 하기위해 사용되므로 탭 계수의 각각의 값을 정확히 결정하기는 어렵다.

제 3 도는 본 발명의 제1실시예에 따른 마스터측 송수신장치의 블록도이다. 제 3 도에서 전도면과 동일한 부재는 동일한 참조번호와 기호로 표시했다(이후 도면에서도 같음). 제 4 도는 본 발명의 제1실시예에 따른 슬레이브측 송수신장치의 블록도이다. 제 5a, 5b, 5c, 5d는 제 3 도와 4 도에 도시된 장치에 나타나는 신호의 타이밍도이다. 제 5a 도와 5b 도는 둘다 마스터측에 있는 송신신호(S_S1)와 수신신호(S_R1)를 나타낸다. 유사하게 제 5c 도와 5d 도는 둘다 슬레이브측의 송신신호(S_S2)와 수신신호(S_R2)를 나타낸다. 마스터측 송수신(T/R)장치(40)에서 데이타를 전송하는 동작을 제 3 도와 5a 도를 참조하여 설명하겠다.

T/R장치(40)는 각각이 주기(T)를 갖는 연속 프레임으로 구성되는 송신신호(S_S1)를 발생한다. 이들 프레임중 하나가 제 5a 도에 도시되었다. 프레임은 프레임 펄스(FP), 타이밍 펄스(TP) 및 전송데이타(SD1)순서로 구성된다. 프레임 펄스(FP)는 프레임 펄스 발생기(41)에 의하여 발생된다. 타이밍 펄스(TP)는 타이밍 펄스 발생기(42)로부터 발생된다. 프레임 펄스(FP), 타이밍 펄스(TP) 및 전송데이타(SD1)는 선택기(43)에서 순차적으로 하나씩 선택되어 송신신호(S_S1)를 발생한다. 순차제어기(44)에 의하여 선택이 행해진다. 순차제어기(44)는 선택기(43)를 제어하여 비신호 주기(Td)를 만든다. 따라서 선택기(43)와 순차 제어기(44)는 전송제어수단을 형성한다. 이와같이 구성된 송신신호(S_S1)는 단극성-양극성(U-B)변환기(45)와 상기의 구동장치(도시되지 않음)를 통하여 하이브리드 변성기(12)에 가해진다.

마스터측 T/R장치(40)에서 상기의 타이밍 재생회로는 T/R장치(40)가 그의 자신의 마스터 클록원(18)을 가지며 마스터클록이 클록분배기(19)를 통하여 각각의 회로에 공급되므로 타이밍 재생동작이 항상 필요하지 않으므로 내장되지 않았다. 그러나 실제로 주파수에 대한 타이밍 제어가 항상 필요하지는 않을지라도 바람직하게는 위상에 대한 타이밍 제어가 실행되어야만 한다. 이것은 전송지연이 온도변화, 오랜시간 결과로 인한 특성변화 등의 각종 인자로 인하여 일정하지 않고 약간씩 변화되기 때문이다.

송신신호(S_S1)는 마스터측 T/R장치(40)에서 발생되어 전송선(30)을 통하여 일정한 시간간격(△t)(제 5d 도)을 갖고 제 4 도의 슬레이브측 T/R장치(50)로 전송된다. 상기의 수신신호(S_R2)가 제 5d 도에 도시되었다. 신호(S_R2)는 그 안에 수신데이타(RD2)로서 후에 재생되는 데이타를 포함한다. RD2의 내용은 SD1의 내용과 같다. 제 4 도의 슬레이브측 T/R장치에서 회로 배열은 제 1 도의 슬레이브측 T/R장치에서의 회로 배열과 비교하여 반대이다. 제 4 도의 슬레이브측 T/R장치(50)에서 수신신호(S_R2)가 감산기(24), 등화기(25) 및 판별기(26)를 통하여 T/R장치(50)의 내부 클록이 신호(S_R2)에 포함된 프레임 펄스(FP)에 따라 수신신호(S_R2)와 동기되는 동기회로(56)에 인가된다. 결과적으로 순차제어기(54)가 타이밍 재생회로(27)를 작동하여 그안에 포함된 타이밍 펄스(TP)에 따라 수신신호(S_R2)로부터 클록 성분을 추출한다.

다음에 순차제어기(54)가 또한 반향억압회로(23)와 선택기(53)를 제어한다. 선택기(53)는 제어기(54)에 의하여 제어되어 그중 한 프레임이 제 5c 도에 도시되어 있으며 프레임 펄스(FP), 송신데이타(SD2)가 상기 순서로 구성되어 있는 연속 프레임으로 구성되는 전송신호(S_S2)를 발생한다. 프레임 펄스(FP)는 프레임 펄스 발생기(51)에 의하여 발생된다. 제어기(54)는 또한 비신호 기간이 주기(T)내에서 만들어지도록 선택기(53)를 제어한다. 다음에 선택기(53)와 순차 제어기(54)는 타이밍 제어수단과 전송제어수단 모두를 형성한다. 상기와 같이 형성된 송신신호(S_S2)는 단극성-양극성(U-B)변환기(55)와 상기의 구동장치(도시되지 않음)을 통하여 하이브리드 변성기(22)에 공급된다.

송신신호(S_S2)는 슬레이브측 T/R장치(50)로부터 발생되어 전송선(30)을 통하여 일정지연시간(△t)(제 5b 도)을 가지고 제 3 도의 마스터측 T/R 장치(40)로 전송된다. 상기 신호(S_R1)는 수신데이타(RD1)로서 후에 재발생되는 데이타를 포함한다. RD1의 내용은 SD2의 내용과 동일하다. 즉 수신신호(S_R1)는 수신데이타(RD1)가 얻어지도록 감산기(14), 등화기(15) 및 판별기(16)에 인가된다. 전송제어수단 즉 마스터측의 선택기(43)와 순차제어기(44)는 주기(T)를 갖는 각 프레임에 타이밍 펄스(TP)를 삽입하는 방식으로 동작하여 슬레이브측에서 전송제어수단 즉 선택기(53)와 순차제어기(54)는 송신신호(S_S2)의 발신이 금지되도록 동작하며 동시에 슬레이브측에서 타이밍 제어수단 즉 순차제어기(54)는 타이밍 재생회로(27)를 제어하여 송신신호(S_S2)의 발신이 금지되는 동안만 관련 타이밍 재생회로 동작을 개시하도록 한다.

따라서 슬레이브 T/R장치(50)에서 T/R장치(50)내부에서 발생되는 반향신호없이 타이밍 펄스(TP)의 형태로 수신신호만을 사용하여 타이밍 재생을 실행하는 것이 가능하다. 이것은 안정되고 정확한 타이밍 동작이 수행될 수 있다는 것을 의미한다.

제 6 도는 제 4 도에 도시된 순차 제어기와 협조하는 동기회로와 타이밍 재생회로의 상세한 예를 도시한다. 제 7a 도 내지 7k 도는 제 6 도에 도시된 부분(a 내지 k)에 각각 나타나는 파형으로 도시한 것이다. 동기회로(56)는 프레임 펄스 검출회로(61), 프레임동기 계수기(62) 및 프레임 동기 백업 회로(63)로 구성된다. 타이밍 재생회로(27)는 상측 비교기(64), 하측비교기(65), OR게이트(66), AND게이트(67), 디지탈 위상-고정루프(D.PLL)회로(68), 및 상기 슬레이브 클록원(28)으로 구성된다. 제 4 도의 판별기(26)는 제 6 도의 부분(h)에 나타내는 판별된 논리("1", "0")를 발생한다. 이들 신호는 상기 신호(RD2, FP, TP)를 나타내는 제 7a 도 파형에 응하여 제 7h 도에 도시된 파형을 갖는다. 부분(h)의 신호는 프레임 펄스(FP)를 포함하는 프레임 패턴에 의하여 검출되는 프레임 패턴 검출회로(61)에 입력된다. 프레임 패턴이 검출될때 검출출력은 제 7b 도의 파형을 갖고 발생하며 프레임 동기백업회로(63)와 프레임 동기 계수기(62) 모두에 인가되어 관련계수 동작을 개시한다. 계수기(62)가 소정계수의 카운팅을 완료할때 제 7c 도 파형을 갖는 부분(c)에 나타나는 종료펄스를 발생한다. 종료펄스가 회로(63)에 가해진다. 소정계수는 주기(T)를 갖는 각 프레임을 구성하는 비트수에 대응하는 예컨대 "160" 또는 "168"이다. 프레임 동기백업회로(63)가 프레임 펄스 검출이 행하여졌는지 여부를 결정한다. 특히 회로(63)가 회로(61)로부터 연속적으로 수회 검출출력을 수신했을때 회로(63)는 프레임동기가 바르게 되었는지를 결정한다. 그후에 회로(63)가 선(L3)을 통하여 명령을 계수동작개시를 위한 명령을 계수기(62)로 송신한다. 프레임 동기의 정확한 설정은 선(L4)을 통하여 명령을 순차(54)로 전해진다. 다음에 제어기(54)가 작동된다. 제어기(54)는 전진적으로 쓰여진 관련 제어 순서를 특정하는 각종 데이타를 기억한 리드-온리-메모리(ROM)로 만들어진다. 즉 제어기(54)는 제 4 도에 도시된 선(L1,L2)상의 부분(i,j,k)에서 명령(command)신호를 발한다. 부분(i,j)에서의 명령신호는 각각 제 7i 도와 제 7j 도를 가지며 선택기(53)에 가해진다. i에서의 명령신호는 프레임(FP)의 발생의 개시를 나타내며, j에서의 명령신호는 송신데이타(SD2)의 발생의 개시를 지시한다.

FP와 SD2의 발생에 앞서 k에서와 같은 명령신호가 Td에 적합하게 탭 계수를 조정하도록 동일한 것을 작동하기 위하여 반향억압회로(23)(제 4 도)에 가해진다. 제어기(54)에 의한 상기의 순차 제어에 따라 슬레이브측 T/R 장치(50)는 상기와 같이 정확한 타이밍 재생의 설정을 방해하는 반향신호를 발생하지 않고서 전송 타이밍 펄스(TP)를 사용하여 타이밍 재생동작을 수해할 수 있다.

이를 위하여 순차 제어기(54)는 제 7d 도 파형을 가지며 부분(d)에 나타나는 클록윈도우(window)신호를 발생하여 이와 동일한 것을 얻기 위하여 AND게이트(67)에 인가시킨다.

한편 등화기(25)로부터의 출력(25)이 제 a 도 파형을 갖는 부분(a)에서 비교기(64,65)에 인가되고 기준전압(V+, V-)과 독립적으로 레벨이 비교된다.

상측 및 하측 비교기(64,65)는 제 7a 도에 도시된 바이폴러 출력의 양 및 음 펄스를 발생한다. 이론적으로는 이들 비교기중 어느 하나가 클록성분을 유도할 수 있다.

그러나 실제로 2비교기는 단일 비교기에 의하여 얻어지는 것보다더 많은 (2배)수의 비교된 출력을 얻을 수 있다. 비교기(64,65)로부터의 비교된 출력은 OR게이트(66)에서 논리합이 되어 부분(E)에서의 출력이 제 7e 도의 파형을 갖는 출력인 상기의 AND 게이트(67)에 인가된다. 비교기(64,65)로부터의 수많은 클록 성분중에서 타이밍 펄스(TP)에 의하여 정해지는 클록 성분만이 AND게이트(67)에서의 클록 윈도우신호(D)에 의하여 선택적으로 추출된다. 이렇게 추출된 클록성분은 반향 신호를 발생하는 송신데이타(SD2)가 타이밍 펄스 주기가 경과할때까지 전송되지 않으므로 반향신호에 의하여 영향을 받지 않는다. 이것은 순수한 클록성분이 AND 게이트(67)로부터 공급되며 따라서 D.PLL회로(68)가 수신신호로부터 추출되는 순수한 클록펄스에 의하여 구동된다. 슬레이브 클록원(28)으로부터의 슬레이크 클록은 수신신호(S_R2)의 동기화에 종속된다. 다시 말해 슬레이브측 T/R장치(50)의 내부 클록은 풀-인(pull-in)클록이 부분(g)에 나타나도록 수신신호(S_R2)와 동기화된다.

반향억압회로(23)는 수신신호(S_R2)가 존재하지 않지만 송신신호(S_S2)에 의하여 발생하는 반향신호만이 존재하는 제 5d 도에 도시된 비신호 주기(Td)에서만 관련 반향신호로서 사용되게 제어되므로 상기 표본화는 통상의 반향억압회로에서 보다 반향억압회로(23)의 구조를 간략화하는 것을 용이하게 한다. 제 5d 도의 수신된 비신호주기(Td)는 제 5a 도의 전송 비신호주기(Td)와 동일하다. 비신호주기(Td)는 다음의 전송펄스(FP, TP)가 반향신호(제 5c 도에서 빗금 영역으로 나타냄)로서 만들어지는 스커트의 트리얼(trial of the skirt)이 송신신호(SD2)에 의하여 유도된 후에 수신될 수 있도록 결정된다.

마스터측 T/R장치(40)가, 필요하다면, 타이밍 재생을 할 수 있다는 것을 주목해야만 된다.

이 경우에 타이밍 재생동작이 제 5a 도의 비신호주기(Td)에서 행하여져야만 한다. 이것은 주기(Td)가 송신데이타(SD1)에 의하여 유도되는 반향신호를 포함하지 않고 수신신호(S_R1)만을 포함하기 때문이다. 그러므로 마스터측 T/R장치(40)에서 타이밍 재생은 안정하고 정확히 실행될 수 있다.

더욱이 제 4 도의 슬레이브측 T/R장치(50)에서 트레이닝펄스(TP)주기는 등화기(25)에 의하여 선등화를 실행하도록 이용할 수 있다.

반향신호는 또한 선등화에 있어서 악화를 일으킨다. 그러므로 해로운 반향신호가 주기(Td)내에 존재하므로 비신호주기(Td)에서 선등화 동작을 수행하는 것이 바람직하며 안정되고 적절한 선등화가 실행가능하다.

제 8 도는 본 발명의 제2실시예에 따른 마스터측 소수신장치의 블록도이다. 제 9 도는 본 발명의 제2실시예에 따른 슬레이브측 송수신장치의 블록도이다. 제 10a, 10b, 10c 및 10d 도는 제 8 도와 제 9 도에 도시된 장치에 나타나는 신호의 타이밍도이다. 제 10a 도 내지 10d 도는 각각 제 5a 도 내지 5d 도에 대응한다.

즉 제 10a 와 10b 도는 각각 마스터측에서의 송신신호(S_S1)와 수신신호(S_R1)이다. 유사하게 제 10c 도와 10d 도는 각각 슬레이브측의 송신신호(S_S1)와 수신신호(S_R1)를 도시한 것이다. 프레임펄스(FP)와 타이밍펄스(TP)가 제 5a 내지 5d 도에 도시된 바와같이 제 10a 내지 10d 도에서 일체적으로 도시되지 않는다는 것을 주목해야 한다. 도면상의 이같은 차이는 중요하지 않고 단지 빗금으로 도시된 방향신호의 이해를 용이하게 하기 위한 것이다.

마스터측 T/R장치(70)에서의 전송동작에 대항 제 8 도의 10a 도를 참고로 하여 아래에서 설명하겠다. 부재(76,74)는 동기회로(56)와 순차 제어기(54)(둘다 제 4 도에 도시됨)와 각각 실제로 동일하다. 프레임 펄스발생기(41), 타이밍 펄스 발생기(42), 선택기(43) 및 순차 제어기(74)가 서로 협조하여 대응부재(41,42,43,44)를 갖는 제 3 도의 제1실시예에서와 같이 제 10a 도에 도시된 송신신호(S_S1)를 발생한다.

즉 프레임펄스(FP), 타이밍펄스(TP) 및 송신데이타(SD1)가 송신신호로서 상기 순서로 구성된다. 더욱이 비신호주기(Tdd)가 각각의 프레임의 주기(T)에서 또한 발생한다. 제 10a 도의 주기(Tdd)와 제 5a 도와 5d 도의 대응하는 주기(Tdd)사이의 차는 제2실시예에서 주기(Tdd)가 2연속 주기 Tr와 Tt로 구성된다는 것이다. 주기(Tr)는 마스터측 장치에서 슬레이브측장치 또는 그 반대로 전송되는 신호의 전송지연시간의 2배와 같게 되도록 결정된다. 주기(Tt)는 슬레이브측 T/R장치(80)로부터 전송되는 타이밍 펄스(TP)를 받아 들일만큼 충분한 시간을 갖도록 결정된다. 이렇게 구성된 송신신호(S_S1)는 단극성-양극성 변환기(45), 하이브리드 변성기(12) 및 전송선(30)을 통하여 슬레이브측 T/R장치(80)로 전송된다. 이 시점에서 신호(S_S1)에 의하여 유도되는 반향신호는 전술한 바와 같이 자기(自己)측 수신기부로 누설된다.

본 발명에서 이렇게 유도된 반향신호는 반향억압회로(13)를 적당히 조절하기 위해 사용되며, 특히 한편으로는 타이밍펄스(TP)를 발생하기 위해 선택기(43)를 제어하고 다른 한편으론 반향신호의 억압을 위해 적당한 조절을 시작하도록 반향억압회로(13)를 제어하는 순차 제어기(74)에 의하여 적어도 타이밍펄스(TP)(제 10a 도에서 첫번째 발생)로부터 발생하는 반향신호를 사용하면서 회로(13)를 조정한다. 반향억압회로(13)가 슬레이브측 T/R장치(80)로부터의 수신신호(S_R1)에 의하여 영향을 받지 않으므로 고도의 정확도를 가지고 적당한 조정을 할 수 있다.

마스터측 T/R장치(70)로부터의 송신신호(S_S1)가 일정한 지연시간(Tr/2와 같음)을 가지고 슬레이브측 T/R장치(80)에 도달하여 제 10d 도에 도시된 파형을 갖는 수신신호(S_R2)로서 수신된다.

신호(S_R2)는 감산기(24), 등화기(25) 및 판별기(26)를 통하여 T/R장치(80)의 내부클록이 신호(S_R2)에 포함된 프레임펄스(FP)와 일치하여 동기회로(56)에 인가된다.

다음에 이렇게 동기된 내부클록을 사용하여 순차제어기(54)가 선택기(53)를 제어하도록 작동되어 제 10c 도에 도시된 바와같이 프레임 펄스(FP)(첫번째 발생), 송신데이타(SD2) 및 타이밍펄스(TP)가 상기 순서로 발생되도록 한다. 펄스(FP, TP)는 각각의 발생기(51,52)에 의하여 발생되고 제어기(54)의 제어하에 하나씩 송신데이타(SD2)와 함께 발산된다. 또한 비신호주기(Tdd)(제 10c 도)가 만들어진다.

주기(Tdd)는 제 10a 도의 주기(Tdd)와 동일하며 주기 Tr과 Tt로 구성된다. 이렇게 형성된 송신신호(S_S2)는 송신선(30)을 통하여 마스터측 T/R장치(70)로 전송되며 동시에 송신신호(S_S2)에 의하여 유도되는 반향신호는 제 10d 도에 도시된 바와같이 빗금으로 표시된 파형으로서 자기측 수신기부로 누설된다. 이 경우에 반향억압회로(23)의 적당한 조절이 제 10c 도의 타이밍 펄스가 발생될때마다 순차제어기의 제어하에 반향신호를 이용하여 이루어진다. 그러므로 회로(23)는 제 10d 도에 도시된 바와 같이 이미 존재하지 않는 수신신호(S_R2)에 의하여 영향을 받지 않는다.

이렇게 형성된 송신신호(S_S2)는 변환기(55), 하이브리드 변성기(22), 및 전송선(30)을 통하여 솔레이브측 T/R장치(80)에서 마스터측 T/R장치(70)로 일정한 전송지연시간(Tr/2와 같음)을 가지고 전송된다.

마스터측 T/R 장치(70)에서 상기와 같이 수신된 신호(S_R1)(제 10b 도 참조)는 감산기(14), 등화기(15), 및 판별기(16)를 통하여 T/R장치(70)의 내부클록이 수신신호(S_R1)와 위상에 있어서 동기되는 동기회로로 인가된다. 다음에 위상이 상기와 같이 동기된 내부클록을 이용하여 순차 제어기(74)는 제 10b 도에 도시된 수신된 타이밍 펄스(TP)를 이용하여 타이밍 재생을 행하도록 타이밍 재생회로(17)를 작동시킨다. 이 시점에서 반향신호는 마스터측 T/R장치(70)에 존재하지 않는다. 이것은 타이밍 재생이 고정밀도로 실행가능하다는 것을 의미한다.

교번적으로 마스터측 T/R장치(70)에서 타이밍 재생동작은 또한 트레이닝펄스(TP)(제 10b 도)뿐만 아니라 제 10a 도의 주기(Tr)에 나타나는 수신데이타(RD1) 신호자체를 사용해서도 실행할 수 있다. 이것은 주기(Tr)내에 반향신호가 없기 때문이다. 이 경우에 타이밍 재생을 위한 신호(RD1)의 사용은 신호(RD1)의 비트수가 타이밍 재생을 수행하기에 충분하다는 조건하에서 가능하다. 다시말해 주기(Tr)가 상당히 긴 즉 슬레이브측 T/R장치(80)가 마스터측 T/R장치(70)와 멀리 떨어져 있다는 것이 조건이다.

더욱이 슬레이브측 T/R장치(80)에서 타이밍 재생동작은 동일한 것을 수행하는 사기 방식에서와 같이 제 10d 도와 수신타이밍 펄스(TP)뿐만 아니라 제 10d 도의 프레임 펄스에 의하여서도 이룩할 수 있다.

상기 방법으로 타이밍 재생의 신뢰성이 타이밍 펄스(TP)만을 사용하는 종래 방식에 비하여 훨씬 개선된다.

상기와 같이 본 발명의 제2실시예에서 타이밍 재생동작은 제 8 도와 제 9 도에 도시된 바와 같이 타이밍 재생회로(27)를 이용하여 슬레이브측 T/R장치(80)뿐만 아니라 마스터측 T/R장치(70)에 의하여도 실행된다.

앞서 기술한 본 발명의 제1실시예에서 상기 타이밍 재생회로는 마스터측 T/R장치(40)(제 3 도)에 내장되지 않고 제 4 도에서 참조번호(27)로 도시된 바와같이 슬레이브측 T/R장치에만 내장된다. 그러므로 본 발명에 따른 마스터측 T/R 장치는 전송선(30)의 전송 특성의 변화로 인한 수신신호(S_S1)의 위상 편위에 대해서 민감하다. 이러한 관점에서 제1실시예는 제2실시예에 비하여 열등하다. 그러나 이와 반대로 제1실시예는 제2실시예에 비하여 전송 효율성이란 관점에서 우월한데 이것은 제1실시예에서 이 신호주기(Td)(제 5a 도)의 길이를 제2실시예에서 비신호주기(Tdd)(제 10a 도)와 비교함으로써 더욱 명백해진다. 이것은 물론 각각의 프레임이 가능한한 많은 양으로 송신 데이타를 송신해야만 한다는 사실 즉 비신호주기(Td, Tdd)가 가능한한 짧아야만 한다는 사실에 근거한 것이다.

제 11 도는 본 발명의 수정된 제1실시예에 따른 디지탈전송 시스템의 일반적 블록도이다. 시스템은 마스터측 T/R장치(110), 슬레이브측 T/R장치(120) 및 전송선(30)으로 구성된다. 블록(111)은 마스터측 전송장치를 나타내며, 모든 회로가 제 3 도의 T/R 장치(40)으로 구성되어 있다. 블록(121)은 슬레이브측 전송장치로 구성되며, 모든 회로가 타이밍 제어회로(27)를 제외하고 제 4 도의 T/R장치(50)로 구성된다. 블록(112)은 위상성분 추출 수단을 나타내고, 블록(122)은 주파수 성분 추출수단을 나타낸다. 타이밍 재생회로(117과 127)의 기본 기능은 각각 제 1 도에 표시된 타이밍 재생회로(17과 27)와 같다. 슬레이브측 T/R장치(120)에 수신신호(S_R2)를 공급하고 주파수 추출수단(122)의 도움으로 신호(S_R2)로부터 주파수 성분(FR)이 추출된다. 주파수 성분(FR)은 타이밍 재생회로(127)로 입력되어 슬레이브측 내부클록(소오스(28)로부터)을 주파수 및 위상에 대해 수신신호(S_R2)에 동기시키며, 이것에 의해 타이밍 재생이 수행된다.

한편, 마스터측 T/R장치(110)에는 슬레이브측으로부터 제공된 수신신호(S_R1)가 제공되고, 그리고나서 위상추출수단(112)의 도움으로 신호(S_R1)로부터 위상성분(PH)이 추출된다. 위상성분(PH)은 타이밍 재생회로(117)로 입력되어 마스터측 내부클록(마스터로 부터)을 수신신호(S_R1)에 동기되도록 한다. 회로(117)의 타이밍 재생동작은 트레이닝 신호(TR)의 수신동안에만 수행된다는 것에 유의해야 한다. 트레이닝 신호는 데이타전송이 개시되는 매 시간마다 타이밍 재생동작을 개시하는데 사용된다.

수정된 제1실시예에 의해, 우선 타이밍재생 동작이 마스터측 T/R 장치(110)로부터 제공된 수신신호(S_R2)의 사용으로 슬레이브측 T/R장치(120)에서 이루어지며, 이것에 의해 타이밍재생이 수단(122)에 의해 추출된 주파수성분(FR)의 사용으로 수행된다. 이 경우에 위상성분은 또한 주파수 성분에 의존하여 추출된다. 이와같이 타이밍 재생신호는 슬레이브측 T/R장치(120)에서 얻어진다. 그리고나서 위상 조정신호가 마스터측 T/R장치(110)로 귀환된다.

위상조정신호는 이와같이 재생된 타이밍 신호에 동기된다. 마스터측 T/R장치(110)에 귀환된 위상조정신호가 공급되므로 타이밍 재생은 동알한 것을 사용함으로써 마스터측 T/R장치(110)에서 개시된다. 여기서 마스터측 T/R장치(110)의 주파수에 의한 타이밍 재생이 슬레이브측 T/R장치(120)에 발생한 것과 동일하다는 것에 유의해야 한다. 이것은 슬레이브측 T/R장치(120)에서 재생된 타이밍신호가 마스터측 T/R장치(110)로부터 제공된 수신신호(S_R2)로부터 유도되기 때문이다. 그러나, 위상에 관한 타이밍 신호는 반드시 전송특성에 따라 변한다. 그러므로, 마스터측 T/R장치(100)에서, 타이밍 재생은 위상 추출수단(112)의 도움으로 주파수성분에 대해서가 아니라 위상성분만에 대해 타이밍 재생회로(117)에서 수행된다.

제 12a 내지 12d 도는 마스터측 T/R장치(110)에서 수행된 타이밍 재생을 설명하기 위한 신호의 파형을 나타낸다. 슬레이브측 T/R장치(120)에는 우선 수신신호(S_R2)가 공급되고, 그리고나서 위상 조정신호가 수신신호(S_R1)로서 마스터측 T/R장치(110)로 귀환된다. 신호(S_R1)는 제 3 도의 등화기와 동일한 등화기에 인가되므로, 등화출력은 제 12a 도에 표시된 파형(15)으로부터 발생한다. 이 출력은 제 3 도의 판별기와 동일한 판별기에 인가되며, 그곳에서 출력은 각각 양과 음 드레시호울드 레벨(TH⁺및 TH^_)과 비교된다.

이와같이 비교된 출력은 제 12b 도에 표시된 파형(16)이 된다. 앞서 언급한 바와 같이, 드레이닝신호(TR)는 데이타 전송이 개시되는 매시간마다 타이밍 재생을 초기화하는데 사용된다. 신호(TR)는 제 12c 도에 표시되어 있다.

신호(TR)는 시간(t1)에서 발생되고 시간(t2)에서 종료된다. 즉, t1에서 t2까지의 기간이 위상 조정을 위해 존재한다. 제 11 도의 타이밍재생회로(117)는 신호(TR)의 수신동안 마스터클록(18)과 같은 내부 클록을 수신신호(S_R1)의 위상에 동기시키도록 위상을 조정한다. 이들간의 위상차는 제 12d 도에서 θ₁→ θ₂→ θ₃→ θ₄에 의해 개략적으로 표시되었듯이 점차 0으로 변한다.

트레이닝신호(TR)가 시간(t2)에서 종료될 경우 더 이상의 입력이 타이밍 재생회로(117)에 인가되지 않는다. 따라서 회로(117)의 위상은 신호(TR)의 종료에 앞서 바로 조정된 위상으로 시간(t2)후에 고정된다("위상 고정"). 게다가, 초기 트레이닝 동작은 마스터측에서와 같이 슬레이브 측에서도 또한 수행된다.

제 13 도는 제 11 도에 표시된 마스터측 T/R장치(110)에서 위상 추출 수단을 가진 타이밍 재생회로의 더욱 상세한 예를 예시한다. 제 14a 내지 14i 도는 제 13 도에 표시된 회로의 동작을 설명하기 위한 타이밍 챠트를 나타내고 있다. 제 13 도에서, 참조번호(130)는

주파수 디바이더를, 131은 선택기를, 132는 AND 게이트를, 133은

주파수 디바이더를, 134는 미분회로를, 135는

주파수 디바이더를, 136은 AND게이트를, 그리고 137은 스위치를 각각 나타낸다.

주파수 디바이더(130)는 각각 제 14a 및 14b 도에 표시된 파형을 가진 출력 펄스(ψ₁, ψ₀)를 발생시킨다. 트레이닝신호(TR)의 발생전에, 어떤 출력(S)이 관련회로의 각 상태에 따라 결정되며,

주파수 디바이더로부터 발생된다. 출력(S)에 응하여, 선택기(131)는 예를 들어 ψ₁측 출력펄스를 선택하고, 따라서 선택기(131)로부터의 출력

은 제 14f 도에 표시된 파형을 나타낸다. 문자

는 출력펄스(ψ)(ψ₀또는 ψ₁)에 대한 레벨상의 반전을 나타낸다. 선택출력

은 AND 게이트(132)로 입력되고, 반전 게이트 입력(I)에 의해 출력(C₂)(제 14i 도)으로서 그것을 통과하도록 허용된다. 게이트 출력(I)은 제 14h 도에 표시되어 있다. 출력(C₂)은

주파수 디바이더(133)에 인가되며, 여기서 수(N)는 48이 적합하다. 이와같이 디바이더(133)로부터의 주파수 분할 출력(C₀)은 선(L6)을 경유하여 마스터 전송 디바이스(111)로 공급된다. 출력(C₀)의 파형은 제 14g 도에 표시되어 있다.

트레이닝신호(TR)가 마스터측 T/R장치(110)에 발생될 경우, 신호(TR)는 스위치(137)을 온(on)시키게 된다. 그러므로, 판별기로부터의 출력은 미분회로(134)에 인가되면서 개시된다. 이와같이 미분된 출력은 예를들어 제 14d 도에서 D에 의해 표시되었다. 출력(D)은 한편으로

주파수 디바이더(135)에 인가되고 다른 한편으로 AND게이트(136)에 인가된다. 출력(D)이 하이레벨로 될때, AND 게이트(136)는 그것에 의해 닫혀진다.

2연속 출력(D)이

주파수 디바이더(135)로 제공되는 매시간마다, 디바이더(135)는 제 14e 도의 중간에 표시된 바와 같이 그것의 출력(S)레벨을 변환시킨다. 지금 하이레벨로 변경된 출력(S)에 응해서, 선택기(131)는 출력펄스의 선택을 ψ₁에서 ψ₀으로 변화시킨다.

한편, AND 게이트(136)는 AND게이트의 입력에서 하이레벨로 반전된 출력(D)에 응하여 게이트출력(I)을 하이레벨로 발생시킨다. 이와같이 얻어진 게이트출력(I)은 AND게이트(132)의 입력에서 로우레벨로 반전되고 이러한 게이트(132)를 단락시킨다. 그러므로 지금 선택기(131)에 의해 선택된 ψ₀측 출력펄스의 제1출력 펄스가 제 14i 도에서 점선에 의해 표시된 펄스(ψ₀)에 의해 개략적으로 예시되었듯이 게이트(132)는 통과하지 못하게 된다. 즉, 한 출력 펄스(ψ₀)가 디바이더(133)로 제공되지 않으므로, 출력(C₀)은 위상에서 지연되게 되고, 이것에 의해 내부 클록은 수신신호(S_R1)의 위상에 동기되어진다. 역으로 판별기로부터의 출력(제 14c 도)이 존재하고, 동시에 출력(C₀)(제 14g 도)은 미분출력(D)이 발생되는 시간에 로우레벨로 되는 경우에 펄스(ψ₀)는 AND게이트(132)를 통과하지 못하게 된다. 따라서 이 경우에 출력(C₀)은 제1출력펄스(ψ₀)(제 14i 도에 표시된 점선 펄스에 대응)의 존재에 기인하여 위상에 있어서 앞서게 된다.

제 12d 도의 위상차(θ₄)가 거의 0에 도달하는 것과같이 상기 언급한 위상 조정이 완료된 경우에 트레이닝신호(TR)의 발생이 중단된다. 그러므로, 스위치(137)는 신호(TR)의 종료에 의해 오프로 되며, 판별기로부터의 더 이상의 출력이 미분회로(134)에 공급되지 않는다. 이와같이 위상조정의 종료시에서 선택기와 상태는 제 12d 도의 시간(t2)후와 같이 유지되며, 선택기(131)의 최종상태에 의해 결정된 디바이더(130)로 부터의 ψ₀이나 ψ₁은 소망위상을 가진 타이밍 회복 출력으로서 C₀를 발생시키도록 디바이더(133)로 공급되며, 이와 같이 결정된 출력(C₀)은 지금부터 상응데이타 전송을 유지하기 위해 마스터 전송장치(111)로 공급된다.

제 5 도와 관련하여 설명된 타이밍 관계가 위상 조정 기간에서도 여전히 만족된다. 즉, 마스터측 T/R장치(10)가 수신신호(S_R1)의 사용으로 상기 언급한 타이밍 회복을 달성할 경우, 전송신호(S_S1)는 마스터측 T/R장치(110)에 존재하지 않는다. 즉, 타이밍회복은 신호(S_S1)에 의해 유도된 반향신호에 의해 영향받지 않으며, 따라서 매우 정확한 타이밍 재생이 달성될 수 있다.

제 3, 4, 8 및 9 도를 다시 참조하여, 프레임펄스 발생기(41) 및 타이밍 펄스발생기(51)를 다음에 설명할 것이다. 프레임펄스(FP)는 예를 들어 "10000N"의 6비트열로 구성될수 있고, 타이밍펄스(TP)는 또한 예를 들어 "110"의 4비트열로 구성될 수 있다. 문자(M)는 모든 프레임에 대해 순차적으로 '1"과 "0"을 교대로 변화시키는 논리인 한 비트를 나타낸다.

제 15 도는 프레임 펄스 발생기의 상세한 예이다. 프레임 펄스 발생기(41)는 미리 설정가능한 시프트레지스터로 구성된다. 즉, 발생기(41)는 부하레지스터(141), 병렬/직렬(P/S)시프트 레지스터(142) 및 플립플롭(143)으로 구성된다. 상기 예에 의해, 5비트열의 논리("10000")는 부하 레지스터(141)에 앞서 부하된다. 6비트가 플립플롭으로부터 공급된 비트(M)와 함께 P/S 시프트 레지스터에서 곧 설정된다. 이때 61비트열은 프레임 펄스(FP)를 얻기위해 클록(CLK1)과 동기로 한 비트씩 발생된다. 플립플롭은 클록(CLK2)에 의해 트리거된다.

클록(CLK2)은 제 5a 도의 T와같이 프레임과 동일한 기간을 갖는다. 그러므로 논리("1" 및 "0")가 모든 프레임에서 교대로 비트(M)로서 발생된다. 클록(CLK1)은 내부 클록과 동일하다. 타이밍펄스 발생기(42)는 또한 상기 언급한 프레임펄스 발생기(41)와 비슷한 방식으로 구성될 수 있으며 N비트 위치는 타이밍 펄스(TP)를 구성된 비트열과 일치하도록 수정되어야 한다는 것을 알아야한다. 더욱이, 앞서 언급한 6 및 5비트열의 양 세트를 내부에 기억시키는 부하 레지스터 및 10(=6+4)비트 P/S시프트 레지스터를 사용함으로써 한 본체로서 이러한 발생기(41과 42)를 총괄적으로 형성하는 것이 또한 가능하다.

프레임펄스(FP) 및 타이밍펄스(TP)에 관해 타이밍펄스(TP)를 제거하는 것은 가능하다. 이 경우에, 프레임 펄스는 타이밍펄스(TP)로서 동시에 이용된다. 이러한 개념은 앞서 언급한 실시예에 적용될 수 있으나, 약간의 변경이 수신부에서 실시되어야 한다.

제 16 도는 프레임펄스(FP)만을 갖추고서 동작되는 수정된 수신부의 회로도이다. 제 16 도가 일예로서 수정된 슬레이브측 수신부를 나타낸다 하더라도, 관련 수정이 또한 제 16 도와 비슷한 방식으로 마스터측 수신부에서 실시될 수 있다. 제 17a 내지 17f 도는 각각 제 16 도의 부분(a 내지 f)에 나타나는 신호의 파형을 나타낸다. 제 16 도는 이미 설명된 제 6 도에 대응하며 제 6 도의 회로에 사용된 약간의 부재는 또한 제 16 도의 회로에서 사용된다. 수신신호(S_R2)는 제 17a 도의 파형과 등화된 신호를 발생시키는 등화기(25)에 인가된다. 등화기(25)로부터의 출력은 OR게이트(66)를 경유하여 제 17b 도의 파형과 비교된 출력을 발생시키는 비교기(64와 65)에 인가된다. 부분(B)의 출력은 한편으로 플립플롭(FF)(151)에 인가되고, 다른 한편으로 AND게이트(67)에 인가된다. 플립플롭(151)은 내부클록(CLK)과 동기로 OR게이트(66)로부터의 비교된 출력에 대한 논리("1" 또는 "0")를 순간적으로 보유하며, 이 내부클록은 디지탈 위상 고정루우프(D.PLL)회로(68)로부터의 출력클록과 동일하다. 프레임 동기회로(152)는 플립플롭(151)으로부터 출력을 수신하고 제 17c 도의 파형으로된 프레임펄스 검출신호를 내부에 발생시킨다. 프레임펄스 검출신호에 응해서, 회로(152)는 제 17d 도의 파형으로 된 클록 윈도우(window)펄스를 발생시킨다. 제 17d 도에 예시된 클록 윈도우 펄스는 제 17c 도에 예시된 검출신호의 발생전에 곧 발생된 프레임펄스 검출신호에 응해서 발생된다. 일단 프레임동기화가 회로(152)에 의해서 설정되면, 프레임펄스 검출신호(제 17c 도)를 발견하는 것은 쉽다. 이것은 각 프레임 펄스(FP)가 서로 동일한 비트 패턴을 갖고 있으며, 프레임펄스가 일정한 시간간격(T)으로 주기적으로 제공되기 때문이다.

상기 언급한 클록 윈도우 펄스는 프레임펄스(FP)의 소정 에지부(제 17b 도에서 "에지"로 언급)는 AND게이트(67)를 선택적으로 통과하도록 한다. 즉, 클록 윈도우 펄스는 수신데이타(RD2)에 대응하는 비교 출력이 AND게이트(67)를 통과하지 못하게 한다. 이것은 RD2신호가 내부기호 간섭에 기인하여 악영향을 미치는 지터(jitter)를 갖으므로 RD2의 비교된 출력으로부터 클록 성분을 추출하는 것은 불가능하다. 이 지터는 제 17b 도에 표시된 각 비교된 출력펄스의 상승 및 하강 에지에서 두선에 의해 개략적으로 예시되어 있다. 선(L7) 및 AND게이트(67)를 경유하여 이와같이 통과된 에지부는 소정 지연시간(dt)이 제 17e 도의 파형으로된 지연 에지부를 얻기위해 에지부에 제공되는 지연회로(153)로 입력된다. 이 지연은 에지부의 상승에지를 각 비교된 출력의 중심에 일치시키는데 중요하다. 이와같이 지연 에지부의 상승에지에 동기된 가상 타이밍 펄스가 얻어지므로 가상 타이밍 펄스는 수신데이타 펄스에 각 중심을 맞출 수 있으며, 따라서 상기 언급한 지터부가 제거되므로 매우 정확한 타이밍 재생을 기대할 수 있다. 상기 언급한 사실을 토대로 하여, 소망출력 클록(제 17f 도에 대해 언급)은 지연회로(153)로부터 출력펄스(E)에 의해 구동된 D.PLL회로(68)에 의해 초당 프레임펄스로부터 구동된 가상 타이밍펄스에 수정동기되어 얻어진다. 이 경우에 펄스(E)가 연속적으로 주기적으로 발생되지 않으므로 D.PLL회로(68)를 출력펄스(E)에 순간적으로 동기시키는 것이 곤란하다는 점에서 어떤 문제가 발생될 수 있다. 그러나, 상기 언급한 문제는 예를 들어 프레임주기(T)를 줄임으로써 또는 각 프레임펄스(FP)에서 각 부분의 수를 적당하게 증가시킴으로써 극복할 수 있다.

상기에서 상세히 설명했듯이 본 발명의 디지탈 전송시스템에서, 타이밍 재생 및 방향억압은 특별한 하드웨어 또는 특별한 연산방식을 사용치 않고서 고정확도로 수행될 수 있다.

Claims

적어도 2개의 송수신(T/R)장치(40,50) 및 그들사이에 접속된 단일 전송선(30)으로 이루어져 있는 시스템이 전이중 통신 방식으로 운용되는 디지탈 전송 시스템에 있어서, 상기 T/R 장치(40,50)중 적어도 하나는 타이밍 제어수단(54) 및 제1전송 제어수단(53,54)의 양수단을 포함하고 있으며, 타이밍 제어수단(54)은 모든 소정기간 동안에만 T/R장치(40,50)의 내부클록을 이용한 T/R장치(40,50)에 인가된 수신신호에 동기되도록 동작하고, 제1전송 제어수단(53,54)은 모든 상기 소정기간 동안에만 다른 T/R장치(40)에 제공될 자신측 송신신호의 전송을 금지하도록 동작하는 것을 특징으로 하는 디지탈 전송 시스템.
제 1 항에 있어서, 상기 T/R장치중 하나(40)는 마스터 클록소오스(18)에 의해 정해진 내부클록으로 구동된 마스터측 T/R장치로서 작용하고 다른 T/R장치(50)는 상기 마스터 클록소오스(18)에 종속한 슬레이브 클록소오스에 의해 정해진 내부클록으로 구동된 슬레이브측 T/R장치로서 작동하며, 상기 타이밍 제어수단 및 상기 제1전송 제어수단의 양수단은 슬레이브측 T/R장치에 포함되고, 제2전송 제어수단은 마스터측 T/R장치에 포함되는 것을 특징으로 하는 디지탈 통신 시스템.
제 2 항에 있어서, 마스터측 T/R장치의 상기 제2전송 제어수단(43,44)은 각프레임을 설정하기 위해 프레임펄스, 타이밍펄스, 및 송신데이타를 이 순서로 순차적으로 송신시키도록 동작하고, 슬레이브측 T/R장치(50)에서, 프레임 동기는 이와 같이 전송된 송신데이타를 재생하기 위해 이와같이 전송된 프레임펄스의 사용으로 수행되고 그리고 나서 상기 타이밍 제어수단은 수신 데이타로서 이와같이 전송된 전송데이타를 재생하기 위해 이와같이 전송된 타이밍펄스의 사용으로 타이밍 재생을 개시하며, 동시에 슬레이브측 T/R장치(50)의 상기 제1전송 제어수단(53,54)은 마스터측 T/R 장치(40)로부터 제공된 상기 타이밍펄스 및 상기 프레임펄스의 수신동안에만 마스터측 T/R장치(40)에 제공될 자신측 송신신호의 전송을 금지하도록 동작하는 것을 특징으로 하는 디지탈 통신 시스템.
제 3 항에 있어서, 마스터측 T/R장치(40)의 상기 제2전송 제어수단(43,44)이 또한 각 상기 프레임에서와 자신측 송신 데이타의 종료후에 비신호 지속시간을 발생시키도록 동작하는 것을 특징으로 하는 디지탈 통신 시스템.
제 4 항에 있어서, 슬레이브측 T/R장치(50)의 상기 제1전송 제어수단은 제1순차 제어기(54) 및 제1선택기(53)로 구성되고, 마스터측 T/R장치의 상기 제2전송제어수단은 제2순차 제어기(44) 및 제2선택기(43)로 구성되며, 제2선택기(43)는 프레임펄스, 타이밍펄스, 송신데이타, 및 비신호 지속기간 부분이 이 순서로 발생되도록 제2순차 제어기(44)에 의해 제어되며, 제1선택기(53)는 자신측 송신신호의 발생이 마스터측 T/R장치로부터 제공된 타이밍펄스 및 프레임펄스의 수신중에만 금지되도록 슬레이브측 T/R장치(50)의 양쪽에서 제1순차 제어기(54)에 의해 제어되는 것을 특징으로 하는 디지탈 통신 시스템.
제 5 항에 있어서, 슬레이브측 T/R장치의 상기 타이밍 제어수단은 또한 슬레이브측 T/R장치의 내부클록이 마스터측 T/R장치(40)로부터 제공된 수신신호에 동기되는 경우에 특별한 시간을 결정하는 제1순차 제어기(54)로 구성되는 것을 특징으로 하는 디지탈 통신 시스템.
제 6 항에 있어서, 슬레이브측 T/R장치의 타이밍 제어수단에서 상기 제1순차 제어기(53)는 또한 마스터측 T/R장치로부터 제공된 타이밍펄스 및 프레임펄스의 수신동안에만 내부에 선등화를 개시하도록 동작하는 것을 특징으로 하는 디지탈 통신 시스템.
제 7 항에 있어서, 상기 제1순차 제어기(53)는 또한 비신호 지속시간 동안에만 슬레이브측 T/R장치(50)에서 반향억압회로의 적응 조정을 개시하도록 동작하는 것을 특징으로 하는 디지탈 통신 시스템.
제 8 항에 있어서, 상기 제2순차 제어기(44)는 또한 슬레이브측 T/R장치(50)로 전송될 타이밍펄스 및 상기 프레임펄스의 발생동안 마스터측 T/R장치(40)의 반향억압회로의 적응조정을 개시하도록 동작되는 것을 특징으로 하는 디지탈 통신 시스템.
제 9 항에 있어서, 상기 순차제어기 각각은 각 제어순서를 규정하는 여러 데이타를 내부에 기억시키는 리드온리 메모리(ROM)로 이루어지는 것을 특징으로 하는 디지탈 통신시스템.
제 10 항에 있어서, 슬레이브측 T/R장치(50)에서, 상기 제1순차 제어기(54)는 상기 제1선택기(53), 상기 반향억압회로(23), 동기회로(56) 및 타이밍 재생회로(27)와 상호 동작하며, 타이밍 재생회로는 상기 제1순차 제어기(54)의 제어하에 상기 선 등화를 형성하는 등화기(25)로부터 출력을 수신하고 수신신호와 동기된 내부클록인 출력 클록을 발생시키도록 동작하며, 동기회로(56)는 판별기(56)는 판별기(26)로부터 출력을 수신하고 제1순차 제어기(54)로 제공될 제어신호를 발생시키도록 동작하고, 판별기(26)로부터의 출력은 상기 등화기(25)로부터의 출력에 응하여 결정된 "1" 및 "0"의 비트열인 것을 특징으로 하는 디지탈 통신 시스템.
제 11 항에 있어서, 상기 동기회로(56)는 상기 프레임 펄스를 발견하는 프레임 패턴 검출회로(61), 관련 검출이 확실히 설정되는가를 조사하기 위해 프레임 패턴 검출회로로부터 검출 출력을 수신하는 프레임 동기백업회로(63), 및 상기 검출출력을 수신하고 관련검출이 적합하게 설정되는 매시간마다 각 상기 프레임으로 구성된 소정 비트수를 계수하여 프레임 동기의 정확한 설정이 상기 타이밍 펄스의 존재를 나타내는 클록 윈도우 펄스를 발생시키는 제1순차 제어기(54)에 알려지도록 되어 있는 프레임 동기 계수기(62)으로 구성되어 있는 것을 특징으로 하는 디지탈 통신 시스템.
제 12 항에 있어서, 상기 타이밍 재생회로는 상기 등화기(25)로부터 출력을 공통적으로 수신하는 상측 및/또는 하측 비교기, 상기 비교기(64,65)로부터 양 비교출력에 관해 OR 신호를 발생시키기 위한 OR 게이트(66), 상기 클록윈도우 펄스가 그곳에 인가되는 매 시간마다 OR 신호가 그곳을 통과하도록 허용하는 AND 게이트(67), 및 슬레이브 클록과 같은 내부 클록을 타이밍 펄스에 동기시켜 이것에 의해 슬레이브측 T/R 장치의 기본 클록으로서 사용될 상기 출력클록을 발생시키는 디지탈 위상 고정 루우프(D.PLL)회로(68)로 구성되는 것을 특징으로 하는 디지탈 통신 시스템.
제 1 항에 있어서, 상기 T/R 장치중 하나가 마스터 클록소오스(18)에 의해 정해진 내부 클록으로 구동된 마스터측 T/R장치(70)로서 작동되고, 다른 것은 상기 마스터 클록 소오스에 종속한 슬레이브 클록소오스에 의해 정해진 내부 클록으로 구동된 슬레이브측 T/R 장치(80)로서 작동되며, 상기 타이밍 제어수단은 제1타이밍 제어수단 및 제2타이밍 제어수단으로서 슬레이브측 T/R 장치(80) 및 마스터측 T/R 장치(70)의 각각에 포함되며, 상기 제1전송 제어수단은 슬레이브측 T/R 장치(80)에 포함되고, 동일한 제2전송 제어수단은 마스터측 T/R장치(70)에 포함되는 것을 특징으로 하는 디지탈 통신 시스템.
제 14 항에 있어서, 마스터측 T/R장치(70)의 상기 제2전송 제어수단은 각 프레임을 설정하기 위해 프레임펄스, 타이밍펄스, 및 송신 데이타를 이 순서로 순차적으로 송신시키도록 동작하고, 슬레이브측 T/R장치(80)에서 프레임 동기는 이와같이 전송된 프레임 펄스의 사용으로 수행되고, 그리고나서 상기 제1타이밍 제어수단은 수신 데이타로서 이와 같이 전송된 송신데이타를 재생하기 위해 이와같이 전송된 타이밍 펄스의 사용으로 타이밍 재생을 개시하며, 동시에 슬레이브측 T/R 장치의 상기 제1전송 제어수단은 우선 마스터측 T/R 장치로부터 제공된 상기 타이밍 펄스 및 상기 프레임펄스의 수신동안에만 마스터측 T/R 장치에 제공될 자신측 송신신호의 전송을 금지하도록 동작하며, 그후에 제1전송 제어수단은 이러한 순서로 순차적으로 배열된 프레임펄스, 송신 데이타, 및 타이밍펄스의 형태로 상기 송신신호의 전송을 개시하도록 동작하는 것을 특징으로 하는 디지탈 통신 시스템.
제 15 항에 있어서, 상기 제1 및 제2전송 제어수단의 각각은 또한 상기 각 프레임에서 비 신호 지속기간을 발생시키도록 동작하며, 제1전송 제어수단에 의해 삽입된 비신호 지속기간은 타이밍 펄스를 추적하고, 제2전송 제어수단에 의해 삽입된 비신호 지속시간은 송신데이타를 추적하며, 여기서 각 비신호 지속기간은 이 순서로 배열된 제1지속기간 및 제2지속시간으로 구성되고, 제1지속기간은 상기 전송선으로의 전송동안 발생된 전송지연시간의 2배와 같도록 결정되며, 제2지속기간은 다른측 T/R 장치로부터 제공된 타이밍 펄스를 받아들이는데 충분한 길이로 갖도록 결정되는 것을 특징으로 하는 디지탈 통신 시스템.
제 16 항에 있어서, 마스터측 T/R 장치(70)의 상기 제2타이밍 제어수단은 상기 비신호 지속기간의 상기 제2지속기간 동안 슬레이브측 T/R 장치로 부터 제공된 수신 타이밍 펄스의 사용으로 타이밍재생을 수행하도록 하는 것을 특징으로 하는 디지털 통신 시스템.
제 17 항에 있어서, 상기 제2타이밍 제어수단은 자신측으로부터 발생된 타이밍펄스 및 프레임펄스의 사용으로 마스터측 T/R 장치(70)의 반향 억압회로에 대한 적용조정을 개시하도록 동작하는 것을 특징으로 하는 디지탈 통신 시스템.
제 18 항에 있어서, 상기 제1타이밍 제어수단은 자신측으로부터 발생된 타이밍펄스의 사용으로 슬레이브측 T/R 장치의 반향억압회로에 대한 적용조정을 개시하도록 동작하는 것을 특징으로 하는 디지탈 통신 시스템.
제 19 항에 있어서, 슬레이브측 T/R 장치(80)의 상기 제1전송 제어수단은 제1순차 제어기(54)로 구성되고 제1선택기(53)는 프레임펄스, 송신데이타, 타이밍펄스, 및 비신호 지속기간 부분이 이 순서로 발생되도록 제1순차 제어기(54)에 의해 제어되며, 마스터측 T/R 장치(70)의 상기 제2전송 제어수단은 제2순차 제어기(44)로 구성되고 제2선택기(43)는 프레임펄스, 타이밍펄스, 송신데이타, 및 비신호 지속기간부분이 이 순서로 발생되도록 제2순차 제어기(44)에 의해 제어되며, 슬레이브측 T/R 장치(80)의 상기 제1타이밍 제어수단은 상기 제1순차 제어기(54)의 한 부분으로서 형성되며, 마스터측 T/R 장치(70)의 상기 제2타이밍 제어수단은 상기 제2순차 제어기(44)의 한 부분으로서 형성되는 것을 특징으로 하는 디지탈 통신 시스템.
제 20 항에 있어서, 제 1 및 제2순차 제어기(44,54)의 각각은 각 제어순서를 규정하는 여러 데이타를 내부에 기억시키는 리드온리메모리(ROM)로 이루어지는 것을 특징으로 하는 디지탈 통신 시스템.
제 19 항에 있어서, 마스터측 T/R 장치(70)에서 상기 제2타이밍 제어수단은 또한 수신 타이밍 펄스이외에 자신측의 상기 송신데이타를 잇따르는 비신호 지속기간의 상기 제1지속기간에 존재하는 수신데이타의 사용으로 상기 타이밍 재생을 수행하도록 동작하는 것을 특징으로 하는 디지탈 통신 시스템.
제 2 항에 있어서, 상기 마스터측 T/R 장치(70)는 마스터측의 상용 타이밍 재생회로와 상호동작되는 위상 성분추출 수단을 사용하는 것을 특징으로 하는 디지탈 송신 시스템.
제 23 항에 있어서, 슬레이브측 T/R 장치(80)의 상기 주파수성분 추출수단은 마스터측 T/R 장치(70)로부터 제공된 수신신호로부터 주파수 성분을 추출시키도록 동작하여 슬레이브측의 상기 타이밍 재생회로의 도움으로 슬레이브측 T/R장치(80)의 내부클록을 주파수 및 위상에서 수신신호에 동기시키며 그리고나서 이와같이 동기된 신호를 위상 조정 신호로서 마스터측 T/R 장치로 귀환시키며, 마스터측 T/R장치(70)의 위상 추출수단은 데이타전송이 개시되는 매시간마다 자신측의 타이밍 재생동작을 개시하기 위해 사용된 마스터측에서의 트레이닝 신호의 발생동안에만 마스터측의 타이밍 재생회로의 도움으로 마스터측의 내부클록을 위상에 있어서 이와같이 제공된 위상조정신호에 동기시키도록 동작하는 것을 특징으로 하는 디지탈 통신 시스템.
제 24 항에 있어서, 마스터측 T/R장치(70)에서, 상기 위상 추출수단 및 상기 타이밍 재생회로는 마스터클록을 수신하고 서로 다른 위상을 갖는 주파수 분할된 출력 펄스를 발생시키도록 동작하는 제1주파수 디바이더(130), 제2주파수 디바이더(135)로부터 제공된 선택신호에 따라서 상기 출력펄스중 어느 하나를 제공하도록 동작하는 선택기(131), 그것에 인가된 입력에 응해서 미분된 출력을 발생시키도록 동작된 미분회로(134), 그것의 입력은 판별기가 수신신호에 응하여 논리 "1" 및 "0"을 발생시키는 기능을 하는 마스터측의 상용 판별기로부터 공급된 출력신호이고 미분회로(134)에 제공된 입력이 상기 트레이닝 신호의 제어하에 통과되도록 동작하는 스위치(137), 그것의 제1입력에서 미분출력을 수신하는 제1AND 게이트(136), 상기 제1AND게이트(136)로부터의 결과 출력을 그것의 제1입력에서 그리고 상기 선택기에 의해 선택된 상기 출력펄스를 그것의 출력에서 수신하는 제2AND 게이트(132), 및 한편으로 상기 제1AND 게이트(136)의 제2입력에 주파수 분할 출력펄스를 공급하기 위해 상기 제2AND게이트(132)로부터 결과 출력을 수신하도록 동작되고 다른 한편으로 마스터측 내부클록으로서 사용되는 제3주파수 디바이더(133)로 구성된 단일 회로로 형성되는 것을 특징으로 하는 디지탈 통신 시스템.
제 2 항에 있어서, 마스터측 T/R 장치의 상기 제2전송 제어수단은 각 프레임을 설정하기 위해 프레임 펄스 및 송신데이타를 이 순서로 순차적으로 전송하도록 동작하며, 반면에, 슬레이브측 T/R 장치에서, 프레임 동기는 이와같이 전송된 프레임 펄스의 사용으로 수행되고 그리고 나서 상기 타이밍 제어수단은 또한 이와 같이 전송된 송신데이타를 수신 데이타로서 재생시키기 위해 이와 같이 전송된 프레임펄스의 사용으로 타이밍 재생을 개시하며, 동시에 슬레이브측 T/R 장치의 상기 제2전송제어수단은 마스터측 T/R 장치로부터 제공된 상기 프레임 펄스의 수신동안에만 마스터측 T/R 장치로 제공될 자신측 송신신호의 전송을 금지하도록 동작하는 것을 특징으로 하는 디지탈 통신 시스템.
제 26 항에 있어서, T/R 수신장치에서 상기 프레임 펄스는 선등화를 수행하는 자신측의 사용등화기(25)로부터의 출력을 공통적으로 수신하는 상측 및/또는 하측 비교기, 상기 비교기(64,65)로부터의 2개의 비교된 출력에 관해 OR 신호를 발생시키기 위한 OR 게이트(66), 내부클록과 동기로 OR 출력의 논리("1" 또는 "0")를 순간적으로 보유하도록 동작하는 플립플롭(151), 프레임 펄스 검출신호를 발생시키고 또한 이와같이 발생된 프레임 펄스 검출신호에 의존한 클록윈도우 펄스를 발생시키도록 동작하는 프레임 동기회로(152), 프레임 펄스의 에지부를 통과시키기 위해 그것의 제1입력에서 상기 클록 윈도우 펄스를 그리고 그것의 제2입력에서 상기 OR 출력을 각각 수신하는 AND 게이트(67), 이와같이 통과된 에지부의 위상을 시프트시키도록 동작하고 위상 시프트된 에지부가 수신 데이타의 각 중심부를 취할 수 있도록 하는 지연회로(153), 및 상기 위상 시프트된 에지부에 의해 위상에서 제어되는 출력클록을 자신측 내부 클록으로서 발생시키도록 동작되는 디지탈 위상 고정 루우프(D.PLL)회로(68)로 구성되는 단일 회로에 의해 상기 프레임 동기 및 상기 타이밍 재생을 수행하는 것을 특징으로 하는 디지탈 통신 시스템.
제 14 항에 있어서, 마스터측 T/R 장치의 상기 제2전송 제어수단은 각 프레임을 설정하기 위해 프레임 펄스와 송신데이타를 이러한 순서로 순차적으로 전송시키도록 동작되며, 슬레이브측 T/R 장치에서, 프레임 동기는 이와같이 전송된 프레임펄스의 사용으로 수행되고 그리고나서 상기 제1타이밍 제어수단은 이와같이 전송된 송신데이타를 수신데이타로서 재생시키기 위해 또한 이와 같이 전송된 프레임 펄스의 사용으로 타이밍 재생을 개시하며, 동시에 슬레이브측 T/R 장치의 상기 제1전송제어수단을 우선 마스터측 T/R 장치로부터 제공된 상기 프레임펄스의 수신동안에만 마스터측 T/R 장치로 제공될 자신측 송신신호의 전송을 금지시키도록 동작하고 그 후에 제1전송제어 수단이 이러한 순서로 순차적으로 배열된 프레임 펄스 및 송신데이타의 형태에서 상기 송신 신호의 전송을 개시하도록 동작하는 것을 특징으로 하는 디지탈 통신 시스템.
제 28 항에 있어서, T/R 수신장치에서 상기 프레임 펄스는 선등화를 수행하는 자신측의 상용등화기(25)로부터의 출력을 공통적으로 수신하는 상측 및 하측 비교기, 상기 비교기(64,65)로부터의 비교된 출력에 관해 OR 신호를 발생시키기 위한 OR 게이트(66), 내부클록과, 등기로 OR 출력의 논리("1" 또는 "0")를 순간적으로 보유하도록 동작하는 플립플롭(151), 프레임 펄스 검출신호를 발생시키고 또한 이와 같이 발생된 프레임 펄스 검출신호에 의존한 클록 윈도우 펄스를 발생시키도록 동작하는 프레임동기회로(152), 프레임 펄스의 에지부를 통과시키도록 그것의 제1입력에서 상기 클록 윈도우 펄스를 그리고 그것의 제2입력에서 상기 OR 출력을 수신하는 AND 게이트(67), 이와 같이 통과된 에지부의 위상을 시프트시키도록 동작하여 위상시프된 에지부가 수신데이타의 각 중심부를 취할 수 있도록 하는 지연회로(153), 및 상기 위상 지연 에지부에 의해 위상에서 제어되는 출력클록을 자신측 내부 클록으로서 발생되도록 동작하는 디지탈 위상고정 루우프(D.PLL) 회로(68)로 구성되는 단일회로에 의해 상기 프레임 동기 및 상기 타이밍 재생을 수행하는 것을 특징으로 하는 디지탈 통신 시스템.