JP2799665B2

JP2799665B2 - フレーム位相同期装置

Info

Publication number: JP2799665B2
Application number: JP5210981A
Authority: JP
Inventors: 治代前田; 邦夫森本; 淳小野; 守男吉田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1993-08-03
Filing date: 1993-08-03
Publication date: 1998-09-21
Anticipated expiration: 2013-09-21
Also published as: JPH0750658A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル交換機等の
伝送路インタフェース装置として使用され、多重化され
た低次フレーム信号の位相同期と順序補償機能を持つフ
レーム位相同期装置に関する。

【０００２】

【従来の技術】ディジタル交換機等の伝送路インタフェ
ース装置において、多重化された信号を受信し、多重化
前の位相がばらついた信号についてそれぞれ位相を同期
させた状態で再び多重化し伝送路に送り出すものがあ
る。このような伝送路インタフェース装置は次のように
構成される。まず、図２に多重化前の低次フレーム信号
構成説明図を示す。この装置では、この図に示すよう
に、一定の長さのフレームをＭ１，Ｍ２，…ＭＦという
ように連結して構成した低次フレーム信号を使用する。
この信号は、例えば単位量、例えば８ビットの信号を一
定の数だけ集合して１フレームを構成し、これを連結し
ている。このような構成の複数の低次フレーム信号１
を、伝送路インタフェース装置において１伝送フレーム
単位で順に多重化していく。

【０００３】図３に、伝送フレームの多重化方法説明図
を示す。図に示すように、例えば低次フレーム信号が＃
１，＃２，＃３，…＃ｍまでのｍ個あるとすれば、これ
らが図に示す１伝送フレームの範囲毎に多重化される。
なお、この場合に、後で説明するフレーム位相同期を行
うために、これらの各低次フレーム信号は、いずれも対
応するフレームの位相のずれが１伝送フレームの２分の
１以下の範囲になるように制御されている。図では、Ｍ
Ｆ−１，ＭＦ，ＭＦ＋１と表したものが各低次フレーム
信号のフレーム番号である。後で各低次フレーム信号の
対応するフレーム番号のデータが、それぞれ位相を揃え
られ読み出される。従って、先に説明したフレーム位相
のずれは、同一のフレーム番号のフレームの先頭部分を
比較し、これが２分の１フレーム以内にあるといった制
御となる。

【０００４】図４に、低次フレーム多重信号の構成説明
図を示す。多重化の方法は、具体的にはこの図に示す通
りになる。即ち、例えば＃１，＃２，…＃ｍのｍ個の低
次フレーム信号１は、あるタイミングＴで＃１，＃２，
＃３，…＃ｍという順に８ビットずつ取り出される。そ
して、この図に示すように順番に配列される。このよう
な操作を１伝送フレーム分繰り返せば、低次フレーム信
号１の＃１，＃２，…＃ｍについて、その多重化が完了
する。なお、上記のような位相のずれの最大値が規定さ
れている他は、各低次フレーム信号の位相は完全に任意
である。上記のようにして多重化された信号は、後で説
明する要領で一旦メモリに書き込まれ、その後一定の順
で読み出されることによってフレーム位相同期が完了す
る。

【０００５】図５に、フレーム位相同期の説明図を示
す。即ち、図３に示したような信号がフレーム位相同期
装置に入力すると、メモリ部においてこの図に示すよう
にフレーム番号が同一のフレームが互いにその頭を揃え
られる。これが図４を用いて説明した要領で多重化され
て装置外部に送り出される。

【０００６】以上のような処理を実行するために、次の
ような構成のフレーム位相同期装置が使用される。図６
に、フレーム位相同期装置説明図を示す。この装置は、
メモリ部５と、書き込みアドレス生成部６と、読み出し
アドレス生成部８と、アドレス比較部９とから構成され
る。なお、この図では、書き込みアドレス生成部６をＷ
アドレス生成部６と表示し、読み出しアドレス生成部８
をＲアドレス生成部８と表示している。

【０００７】メモリ部５はランダム・アクセス・メモリ
から構成され、後で説明するような要領で書き込み領域
が設定された構成のものとなる。このメモリ部５には、
図４を用いて説明したように低次フレーム多重信号３が
入力し、図５を用いて説明したようなフレーム位相同期
された低次フレーム多重信号１０が読み出される。な
お、この書き込みアドレスを制御するために、書き込み
アドレス生成部６から書き込みアドレス１３が入力して
いる。また、読み出しアドレスを制御するために、読み
出しアドレス生成部８から読み出しアドレス１４が入力
している。

【０００８】書き込みアドレス生成部６には低次フレー
ム同期信号が入力する。この低次フレーム同期信号は、
例えば図３に示す各低次フレーム信号＃１，＃２，…＃
ｍのそれぞれフレーム番号が１番のフレームの先端位置
を表すパルスが、全ての低次フレーム信号について多重
化されたものである。従って、この信号はシリアルに書
き込みアドレス生成部６に入力し、上記のようなタイミ
ングで書き込みアドレスを生成するデータを供給する。

【０００９】読み出しアドレス生成部８には、１伝送フ
レーム毎に１回、その先頭部分にパルスを配置した基準
同期信号１２が入力する。読み出しアドレス生成部８は
読み出しアドレス１４をこの基準同期信号１２によりリ
セットし、１伝送フレームの始めで初期値０から順に読
み出しアドレス１４を生成していく。これによって、メ
モリ部５から上記のような単位量８ビットずつの信号が
順に読み出される。禁止領域生成部７とアドレス比較部
９とは、後で説明するような書き込みアドレスのスリッ
プ制御を行うための部分である。

【００１０】図７に、上記のようなフレーム同期回路動
作説明図を示す。図６に示すメモリ部５は、具体的には
この図に示すように各低次フレーム信号を単位量ずつ受
け入れて、これらを低次フレーム毎に別々の領域５１〜
５ｍに格納できるよう設定されている。即ち、メモリ部
５の各領域５１〜５ｍには、それぞれ低次フレーム信号
＃１，＃２，…＃ｍが別々に書き込まれていく。しか
も、この場合の書き込みアドレスは、各低次フレーム信
号相互間のフレーム位相に着目し、そのずれに応じたと
ころに設定される。これにより、各領域５１〜５ｍの先
頭アドレスが０とすれば、全ての領域の先頭アドレスを
起点として信号を順番に読み出すと、低次フレーム信号
の同一フレーム番号の対応する単位量の信号が続いて読
み出されるようになる。

【００１１】従って、この図７に示すように、非同期の
低次フレーム多重信号３が入力すると、各メモリ領域５
１〜５ｍ毎に単位量の信号を書き込む際、その書き込み
アドレスはそれぞれ左向きの矢印に示すように低次フレ
ーム信号毎にまちまちとなる。しかしながら、読み出し
アドレスは横方向に見て同一部分に設定される。これに
よって、図に示すように、位相同期後の低次フレーム多
重信号が得られる。

【００１２】図８に、メモリリードライト動作説明図を
示す。ここで、メモリ部５の特定の領域５１に着目し、
特定の低次フレーム信号についてのメモリリードライト
動作を説明する。フレーム同期を行いながらデータを転
送する伝送路インタフェース装置においては、基本的に
各低次フレーム信号を一旦メモリ部に蓄え、これらのフ
レーム位相を一致させるために、早く受信した信号につ
いては長い時間、遅く受信した信号については短い時間
遅延させて順番に読み出しを行う。従って、この図に示
すように、図の矢印方向に時間軸をとるとすれば、上か
ら順に下に向かって単位量の信号ずつ書き込みが行わ
れ、Ｌ時間後にそのデータの読み出しが行われる。な
お、先に説明したように、１伝送フレームを構成する各
低次フレーム信号のフレーム位相は、２分の１フレーム
以内のずれに収められている。従って、ある信号につい
て、この図に示すようなタイミングで書き込みが行われ
るとすれば、別の信号については、前後２分の１フレー
ム以内で書き込みが行われていることになる。

【００１３】即ち、この書き込みから読み出しまでの時
間Ｌを調整することによって、読み出しの際、各低次フ
レーム信号の同期を一致させて読み出すことが可能にな
る。この時間調整がうまくいけばその後は、書き込みの
タイミングと読み出しのタイミングとを正しく同期をと
って制御すれば、上記のような制御を安定に継続させる
ことができる。

【００１４】ところが、実際の動作では、伝送路におけ
る同期信号のゆらぎ等によって、上記書き込みタイミン
グと読み出しタイミングとが少しずつずれを生じてくる
ことがある。この場合に上記時間Ｌを十分長い時間とっ
ておけば、このような変動が吸収される。しかしなが
ら、例えば次第に書き込みから読み出しまでの時間が短
くなり、例えば書き込みアドレスと読み出しアドレスと
が一致し、データの読み出し前に書き込みが行われるよ
うなことがあれば、その低次フレーム信号の一部のデー
タが損なわれる。

【００１５】このような現象をスリップと呼ぶが、この
スリップ対策のために、図６に示す禁止領域生成部７と
アドレス比較部９とが設けられている。具体的には、図
８（ｂ）に示すように、書き込みアドレスと読み出しア
ドレスとが一定以上接近した場合に、書き込みアドレス
を２フレーム分シフトさせて進める。この場合に、例え
ば図３に示す低次フレーム信号＃１〜＃ｍのうち、１つ
の低次フレーム信号例えば＃３に注目し、これを代表信
号として上記のような書き込みアドレスと読み出しアド
レスの接近を検出する。そして、両者が接近した場合に
は全ての低次フレーム信号の書き込みアドレスを一斉に
２フレーム分シフトさせる。

【００１６】このとき、先に説明したように、代表信号
の書き込みアドレスの前後２分の１フレームの範囲に他
の信号の書き込みアドレスが存在する。従って、図８
（ｂ）に示すように、代表信号の書き込みアドレスを２
フレーム分シフトさせることにより、実質的に１フレー
ム分の位相余裕を確保する。

【００１７】

【発明が解決しようとする課題】ところで、上記のよう
な従来のフレーム位相同期装置には次のような解決すべ
き課題があった。上記のような方法でスリップ現象を監
視し、その補償をしつつフレーム位相同期を行うと、書
き込みアドレスと読み出しアドレスとの間に１フレーム
分の位相余裕を確保するために、各低次フレーム信号を
格納するためのメモリ領域が４フレーム分必要となる。

【００１８】図９に、従来のメモリ構成説明図を示す。
代表信号の書き込みアドレスに対して他の低次フレーム
信号の書き込みアドレスは、その前後２分の１フレーム
以内にある。従って、書き込みアドレスに読み出しアド
レスが最も接近した低次フレーム信号について、書き込
みアドレスと読み出しアドレスが一致する前に書き込み
アドレスのシフトを行おうとすれば、代表信号の書き込
みアドレスと読み出しアドレスとが２分の１フレーム以
上近づく前に書き込みアドレスのシフトを行わなければ
ならない。そこで、図６に示す禁止領域生成部７は、ア
ドレス比較部９に対しプラスマイナス２分の１フレーム
分の幅を設定する比較信号１５を出力する。アドレス比
較部９は、書き込みアドレス生成部６の出力する書き込
みアドレス１３と、その比較信号１５とを比較してその
範囲に入った場合に、スリップ信号１６を書き込みアド
レス生成部６に向け出力する。書き込みアドレス生成部
６は、これによって書き込みアドレス１３を２フレーム
分シフトさせる。

【００１９】図９に示すように、メモリ部５の領域５１
では、ここに格納する低次フレーム信号に対し、この図
に示すように４フレーム分の容量が確保されている。即
ち、面５１Ａ、５１Ｂ、５１Ｃ、５１Ｄは、それぞれ低
次フレーム信号１フレーム分を格納できる容量を持つ。
ここで、書き込みアドレスが面５１Ｃの部分にあり、読
み出しアドレスが面５１Ｂにあるとする。このとき、書
き込みアドレスと読み出しアドレスとが２分の１フレー
ム分以下に接近した場合に、書き込みアドレスは面５１
Ｃから２フレーム分シフトして進められるように面５１
Ａに移される。この場合に、これまで面５１Ｃの書き込
みを行っていた書き込みアドレスに対し、その面を選択
するための上位アドレスを書き換えることによって書き
込みアドレスが生成される。即ち、面５１Ｃの書き込み
が行われていたとき、面切り換えによるシフトが行われ
ると、書き込みアドレスは自動的に２面分進められ面５
１Ａに移る。図６に示すアドレス比較部９は、このよう
な面切り換え制御のためのスリップ信号１６を書き込み
アドレス生成部６に出力し、その制御を行っている。

【００２０】しかしながら、図８（ｂ）を用いて説明し
たように、次にスリップが生じることを予想して位相余
裕を１フレーム分確保するために、各低次フレーム信号
毎に４フレーム分のメモリが必要となる。従って、この
ような多重化された信号の転送のために、全体として極
めて大容量のメモリが必要となる。これは装置の小型化
及び低消費電力化のために大きな障害となる。本発明は
以上の点に着目してなされたもので、フレーム位相同期
のために使用するメモリの多大なハード量を削減し、装
置の小型化と低消費電力化を図ったフレーム位相同期装
置を提供することを目的とするものである。

【００２１】

【課題を解決するための手段】本発明のフレーム位相同
期装置は、それぞれ同一の長さのフレーム群から構成さ
れ、相互に対応するフレームの位相のずれが一定の範囲
になるように制御された複数の低次フレーム信号を、時
分割多重化して得られた低次フレーム多重信号を受信し
て、前記各低次フレーム信号を、各低次フレーム信号毎
に別々の領域に格納するメモリ部と、前記各低次フレー
ム信号のフレーム位相のずれを調整して、対応するアド
レスで各低次フレーム信号のフレームの位相が一致する
ように、順番に受信される単位量の信号毎に前記メモリ
部に対する書き込みアドレスを生成する書き込みアドレ
ス生成部と、対応するアドレスで各フレームの位相が一
致するように前記メモリ群に書き込まれた低次フレーム
信号を、一定の順番に単位量ずつ読み出してフレーム位
相同期された低次フレーム多重信号を得るように、読み
出しアドレスを生成する読み出しアドレス生成部と、前
記全ての低次フレーム信号が予め設定された記憶領域に
書き込まれてその後読み出される際、各書き込みアドレ
スと読み出しアドレスを比較して、両者が異常接近した
とき、前記書き込みアドレスを一定量シフトさせて進め
るスリップ制御を行なうアドレス比較部と、前記各低次
フレーム信号の絶対位相を比較し、絶対位相が一致した
場合と不一致の場合とで前記シフト量を相違させるよう
に前記書き込みアドレス生成部を制御して、各低次フレ
ーム信号を構成する単位量の信号群の順序補償を行なう
フレーム位相比較部を備えたことを特徴とするものであ
る。

【００２２】

【作用】この装置は、アドレス比較部において全ての低
次フレーム信号について、その書き込みアドレスと読み
出しアドレスとを比較する。そして、最初に書き込みア
ドレスと読み出しアドレスとが異常接近した低次フレー
ム信号を発見すると、一斉に全ての低次フレーム信号の
書き込みアドレスを一定量シフトさせて進める。このと
き、メモリの面切り換え先は、低次フレーム信号の絶対
位相を比較することにより選択して信号の順序補償を行
う。これにより、従来４フレーム分のメモリが必要であ
ったところを３フレーム分のメモリによる制御が可能に
なった。

【００２３】

【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は、本発明のフレーム位相同期装置実施例
を示すブロック図である。図の装置は、低次フレーム多
重信号３を受け入れて一時格納し、フレーム位相同期さ
れた低次フレーム多重信号１０を読み出すためにメモリ
部３０を設けている。また、この装置には、書き込みア
ドレス生成部６と、読み出しアドレス生成部８と、アド
レス比較部２０と、フレーム位相検出部２１と、フレー
ム位相比較部２３が設けられている。

【００２４】書き込みアドレス生成部６は、低次フレー
ム同期信号１１を受け入れて書き込みアドレス１３を生
成し、メモリ部３０に供給するためのアドレスカウンタ
等から構成される。読み出しアドレス生成部８は、基準
同期信号１２を受け入れてメモリ部３０に対し読み出し
アドレス１４を供給するアドレスカウンタ等から構成さ
れる。なお、上記書き込みアドレス１３及び読み出しア
ドレス１４は、いずれもアドレス比較部２０に供給され
る。

【００２５】そして、本発明においては、アドレス比較
部２０は全ての低次フレーム信号について、それぞれ書
き込みアドレス１３と読み出しアドレス１４とを比較
し、両者が異常接近したとき、スリップ信号１６を出力
する構成となっている。なお、異常接近の検出は、本発
明においては両者の一致比較により行う。本発明の装置
においては、各低次フレーム信号の書き込みアドレス１
３と読み出しアドレス１４とを監視して、そのうち最も
接近したものを基準としてスリップ制御を行うので、従
来のような２分の１フレーム分の余裕は必要としない。
しかも、アドレス比較部２０による比較範囲は、狭けれ
ば狭い程必要なメモリ容量を少なく設定することが可能
になる。

【００２６】フレーム位相検出部２１は、低次フレーム
同期信号１１を受け入れて、各低次フレーム信号＃１，
＃２，＃３，…＃ｍのフレーム番号、即ち絶対位相をカ
ウントする。そして、この絶対位相をフレーム位相信号
２２としてフレーム位相比較部２３に向け送る。フレー
ム位相比較部２３はメモリ部３０に入力する低次フレー
ム多重信号３の各単位量の信号が、それぞれ低次フレー
ム信号＃１〜＃ｍの何番目のフレームに属するかを認識
し、その結果を比較信号２４として出力する回路であ
る。この動作は、後でフレーム位相とスリップ制御との
関係の説明において詳しく説明する。

【００２７】図１０に、本発明の装置のメモリ構成説明
図を示す。本発明においても、メモリ部３０は、入力す
る低次フレーム多重信号３を、それぞれ低次フレーム信
号＃１〜＃ｍに振り分けて別々に格納するための領域３
１，３２，３３，…３ｍを備えている。その書き込みと
読み出し手順については、従来と全く同様の原理に基づ
く。ここで、図１に示すアドレス比較部２０は、この図
１０に示すように、左方向に向いた実線の矢印の位置と
一定の読み出しアドレスとを比較する。例えば、この図
に示すように、領域３３における書き込みアドレスと読
み出しアドレスとが一致した場合に、一斉にその書き込
みアドレスを破線の矢印の位置までシフトさせる。この
シフト量は、実質的に図面の中に一点鎖線で示したよう
に２フレーム分となる。実際には、図１に示すアドレス
比較部２０から書き込みアドレス生成部６に対し面切り
換えのための信号をスリップ信号１６として出力し、一
斉にその領域の面を切り換える。

【００２８】このような面切り換えまでの動作は従来装
置と同様である。しかしながら、本発明においては、メ
モリ部３０をＡ、Ｂ、Ｃの３面だけ設けるようにしてい
る。即ち、従来４面設けていたメモリ部を３フレーム分
の３面構成のメモリとした。このような構成にした上
で、自動的に全低次フレーム信号について同一面にその
書き込みアドレスを切り換えると、例えば図１０に示す
各書き込みアドレスが面Ｃから面Ｂに一斉に切り換えら
れることになる。しかしながら、領域３３についての書
き込みアドレスも面Ｂに切り換えると、この図を見て明
らかなように、書き込みアドレスが１フレーム分しかシ
フトしないことになる。これでは、その後同期させた信
号の読み出しを行っていくと、＃３の低次フレーム信号
内の信号の順序補償ができなくなる。

【００２９】そこで、図１に示すフレーム位相比較部２
３は、次のような動作を行ってシフト後の書き込み面を
決定する。図１１に、フレーム位相とスリップ制御説明
図を示す。この図に示すように、信号＃１，＃２，＃
３，＃ｍは、いずれもこれまで書き込み面はＣ面であっ
た。また、読み出し面はＡ面であった。ここで、各信号
のフレーム位相は、図１に示すフレーム位相検出部２１
によって、ＭＦ，ＭＦ，ＭＦ＋１，ＭＦというように検
出されている。この結果から低次フレーム信号＃３は１
フレーム分先に進んだフレームの信号であるから、他の
信号の書き込み面をＢ面にシフトさせたとき、これより
もう１フレーム分進めたＣ面にシフトさせる。従って、
全体のフレーム位相を比較し、その中でフレーム位相の
進んでいるものを見つけ出し、その書き込み面を１フレ
ーム分進める信号をフレーム位相比較部２３から比較信
号２４として出力する。これが書き込みアドレス生成部
６に入力すると、低次フレーム信号＃３についてのみ、
その書き込みアドレスが１面分進められたアドレスとな
る。

【００３０】図１２に、書き込みアドレスシフト動作説
明図を示す。上記のような制御を行うためには、具体的
にこの図に示すようなブロック構成の回路が使用され
る。即ち、メモリ部のある領域３１について、その面３
１Ａ、３１Ｂ、３１Ｃに着目すると、メモリアドレスカ
ウンタ６１から各面のアドレス信号が出力し、面セレク
タ６２からそのいずれの面を選択するかの信号が出力さ
れる。この面セレクタ６２は、アドレス比較部２０と、
フレーム位相比較部２３から面選択のための信号が入力
する。図１に示す書き込みアドレス生成部６を、このよ
うなメモリアドレスカウンタ６１と面セレクタ６２によ
り構成すれば、上記のような制御が可能となる。

【００３１】本発明は以上の実施例に限定されない。上
記実施例における装置各部のブロック構成は同様の機能
を持つブロックに置き換え、あるいは適当に分解したり
統合するようにして差し支えない。また、その制御のた
めの低次フレーム同期信号や基準同期信号等の構成は、
同様の機能を達成するために必要なタイミングで入力す
るものであればどのようなものであってもよい。また、
書き込みアドレスのシフト量については、その位相余裕
が許される限り自由な量に変更して差し支えない。

【００３２】

【発明の効果】以上説明した本発明のフレーム位相同期
装置は、低次フレーム多重信号を構成する全ての低次フ
レーム信号について、その書き込みアドレスと読み出し
アドレスとを比較して両者が異常接近したとき、書き込
みアドレスを一定量シフトさせて進めるようにしたの
で、従来同様のスリップ余裕を持たせるために３フレー
ム分の容量のメモリを使えばよいことになる。これによ
り、上記の例では、メモリ容量を従来の４分の３に削減
でき、伝送路インタフェース装置全体の規模縮小と低消
費電力化を図ることができる。また、上記のような書き
込みアドレスをシフトさせる場合に、低次フレーム信号
の絶対位相を比較し、絶対位相が一致した場合と不一致
の場合とでシフト量を相違させるようにしたので、低次
フレーム信号内の信号の順序補償を確実に行うことがで
きる。

【図面の簡単な説明】

【図１】本発明のフレーム位相同期装置実施例を示すブ
ロック図である。

【図２】多重化前の低次フレーム信号構成説明図であ
る。

【図３】伝送フレームの多重化方法説明図である。

【図４】低次フレーム多重信号の構成説明図である。

【図５】フレーム位相同期の説明図である。

【図６】フレーム位相同期装置説明図である。

【図７】フレーム位相同期回路動作説明図である。

【図８】メモリリードライト動作説明図である。

【図９】従来のメモリ構成説明図である。

【図１０】本発明の装置のメモリ構成説明図である。

【図１１】フレーム位相とスリップ制御の説明図であ
る。

【図１２】書き込みアドレスシフト動作説明図である。

【符号の説明】

６書き込みアドレス生成部８読み出しアドレス生成部２０アドレス比較部２１フレーム位相検出部２３フレーム位相比較部３０メモリ部

───────────────────────────────────────────────────── フロントページの続き (72)発明者吉田守男東京都港区虎ノ門１丁目７番12号沖電気工業株式会社内 (56)参考文献特開昭62−224135（ＪＰ，Ａ) 特開平４−2233（ＪＰ，Ａ) 特開平４−369133（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 7/00 H04L 7/08

Claims

(57)【特許請求の範囲】

【請求項１】それぞれ同一の長さのフレーム群から構
成され、相互に対応するフレームの位相のずれが一定の
範囲になるように制御された複数の低次フレーム信号
を、時分割多重化して得られた低次フレーム多重信号を
受信して、前記各低次フレーム信号を、各低次フレーム
信号毎に別々の領域に格納するメモリ部と、前記各低次フレーム信号のフレーム位相のずれを調整し
て、対応するアドレスで各低次フレーム信号のフレーム
の位相が一致するように、順番に受信される単位量の信
号毎に前記メモリ部に対する書き込みアドレスを生成す
る書き込みアドレス生成部と、対応するアドレスで各フレームの位相が一致するように
前記メモリ群に書き込まれた低次フレーム信号を、一定
の順番に単位量ずつ読み出してフレーム位相同期された
低次フレーム多重信号を得るように、読み出しアドレス
を生成する読み出しアドレス生成部と、前記全ての低次フレーム信号が予め設定された記憶領域
に書き込まれてその後読み出される際、各書き込みアド
レスと読み出しアドレスを比較して、両者が異常接近し
たとき、前記書き込みアドレスを一定量シフトさせて進
めるスリップ制御を行なうアドレス比較部と、前記各低次フレーム信号の絶対位相を比較し、絶対位相
が一致した場合と不一致の場合とで前記シフト量を相違
させるように前記書き込みアドレス生成部を制御して、
各低次フレーム信号を構成する単位量の信号群の順序補
償を行なうフレーム位相比較部を備えたことを特徴とす
るフレーム位相同期装置。