JP2782965B2 - 多系統クロック・パルス切換制御装置 - Google Patents
多系統クロック・パルス切換制御装置Info
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- JP2782965B2 JP2782965B2 JP3024845A JP2484591A JP2782965B2 JP 2782965 B2 JP2782965 B2 JP 2782965B2 JP 3024845 A JP3024845 A JP 3024845A JP 2484591 A JP2484591 A JP 2484591A JP 2782965 B2 JP2782965 B2 JP 2782965B2
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Description
【０００１】
【産業上の利用分野】本発明は、コンピュータ・システ
ム間の通信装置等に用いられるシステム・クロックをい
くつかのクロック・パルスから選択する多系統クロック
・パルス切換制御装置に関し、詳しくは、安定かつ信頼
性が高い装置を実現しようとするものである。
ム間の通信装置等に用いられるシステム・クロックをい
くつかのクロック・パルスから選択する多系統クロック
・パルス切換制御装置に関し、詳しくは、安定かつ信頼
性が高い装置を実現しようとするものである。
【０００２】
【従来の技術】従来、非同期に伝送される二つのクロッ
ク・パルスを切り換えてシステム・クロックとするよう
な回路として、図７に示すような回路を挙げることがで
きる。ここに示す回路により従来の技術を説明する。こ
の回路は、通信動作に用いられる非同期な二つのクロッ
ク・パルスSYSCLK，TESTCLK を選択信号CLKSELECT によ
り切り換え、システム・クロックIPHASEを出力する一般
的なものである。即ち、アンド・ゲートg1，g2に選択信
号CLKSELECTを逆論理で与え、これらのアンド・ゲートg
1，g2の出力をフリップ・フロップ回路FF1 ，FF2 ，FF3
，FF4 を介して相互にフィードバックし、更にフリッ
プ・フロップ回路FF1 のＱ出力をバッファI1に与えて選
択信号SEL1を得、同様にフリップ・フロップ回路FF3の
Ｑ出力をバッファI2に与えて選択信号SEL2を得る。これ
らの選択信号SEL1，SEL2はクロック・パルスSYSCLK，TE
STCLK とともにクロック・マルチプレクサMUX に与えら
れ、クロック・マルチプレクサMUX ではアンド・ゲート
g3，g4，オア・ゲートorによりクロック・パルスSYSCL
K，TESTCLK のいずれかを出力パルスIPHASEとして選択
する。このような回路においては、例えば選択信号CLKS
ELECT がハイ・レベルの場合はクロック・パルスTESTCL
K を出力パルスIPHASEとして選択し、また、選択信号CL
KSELECT がロウ・レベルの場合はクロック・パルスSYSC
LKを出力パルスIPHASEとして選択する。そして、選択信
号CLKSELECT のハイ・レベルまたはロウ・レベルによ
り、クロック・パルスTESTCLK からクロック・パルスSY
SCLKに切り換える際、またはクロック・パルスSYSCLKか
らクロック・パルスTESTCLK に切り換える際に出力IPHA
SE側に発生するグリッチを防止することができる。
ク・パルスを切り換えてシステム・クロックとするよう
な回路として、図７に示すような回路を挙げることがで
きる。ここに示す回路により従来の技術を説明する。こ
の回路は、通信動作に用いられる非同期な二つのクロッ
ク・パルスSYSCLK，TESTCLK を選択信号CLKSELECT によ
り切り換え、システム・クロックIPHASEを出力する一般
的なものである。即ち、アンド・ゲートg1，g2に選択信
号CLKSELECTを逆論理で与え、これらのアンド・ゲートg
1，g2の出力をフリップ・フロップ回路FF1 ，FF2 ，FF3
，FF4 を介して相互にフィードバックし、更にフリッ
プ・フロップ回路FF1 のＱ出力をバッファI1に与えて選
択信号SEL1を得、同様にフリップ・フロップ回路FF3の
Ｑ出力をバッファI2に与えて選択信号SEL2を得る。これ
らの選択信号SEL1，SEL2はクロック・パルスSYSCLK，TE
STCLK とともにクロック・マルチプレクサMUX に与えら
れ、クロック・マルチプレクサMUX ではアンド・ゲート
g3，g4，オア・ゲートorによりクロック・パルスSYSCL
K，TESTCLK のいずれかを出力パルスIPHASEとして選択
する。このような回路においては、例えば選択信号CLKS
ELECT がハイ・レベルの場合はクロック・パルスTESTCL
K を出力パルスIPHASEとして選択し、また、選択信号CL
KSELECT がロウ・レベルの場合はクロック・パルスSYSC
LKを出力パルスIPHASEとして選択する。そして、選択信
号CLKSELECT のハイ・レベルまたはロウ・レベルによ
り、クロック・パルスTESTCLK からクロック・パルスSY
SCLKに切り換える際、またはクロック・パルスSYSCLKか
らクロック・パルスTESTCLK に切り換える際に出力IPHA
SE側に発生するグリッチを防止することができる。
【０００３】
【発明が解決しようとする課題】上記したようなクロッ
ク・パルスの切換制御回路は、クロック・パルスSYSCL
K，TESTCLK の立ち上がり時間、遅延時間等のＡＣ（交
流）特性に依存した設計の回路であった。最近では、コ
ンピュータ間の通信動作等において、ハイ・レベルの期
間が重ならない２個のクロック・パルスの組、いわゆる
ノンオーバー・ラッピング（non-overlapping ）のクロ
ック・パルスを１系統とし、このような系統を非同期に
入力してシステム・クロックを選択する処理が必要とな
り、この処理を行うためのＡＳＩＣ回路の設計が要求さ
れている。このような要求に対して、図７に示すような
従来の回路では、いくつものクロック・パルスから所望
のクロック・パルスを切り換えるには不十分である。設
計的には、クロック・パルスが増えた分フリップ・フロ
ップ回路を増やすような回路を実現できるが、フリップ
・フロップ回路群に伝播するクロック・パルスに遅れ、
進みが生じ、クロック・パルスとデータ信号の取り込み
タイミングとが競うレーシング、または論理回路部で雑
音を発生するハザード等が発生し、完全な出力クロック
・パルスを得ることができない。
ク・パルスの切換制御回路は、クロック・パルスSYSCL
K，TESTCLK の立ち上がり時間、遅延時間等のＡＣ（交
流）特性に依存した設計の回路であった。最近では、コ
ンピュータ間の通信動作等において、ハイ・レベルの期
間が重ならない２個のクロック・パルスの組、いわゆる
ノンオーバー・ラッピング（non-overlapping ）のクロ
ック・パルスを１系統とし、このような系統を非同期に
入力してシステム・クロックを選択する処理が必要とな
り、この処理を行うためのＡＳＩＣ回路の設計が要求さ
れている。このような要求に対して、図７に示すような
従来の回路では、いくつものクロック・パルスから所望
のクロック・パルスを切り換えるには不十分である。設
計的には、クロック・パルスが増えた分フリップ・フロ
ップ回路を増やすような回路を実現できるが、フリップ
・フロップ回路群に伝播するクロック・パルスに遅れ、
進みが生じ、クロック・パルスとデータ信号の取り込み
タイミングとが競うレーシング、または論理回路部で雑
音を発生するハザード等が発生し、完全な出力クロック
・パルスを得ることができない。
【０００４】本発明は、このような問題、即ち、多系統
のクロック・パルスを対象とするクロック・パルス切換
回路にて外部で発生するレーシング、ハザード等を解消
することを課題とし、安定かつ信頼性の高い回路を実現
することを目的とする。
のクロック・パルスを対象とするクロック・パルス切換
回路にて外部で発生するレーシング、ハザード等を解消
することを課題とし、安定かつ信頼性の高い回路を実現
することを目的とする。
【０００５】
【課題を解決するための手段】以上の課題を解決した本
発明は、ハイ・レベル期間が重ならない２相のクロック
・パルスを１系統のシステム・クロックとし、互いに非
同期な２系統以上のシステム・クロックを入力し、選択
信号によりあるクロック・パルスとこのクロック・パル
スとは異なる系統にあるクロック・パルスとを切り換え
て出力する多系統クロック・パルス切換制御装置におい
て、各々の系統について、当該系統にある一方の相のク
ロック・パルスにより後述するアンド・ゲートの出力を
ラッチする第１のラッチ及びこの第１のラッチの出力を
当該系統の他方の相のクロック・パルスによりラッチす
る第２のラッチからなる２段ラッチと、前記第２のラッ
チの出力を他系統における一方の相のクロック・パルス
の立ち上がりエッジで検出してこの検出信号をこの他系
統にある他方の相のクロック・パルスに同期させて出力
するシンクロナイザを他系統の数だけ設けるとともに、
他系統に設置され当該系統にあるクロック・パルスで動
作する全てのシンクロナイザの出力と前記選択信号との
論理積を演算するアンド・ゲートを設け、前記第２のラ
ッチの出力とその系統内にあるクロック・パルスとの論
理積によりシステム・クロックを出力する多系統クロッ
ク・パルス切換制御装置である。
発明は、ハイ・レベル期間が重ならない２相のクロック
・パルスを１系統のシステム・クロックとし、互いに非
同期な２系統以上のシステム・クロックを入力し、選択
信号によりあるクロック・パルスとこのクロック・パル
スとは異なる系統にあるクロック・パルスとを切り換え
て出力する多系統クロック・パルス切換制御装置におい
て、各々の系統について、当該系統にある一方の相のク
ロック・パルスにより後述するアンド・ゲートの出力を
ラッチする第１のラッチ及びこの第１のラッチの出力を
当該系統の他方の相のクロック・パルスによりラッチす
る第２のラッチからなる２段ラッチと、前記第２のラッ
チの出力を他系統における一方の相のクロック・パルス
の立ち上がりエッジで検出してこの検出信号をこの他系
統にある他方の相のクロック・パルスに同期させて出力
するシンクロナイザを他系統の数だけ設けるとともに、
他系統に設置され当該系統にあるクロック・パルスで動
作する全てのシンクロナイザの出力と前記選択信号との
論理積を演算するアンド・ゲートを設け、前記第２のラ
ッチの出力とその系統内にあるクロック・パルスとの論
理積によりシステム・クロックを出力する多系統クロッ
ク・パルス切換制御装置である。
【０００６】
【作用】本発明の多系統クロック・パルス切換制御装置
は、ある系統におけるクロック・パルスで動作する全て
のシンクロナイザの出力と選択信号との論理積を２段ラ
ッチを経由してクロック・パルスの出力切換制御信号と
する。
は、ある系統におけるクロック・パルスで動作する全て
のシンクロナイザの出力と選択信号との論理積を２段ラ
ッチを経由してクロック・パルスの出力切換制御信号と
する。
【０００７】
【実施例】以下、本発明を実施した多系統クロック切換
制御装置の例を図１に示し、説明する。この例は、ノン
・オーバーラッピングなクロック・パルスPHASEA，PHAS
EBを第１系統とし、この第１系統とは非同期で伝送され
るノン・オーバーラッピングなクロック・パルスPHASE
X，PHASEYを第２系統とする２系統のクロック・パルス
を入力するものであり、選択信号CLKSELのハイ・レベル
またはロウ・レベルにより、クロック・パルスPHASEAま
たはクロック・パルスPHASEXを切り換えてシステム・ク
ロックIPHASEとして出力する装置である。第１の系統に
おいて、クロック・パルスPHASEAは、第１のラッチL1、
第２のシンクロナイザS2、クロック・マルチプレクサMU
X 内のアンド・ゲートg3に与えられ、クロック・パルス
PHASEBは、第２のラッチL2、第２のシンクロナイザS2に
与えられる。第２の系統も同様に、クロック・パルスPH
ASEXは、第３のラッチL3、第１のシンクロナイザS1、ク
ロック・マルチプレクサMUX 内のアンド・ゲートg4に与
えられ、クロック・パルスPHASEYは、第４のラッチL4、
第１のシンクロナイザS1に与えられる。そして、第１の
シンクロナイザS1の出力sync1 はアンド・ゲートg2にフ
ィードバックされ、第２のシンクロナイザS2の出力sync
2 はゲート回路g1にフィードバックされる。アンド・ゲ
ートg1は信号sync2と選択信号CLKSELの負論理との論理
積and1を演算し、アンド・ゲートg2は信号sync1 と選択
信号CLKSELの論理積and2を演算する。論理積and1は第１
のラッチL1へ与えられ、第１のラッチL1の出力lat1は第
２のラッチL2へ与えられ、第１のラッチL1と第２ラッチ
L2により２段ラッチを構成する。そして、第２のラッチ
L2の出力lat2は、第１のシンクロナイザS1の入力端子IN
と、クロック・マルチプレクサMUX 内のアンド・ゲート
g3に与えられる。同様に、論理積and2は２段ラッチに与
えられる。即ち、論理積and2は第３のラッチL3へ与えら
れ、第３のラッチL3の出力lat3は第４のラッチL4へ与え
られる。第４のラッチL4の出力lat4は、第２のシンクロ
ナイザS2の入力端子INと、クロック・マルチプレクサMU
X 内のアンド・ゲートg4に与えられる。尚、クロック・
マルチプレクサMUX において、アンド・ゲートg3は信号
lat2とクロック・パルスPHASEAとの論理積を演算し、ア
ンド・ゲートg4は信号lat4とクロック・パルスPHASEXと
の論理積を演算する。アンド・ゲートg3，g4の出力はオ
ア・ゲートorに与えられ、オア・ゲートorの出力はシス
テム・クロックIPHASEとされる。ここで、第１，第２，
第３，第４のラッチL1，L2，L3，L4には、それぞれ同一
のラッチ回路を用い、それぞれ与えられているクロック
・パルスに従ってラッチ動作をする。第１，第２のシン
クロナイザS1，S2は、与えられる２個のクロック・パル
スによりその入力に対する出力を定めるものである。具
体的には図２に示すタイム・チャートのように、クロッ
ク・パルスPHASEAの立ち上がり時点で入力INの状態（ロ
ウ・レベル）を検出し、次のクロック・パルスPHASEBの
立ち上がり時点で前回検出した入力INの状態（ロウ・レ
ベル）を出力OUT とする既存の回路である。
制御装置の例を図１に示し、説明する。この例は、ノン
・オーバーラッピングなクロック・パルスPHASEA，PHAS
EBを第１系統とし、この第１系統とは非同期で伝送され
るノン・オーバーラッピングなクロック・パルスPHASE
X，PHASEYを第２系統とする２系統のクロック・パルス
を入力するものであり、選択信号CLKSELのハイ・レベル
またはロウ・レベルにより、クロック・パルスPHASEAま
たはクロック・パルスPHASEXを切り換えてシステム・ク
ロックIPHASEとして出力する装置である。第１の系統に
おいて、クロック・パルスPHASEAは、第１のラッチL1、
第２のシンクロナイザS2、クロック・マルチプレクサMU
X 内のアンド・ゲートg3に与えられ、クロック・パルス
PHASEBは、第２のラッチL2、第２のシンクロナイザS2に
与えられる。第２の系統も同様に、クロック・パルスPH
ASEXは、第３のラッチL3、第１のシンクロナイザS1、ク
ロック・マルチプレクサMUX 内のアンド・ゲートg4に与
えられ、クロック・パルスPHASEYは、第４のラッチL4、
第１のシンクロナイザS1に与えられる。そして、第１の
シンクロナイザS1の出力sync1 はアンド・ゲートg2にフ
ィードバックされ、第２のシンクロナイザS2の出力sync
2 はゲート回路g1にフィードバックされる。アンド・ゲ
ートg1は信号sync2と選択信号CLKSELの負論理との論理
積and1を演算し、アンド・ゲートg2は信号sync1 と選択
信号CLKSELの論理積and2を演算する。論理積and1は第１
のラッチL1へ与えられ、第１のラッチL1の出力lat1は第
２のラッチL2へ与えられ、第１のラッチL1と第２ラッチ
L2により２段ラッチを構成する。そして、第２のラッチ
L2の出力lat2は、第１のシンクロナイザS1の入力端子IN
と、クロック・マルチプレクサMUX 内のアンド・ゲート
g3に与えられる。同様に、論理積and2は２段ラッチに与
えられる。即ち、論理積and2は第３のラッチL3へ与えら
れ、第３のラッチL3の出力lat3は第４のラッチL4へ与え
られる。第４のラッチL4の出力lat4は、第２のシンクロ
ナイザS2の入力端子INと、クロック・マルチプレクサMU
X 内のアンド・ゲートg4に与えられる。尚、クロック・
マルチプレクサMUX において、アンド・ゲートg3は信号
lat2とクロック・パルスPHASEAとの論理積を演算し、ア
ンド・ゲートg4は信号lat4とクロック・パルスPHASEXと
の論理積を演算する。アンド・ゲートg3，g4の出力はオ
ア・ゲートorに与えられ、オア・ゲートorの出力はシス
テム・クロックIPHASEとされる。ここで、第１，第２，
第３，第４のラッチL1，L2，L3，L4には、それぞれ同一
のラッチ回路を用い、それぞれ与えられているクロック
・パルスに従ってラッチ動作をする。第１，第２のシン
クロナイザS1，S2は、与えられる２個のクロック・パル
スによりその入力に対する出力を定めるものである。具
体的には図２に示すタイム・チャートのように、クロッ
ク・パルスPHASEAの立ち上がり時点で入力INの状態（ロ
ウ・レベル）を検出し、次のクロック・パルスPHASEBの
立ち上がり時点で前回検出した入力INの状態（ロウ・レ
ベル）を出力OUT とする既存の回路である。
【０００８】このように構成された本発明装置の動作を
図３のタイムチャートを用いて説明する。はじめに、選
択信号CLKSELがロウ・レベルで、ある時間経過すると、
クロック・パルスPHASEAがシステム・クロックIPHASEと
して出力されて装置の動作が落ち着くものとする。クロ
ック・パルス切り換えのため、選択信号CLKSELをロウ・
レベルからハイ・レベルとすると、ゲート回路g1の出力
and1はロウ・レベルとなり、第１のラッチL1はクロック
・パルスPHASEAの立ち下がりでこのロウ・レベルをラッ
チする。クロック・パルスPHASEBの立ち上がりにより第
２のラッチL2は第１のラッチL1の出力lat1（ロウ・レベ
ル）を検出し、その出力lat2はロウ・レベルとなる。出
力lat2はクロック・マルチプレクサMUX のアンド・ゲー
トg3に与えられており、この時点でクロック・パルスPH
ASEAの出力は遮断される。また、第１のシンクロナイザ
S1は、第２のラッチL2のロウ・レベル出力lat2をクロッ
ク・パルスPHASEXの立ち上がりで検出し、クロック・パ
ルスPHASEYの立ち上がりでこのロウ・レベルを反転し、
ハイ・レベルをその出力sync1 とする。一方、ハイ・レ
ベルのフィードバック信号sync1 を受けたアンド・ゲー
トg2の出力and2は、選択信号CLKSELハイ・レベルのため
ハイ・レベルとなり、このハイ・レベルはクロック・パ
ルスPHASEXの立ち上がりで第３のラッチL3に検出され、
更にクロック・パルスPHASEYの立ち上がりで第４のラッ
チL4に取り込まれ、その出力lat4はハイ・レベルとな
る。この時点でアンド・ゲートg4は開き、オア・ゲート
orを介してクロック・パルスPHASEXはシステム・クロッ
クIPHASEとして出力される。そして、第２のシンクロナ
イザS2は、第４のラッチL4のハイ・レベル出力lat4をク
ロック・パルスPHASEAの立ち上がりで検出し、クロック
・パルスPHASEBの立ち上がりでこのハイ・レベルを反転
し、ロウ・レベルをその出力sync2 とする。これによ
り、アンド・ゲートg1は完全に閉じる。このように、上
記の実施例によれば、２系統のクロック・パルスのう
ち、クロック・パルスPHASEAからクロック・パルスPHAS
EXに切り換わる期間において、その出力IPHASEには何ら
雑音が入り込むことはない。
図３のタイムチャートを用いて説明する。はじめに、選
択信号CLKSELがロウ・レベルで、ある時間経過すると、
クロック・パルスPHASEAがシステム・クロックIPHASEと
して出力されて装置の動作が落ち着くものとする。クロ
ック・パルス切り換えのため、選択信号CLKSELをロウ・
レベルからハイ・レベルとすると、ゲート回路g1の出力
and1はロウ・レベルとなり、第１のラッチL1はクロック
・パルスPHASEAの立ち下がりでこのロウ・レベルをラッ
チする。クロック・パルスPHASEBの立ち上がりにより第
２のラッチL2は第１のラッチL1の出力lat1（ロウ・レベ
ル）を検出し、その出力lat2はロウ・レベルとなる。出
力lat2はクロック・マルチプレクサMUX のアンド・ゲー
トg3に与えられており、この時点でクロック・パルスPH
ASEAの出力は遮断される。また、第１のシンクロナイザ
S1は、第２のラッチL2のロウ・レベル出力lat2をクロッ
ク・パルスPHASEXの立ち上がりで検出し、クロック・パ
ルスPHASEYの立ち上がりでこのロウ・レベルを反転し、
ハイ・レベルをその出力sync1 とする。一方、ハイ・レ
ベルのフィードバック信号sync1 を受けたアンド・ゲー
トg2の出力and2は、選択信号CLKSELハイ・レベルのため
ハイ・レベルとなり、このハイ・レベルはクロック・パ
ルスPHASEXの立ち上がりで第３のラッチL3に検出され、
更にクロック・パルスPHASEYの立ち上がりで第４のラッ
チL4に取り込まれ、その出力lat4はハイ・レベルとな
る。この時点でアンド・ゲートg4は開き、オア・ゲート
orを介してクロック・パルスPHASEXはシステム・クロッ
クIPHASEとして出力される。そして、第２のシンクロナ
イザS2は、第４のラッチL4のハイ・レベル出力lat4をク
ロック・パルスPHASEAの立ち上がりで検出し、クロック
・パルスPHASEBの立ち上がりでこのハイ・レベルを反転
し、ロウ・レベルをその出力sync2 とする。これによ
り、アンド・ゲートg1は完全に閉じる。このように、上
記の実施例によれば、２系統のクロック・パルスのう
ち、クロック・パルスPHASEAからクロック・パルスPHAS
EXに切り換わる期間において、その出力IPHASEには何ら
雑音が入り込むことはない。
【０００９】図１の例では、２系統のクロック・パルス
についての実施例を示したが、クロック・パルスは２系
統に限らず、多系統であってもよい。多系統のクロック
・パルスを切り換える例として、ｎ系統（ｎは整数）の
クロック・パルスを対象とした本発明装置を図４に表わ
す。この回路にて基本的な構成は図１に示した回路と同
様である。図４の回路では、外部からいずれの系統のク
ロック・パルスを選択するかを表わす信号X0，X1，X2，
…が与えられ、デコーダDEC は信号X0，X1，X2，…に対
応する選択信号sel1，sel2，sel3，…，selnのいずれか
をアクティブとする。第１系統に着目する。アンド・ゲ
ートG1には選択信号sel1が入力されるとともに、図５に
示すように、第１系統の二相のクロック・パルスPHASE
1，PHASE1´ で動作する他系統のシンクロナイザ S21，
…，Sn1 の出力sync21，sync31，…，syncn1が全てフィ
ードバックされる。図４に戻り、アンド・ゲートG1の出
力は、クロック・パルスPHASE1で動作するラッチL11 に
与えられ、ラッチL11 の出力はクロック・パルスPHASE1
´ （クロック・パルスPHASE1，PHASE1´ はノン・オー
バーラッピングなクロック・パルス）で動作するラッチ
L12 に与えられる。ラッチL12 の出力は、クロック・マ
ルチプレクサMUX 内のアンド・ゲートc1に与えられてク
ロック・パルスPHASE1の出力制御信号となる。また、ラ
ッチL12 の出力は、第２系統にある二つのクロック・パ
ルスPHASE2，PHASE2´ で動作するシンクロナイザS12
、第３系統にある二つのクロック・パルスPHASE3，PHA
SE3´で動作するシンクロナイザS13 に与えられ、以下
同様にして、第ｎ系統にある二つのクロック・パルスPH
ASEn，PHASEn´ で動作するシンクロナイザS1n にまで
与えられる。第２系統についても同様であり、アンド・
ゲートG2、ラッチL21 ，L22 、シンクロナイザS21 ，S2
3 ，…，S2n より構成され、アンド・ゲートG2には第２
系統のクロック・パルスPHASE2，PHASE2´ で動作する
他系統のシンクロナイザS12，…，Sn2 の出力sync12，
…，syncn2がフィードバックされる。このように第３系
統以降、第ｎ系統まで同じ構成であり、各系統はｎ−１
個のシンクロナイザを有し、例えば第１系統のラッチL1
2 の出力が駆動するシンクロナイザはS12 ，S13 ，…，
S1n のｎ−１個である。従って、シンクロナイザの個数
は全部でｎ×（ｎ−１）個である。尚、アンド・ゲート
Gnの入力状態を図６に表わす。このような構成であって
も、その動作は基本的には図１に示す例と同様であり、
ある系統のクロック・パルスから他系統にあるクロック
・パルスに切り換える場合でも、切り換え期間にグリッ
チ、ハザード、レーシング等を発生することはない。
についての実施例を示したが、クロック・パルスは２系
統に限らず、多系統であってもよい。多系統のクロック
・パルスを切り換える例として、ｎ系統（ｎは整数）の
クロック・パルスを対象とした本発明装置を図４に表わ
す。この回路にて基本的な構成は図１に示した回路と同
様である。図４の回路では、外部からいずれの系統のク
ロック・パルスを選択するかを表わす信号X0，X1，X2，
…が与えられ、デコーダDEC は信号X0，X1，X2，…に対
応する選択信号sel1，sel2，sel3，…，selnのいずれか
をアクティブとする。第１系統に着目する。アンド・ゲ
ートG1には選択信号sel1が入力されるとともに、図５に
示すように、第１系統の二相のクロック・パルスPHASE
1，PHASE1´ で動作する他系統のシンクロナイザ S21，
…，Sn1 の出力sync21，sync31，…，syncn1が全てフィ
ードバックされる。図４に戻り、アンド・ゲートG1の出
力は、クロック・パルスPHASE1で動作するラッチL11 に
与えられ、ラッチL11 の出力はクロック・パルスPHASE1
´ （クロック・パルスPHASE1，PHASE1´ はノン・オー
バーラッピングなクロック・パルス）で動作するラッチ
L12 に与えられる。ラッチL12 の出力は、クロック・マ
ルチプレクサMUX 内のアンド・ゲートc1に与えられてク
ロック・パルスPHASE1の出力制御信号となる。また、ラ
ッチL12 の出力は、第２系統にある二つのクロック・パ
ルスPHASE2，PHASE2´ で動作するシンクロナイザS12
、第３系統にある二つのクロック・パルスPHASE3，PHA
SE3´で動作するシンクロナイザS13 に与えられ、以下
同様にして、第ｎ系統にある二つのクロック・パルスPH
ASEn，PHASEn´ で動作するシンクロナイザS1n にまで
与えられる。第２系統についても同様であり、アンド・
ゲートG2、ラッチL21 ，L22 、シンクロナイザS21 ，S2
3 ，…，S2n より構成され、アンド・ゲートG2には第２
系統のクロック・パルスPHASE2，PHASE2´ で動作する
他系統のシンクロナイザS12，…，Sn2 の出力sync12，
…，syncn2がフィードバックされる。このように第３系
統以降、第ｎ系統まで同じ構成であり、各系統はｎ−１
個のシンクロナイザを有し、例えば第１系統のラッチL1
2 の出力が駆動するシンクロナイザはS12 ，S13 ，…，
S1n のｎ−１個である。従って、シンクロナイザの個数
は全部でｎ×（ｎ−１）個である。尚、アンド・ゲート
Gnの入力状態を図６に表わす。このような構成であって
も、その動作は基本的には図１に示す例と同様であり、
ある系統のクロック・パルスから他系統にあるクロック
・パルスに切り換える場合でも、切り換え期間にグリッ
チ、ハザード、レーシング等を発生することはない。
【００１０】
【発明の効果】以上述べたように、本発明の多系統クロ
ック・パルス切換制御装置によれば、多系統のクロック
・パルス間の動的な切り換えをこれら多系統内のクロッ
ク・パルスによって行うことができ、クロック・パルス
の立ち上がり時間、信号の遅延時間差等のＡＣ特性に依
存せず、安定で信頼性の高いシステムを構築することが
できる。
ック・パルス切換制御装置によれば、多系統のクロック
・パルス間の動的な切り換えをこれら多系統内のクロッ
ク・パルスによって行うことができ、クロック・パルス
の立ち上がり時間、信号の遅延時間差等のＡＣ特性に依
存せず、安定で信頼性の高いシステムを構築することが
できる。
【図面の簡単な説明】
【図１】本発明を実施した多系統クロック・パルス切換
制御装置の一例を表わす回路図である。
制御装置の一例を表わす回路図である。
【図２】本発明装置に用いるシンクロナイザの動作を表
わすタイムチャートである。
わすタイムチャートである。
【図３】本発明装置の動作を表わすタイムチャートであ
る。
る。
【図４】本発明を実施した他の多系統クロック・パルス
切換制御装置の例を表わす回路図である。
切換制御装置の例を表わす回路図である。
【図５】図４に表わす装置における論理積回路G1の入力
状態を表わす図である。
状態を表わす図である。
【図６】図４に表わす装置における論理積回路Gnの入力
状態を表わす図である。
状態を表わす図である。
【図７】従来の１系統のクロック・パルスを切り換える
制御装置の回路図である。
制御装置の回路図である。
g1，g2，g3，g4，G1，G2，G3，…，Gn，c1，c2，…，cn
アンド・ゲート or オア・ゲート L1 第１のラッチ L2 第２のラッチ L3 第３のラッチ L4 第４のラッチ S1 第１のシンクロナイザ S2 第２のシンクロナイザ MUX クロック・マルチプレクサ L11 ，L12 ，L21 ，L22 ，…，Ln1 ，Ln2 ラッチ S12 ，S13 ，…，S1n ，S21 ，S23 ，…，S2n ，Sn1 ，
Sn2 ，…，Sn(n-1)シンクロナイザ
アンド・ゲート or オア・ゲート L1 第１のラッチ L2 第２のラッチ L3 第３のラッチ L4 第４のラッチ S1 第１のシンクロナイザ S2 第２のシンクロナイザ MUX クロック・マルチプレクサ L11 ，L12 ，L21 ，L22 ，…，Ln1 ，Ln2 ラッチ S12 ，S13 ，…，S1n ，S21 ，S23 ，…，S2n ，Sn1 ，
Sn2 ，…，Sn(n-1)シンクロナイザ
Claims (1)
- 【請求項１】 ハイ・レベル期間が重ならない２相のク
ロック・パルスを１系統のシステム・クロックとし、互
いに非同期な２系統以上のシステム・クロックを入力
し、選択信号によりあるクロック・パルスとこのクロッ
ク・パルスとは異なる系統にあるクロック・パルスとを
切り換えて出力する多系統クロック・パルス切換制御装
置において、各々の系統について、当該系統にある一方
の相のクロック・パルスにより後述するアンド・ゲート
の出力をラッチする第１のラッチ及びこの第１のラッチ
の出力を当該系統の他方の相のクロック・パルスにより
ラッチする第２のラッチからなる２段ラッチと、前記第
２のラッチの出力を他系統における一方の相のクロック
・パルスの立ち上がりエッジで検出してこの検出信号を
この他系統にある他方の相のクロック・パルスに同期さ
せて出力するシンクロナイザを他系統の数だけ設けると
ともに、他系統に設置され当該系統にあるクロック・パ
ルスで動作する全てのシンクロナイザの出力と前記選択
信号との論理積を演算するアンド・ゲートを設け、前記
第２のラッチの出力とその系統内にあるクロック・パル
スとの論理積によりシステム・クロックを出力する多系
統クロック・パルス切換制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024845A JP2782965B2 (ja) | 1991-02-19 | 1991-02-19 | 多系統クロック・パルス切換制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024845A JP2782965B2 (ja) | 1991-02-19 | 1991-02-19 | 多系統クロック・パルス切換制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04330509A JPH04330509A (ja) | 1992-11-18 |
| JP2782965B2 true JP2782965B2 (ja) | 1998-08-06 |
Family
ID=12149556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3024845A Expired - Fee Related JP2782965B2 (ja) | 1991-02-19 | 1991-02-19 | 多系統クロック・パルス切換制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2782965B2 (ja) |
-
1991
- 1991-02-19 JP JP3024845A patent/JP2782965B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04330509A (ja) | 1992-11-18 |
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Legal Events
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|---|---|---|---|
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