CN101425325B - 用于控制终端阻抗的电路和方法 - Google Patents

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Abstract

一种终端阻抗控制电路，该终端阻抗控制电路能够在DDR3级的半导体存储器装置中控制动态ODT操作。终端阻抗控制电路包括计数器单元，被配置成计数外部时钟和内部时钟以分别输出第一代码和第二代码；以及动态控制器，被配置成通过响应于写入命令而比较所述第一代码与所述第二代码来启动动态终端操作，并且在所述动态终端操作被启动后经过根据突发长度确定的预定时间后禁止所述动态终端操作。

Description

用于控制终端阻抗的电路和方法
相关申请的交叉参考
本申请要求2007年11月2日提交的韩国申请No.10-2007-0111350的优先权，其全部内容通过引用而结合于此。
技术领域
本发明涉及终端阻抗控制电路及其控制方法，并且更特别地涉及用于支持用于双倍数据速率(DDR)3半导体存储器装置的动态内建终端(on-die termination，ODT)操作的ODT控制电路。
背景技术
随着逐渐需要增加半导体存储器装置的容量/速度，开发了DDRSDRAM(同步动态随机存取存储器)并且提出了各种新的概念以提高半导体存储器装置的数据传输速度。其中，终端电阻，即阻抗匹配是有助于装置间的信号传输的一个非常重要的因素。
如果没有恰当地实现相互发送信号的装置间的阻抗匹配，则传输信号可能被反射，由此导致信号传输中的误差。然而，当将固定电阻应用到装置的终端以匹配阻抗时，可能由于如集成电路的老化、温度变化和制造工艺的各种因素而不能恰当地实现阻抗匹配。为了解决这个问题，最近提议了一种通过调节相互并联连接的导通的晶体管的数量而控制终端电阻，从而使电阻值可以与外部参考电阻值相匹配的技术。
为此概念提供的一种设备是ODT控制电路。传统的ODT控制电路公开在名为“Circuit for controlling enable/disable operation oftermination apparatus”的韩国专利登记No.10-0625298中。
如果半导体存储器装置具有DDR3SDRAM的级别，则根据由JEDEC(电子设备工程联合委员会)建立的规范必须在半导体存储器装置中支持动态ODT操作。术语“动态ODT操作”指的是用于控制提供在芯片中的终端电阻器的操作，从而在输入写入命令时，终端电阻器具有适于数据输入的终端电阻值，而不需重建模式寄存器组等。
半导体存储器装置的接口的终端方案和电阻值可以根据数据输入和数据输出而改变。在数据输出的情况下，关于输入/输出垫(DQ垫)而执行上拉或下拉端接以输出“高”或“低”数据。在数据输入的情况下，输入/输出垫(DQ垫)以预定电阻值(与数据输出情况的电阻值不同)被上拉或下拉端接以接收数据。在以动态ODT操作支持的DDR3级的半导体存储器装置的情况下，ODT操作可根据数据输入，即即使仅写入命令被输入到半导体存储器装置，来稳定地执行。
传统的ODT控制电路仅控制ODT电路的启动或禁止操作。然而，由于对DDR3级的半导体存储器装置必须另外地支持动态ODT操作，因此ODT控制电路必须根据数据输入/输出而控制ODT电路的动态ODT操作的开始模式和结束模式。
发明内容
本发明的实施例涉及提供一种能够控制DDR3级的半导体存储器装置中的动态ODT操作的ODT控制电路及其控制方法。
根据本发明的一个方面，提供一种终端阻抗控制电路，该终端阻抗控制电路包括计数器单元，被配置成计数外部时钟和内部时钟以分别输出第一代码和第二代码；以及动态控制器，被配置成通过响应于写入命令而比较第一代码与第二代码以启动动态终端操作并且在动态终端操作被启动之后经过根据突发长度确定的预定时间之后禁止动态终端操作。
根据本发明的一个方面，提供一种内建终端控制电路，该电路包括计数器单元，被配置成计数外部时钟和内部时钟以分别输出第一代码和第二代码；存储单元，被配置成响应于写入命令而存储第一代码；动态启动单元，被配置成通过比较存储单元中存储的第一代码与第二代码而输出用于启动动态终端操作的信号；加法单元，被配置成通过将根据突发长度而确定的预定值加到所存储的第一代码而输出作为结果的值；以及动态禁止单元，被配置成通过比较作为结果的值与第二代码而输出用于禁止动态终端操作的信号。
根据本发明的一个方面，提供一种用于控制内建终端操作的方法，该方法包括：通过分别计数外部时钟和内部时钟而产生第一代码和第二代码；通过响应于写入命令而比较第一代码与第二代码来启动动态终端操作；以及在启动动态终端操作之后经过根据突发长度确定的预定时间之后禁止动态终端操作。
根据本发明，在数据输入/输出时，提供在芯片中的终端电路(终端设备)精确地进入/退出动态ODT操作模式。此外，通过考虑根据突发长度的预定值而调节用于动态ODT操作的时间，由此容易地调节动态ODT操作的裕度。本发明可应用于执行ODT操作的各种产品。
附图说明
图1是示出了根据本发明的实施例的ODT控制电路的框图；
图2是示出了图1中所描绘的动态控制器的操作的信号时序图；
图3是产生图2中所描绘的WT_STARTP的信号时序图；
图4是示出了图1中所描绘的常规控制器的操作的信号时序图；
图5是产生图4中所描绘的ODT_STARTP信号和ODT_ENDP信号的信号时序图；
图6是示出了图1的动态控制器的示意性的电路图。
具体实施方式
此后，将参考附图详细描述根据本发明的半导体存储器装置。
图1是示出了根据本发明的实施例的ODT控制电路的框图。
如图1所示，本发明的ODT控制电路包括计数器单元110和控制ODT电路的动态操作的动态控制器120。计数器单元110计数外部时钟EXTCLK以输出第一代码EXTCNT<2:0>，并计数内部时钟DLLCLK2以输出第二代码DLLCNT<2:0>。动态控制器120通过响应于写入命令信号WT_STARTP而比较第一代码EXTCNT<2:0>与第二代码DLLCNT<2:0>来启动动态终端操作，并在从动态终端操作的启动时间开始经过根据BL(burst length，突发长度)确定的预定时钟之后，禁止该动态终端操作。
ODT控制电路还包括用于控制常规操作而不是ODT电路的动态操作的常规控制器130。提供时钟分割器101和复制延迟线(replica delayline)102以向ODT控制电路提供内部时钟DLLCLK2和外部时钟EXTCLK。
时钟分割器101通过延迟锁定环(delay locked loop，DLL)而接收延迟锁定的内部时钟DLLCLK1，并输出在重置信号RST被释放时触发的内部时钟DLLCLK2。时钟分割器101防止内部时钟DLLCLK2触发，直至重置信号RST被释放。也就是说，延迟锁定的内部时钟DLLCLK1与内部时钟DLLCLK2不同之处在于内部时钟DLLCLK2在不被触发的情况下维持预定水平，直到重置信号被释放。
复制延迟线102是表示内部时钟DLLCLK2和外部时钟EXTCLK之间的时间差的块。复制延迟线102响应于内部时钟DLLCLK2而基于所述时间差输出外部时钟EXTCLK。
计数器单元110计数外部时钟EXTCLK以输出第一代码EXTCNT<2:0>，并计数内部时钟DLLCLK2以输出第二代码DLLCNT<2:0>。第一代码EXTCNT<2:0>具有初始值“0”，而第二代码DLLCNT<2:0>具有根据CAS(Column Address Strobe，列地址选通)写入等待时间(CAS Write Latency，CWL)确定的特定的初始值。CWL具有根据工作频率设置的标准值。因此，表述“初始值根据CWL而确定”指的是“初始值根据工作频率而确定”。
动态控制器120响应于写入命令信号WT_STARTP(基于写入命令而产生，稍后对其进行详细说明)在特定的时间点存储第一代码EXTCNT<2:0>。另外，动态控制器120将第一代码EXTCNT<2:0>(因为存储在动态控制器120中，该第一代码的值不变化)与第二代码DLLCNT<2:0>(因为被连续计数，该第二代码的值增加)相比较，并且在第一代码EXTCNT<2:0>的值等于第二代码DLLCNT<2:0>的值时启动动态终端操作。另外，动态控制器120将根据BL确定的预定值加到第一代码EXTCNT<2:0>，并且在第一代码的作为结果的值(因为该值是通过将预定值加到所存储的第一代码而得到的，因此该值不变化)等于第二代码DLLCNT<2:0>的值时禁止动态终端操作。动态控制器120在本发明中非常重要，稍后参照附图对其进行详细说明。
常规控制器130响应于基于从外部存储器控制器输入的外部命令而产生的命令信号ODT_STARTP和ODT_ENDP而控制常规终端操作。
图2是示出了图1中所描绘的动态控制器120的操作的信号时序图。
由于内部时钟DLLCLK2和外部时钟EXTCLK在重置信号RST被释放前不被触发，因此第一代码EXTCNT<2:0>的值和第二代码DLLCNT<2:0>的值在不被计数的情况下被固定到其初始值。参考图2，第一代码EXTCNT<2:0>具有初始值“0”，并且第二代码DLLCNT<2:0>具有初始值“5”。如上所述，第二代码的初始值根据CWL而确定。如果重置信号RST被释放，则第一代码EXTCNT<2:0>和第二代码DLLCNT<2:0>被计数。此时，由于外部时钟EXTCLK通过延迟内部时钟DLLCLK而产生，因此第一代码EXTCNT<2:0>在第二代码DLLCNT<2:0>之后开始计数。
在此状态下，如果从外部输入写入命令，则写入命令信号WT_STARTP响应于写入命令而被启动。此时，第一代码EXTCNT<2:0>的值被存储(在图2的情况下，1被存储)。另外，如果第二代码DLLCNT<2:0>的值变为等于所存储的第一代码EXTCNT<2:0>的值，则WT_DLL_STARTBP信号被启动为“低”。WT_DLL_STARTBP信号启动DYNAMIC_ODTEN信号，该DYNAMIC_ODTEN信号用于控制动态终端操作，从而开始动态终端操作。
此后，将进行关于动态终端操作的结束的描述。根据BL确定的预定值被加到响应于写入命令而存储的第一代码EXTCNT<2:0>的值“1”。如果BL为8，则响应于时钟的上升沿/下降沿输入8个数据，因此需要四个时钟来接收数据。根据本说明书，通过考虑时序裕度而提供六个时钟。此外，如果BL为4，则提供四个时钟，其中两个时钟用于接收数据，考虑到时序裕度而提供其余两个时钟。
因此，如果BL为8，则值“6”被加到所存储的第一代码EXTCNT<2:0>的值“1”(图2示出了BL＝8，因此第一代码EXTCNT<2:0>的值变为1+6＝7)。如果BL为4，则值“4”被加到所存储的第一代码EXTCNT<2:0>的值“1”(也就是说，所加的值为(BL/2)+2)。另外，比较第一代码EXTCNT<2:0>的作为结果的值“7”与第二代码DLLCNT<2:0>的值。如果第二代码DLLCNT<2:0>的值变为等于第一代码EXTCNT<2:0>的值“7”，则WT_DLL_ENDBP信号被启动为“低”，由此禁止DYNAMIC_ODTEN信号。也就是说，动态终端操作结束。
以此方式，根据本发明的动态控制器120从输入写入命令经过预定时间之后启动动态终端操作，并在确保预定裕度和数据输入时间后禁止动态终端操作。
图3是产生图2中所描绘的写入命令信号WT_STARTP的信号时序图。
基本上，写入命令信号WT_STARTP响应于写入命令而被启动。如图3所示，对应于写入命令的外部CAS命令被输入，且然后写入命令信号WT_STARTP在考虑AL(习惯性等待时间)而经过预定时间之后被启动。
具体地，如果输入对应于写入命令的外部CAS命令，则命令输入缓冲器通过将外部CAS命令与时钟CLK同步而接收外部CAS命令。然后，在输入的CAS命令通过内部电路而延迟后，写入命令信号WT_STARTP响应于被延迟的CAS命令而被启动。也就是说，写入命令信号WT_STARTP在输入到命令输入缓冲器中的外部CAS命令被延迟预定时间后被启动。作为参考，写入命令信号WT_STARTP的脉冲宽度可以根据裕度等而设置。
图4是示出了图1中所描绘的常规控制器130的操作的信号时序图。
由于内部时钟DLLCLK2和外部时钟EXTCLK在重置信号RST被释放前不被触发，因此第一代码EXTCNT<2:0>和第二代码DLLCNT<2:0>的值在不计数的情况下被固定到其初始值。参考图4，第一代码EXTCNT<2:0>具有初始值“0”，并且第二代码DLLCNT<2:0>具有初始值“5”。如上所述，第二代码的初始值根据CWL而确定。如果重置信号RST被释放，则第一代码EXTCNT<2:0>和第二代码DLLCNT<2:0>被计数。此时，由于外部时钟EXTCLK通过延迟内部时钟DLLCLK而产生，因此第一代码EXTCNT<2:0>在第二代码DLLCNT<2:0>后开始计数。
在此状态下，响应于来自外部存储器控制器的命令而产生的ODT_STARTP信号被启动。此时，第一代码EXTCNT<2:0>被存储(在图4的情况下，1被存储)。此外，如果第二代码DLLCNT<2:0>的值变得等于所存储的第一代码EXTCNT<2:0>的值，则ODT_DLL_STARTBP信号被启动为“低”。ODT_DLL_STARTBP信号启动用于控制常规终端操作的ODTEN信号，从而开始常规终端操作，所述常规终端操作指的是传统的终端操作，而不是动态终端操作。
结束常规终端操作的步骤类似于开始常规终端操作的步骤。也就是说，响应于来自外部存储器控制器的命令而产生的ODT_ENDP信号被启动。此时，第一代码EXTCNT<2:0>的值被存储(在图4的情况下，6被存储)。此外，如果第二代码DLLCNT<2:0>的值变得等于所存储的第一代码EXTCNT<2:0>的值，则ODT_DLL_ENDBP信号被启动为“低”。ODT_DLL_ENDBP信号禁止用于控制常规终端操作的ODTEN信号，从而使常规终端操作结束。
也就是说，常规终端操作的开始和结束基本上通过外部存储器控制器而控制。
图5是产生图4中所描绘的ODT_STARTP信号和ODT_ENDP信号的信号时序图。
通常，ODT_STARTP信号和ODT_ENDP信号通过外部命令ODT而产生，该外部命令ODT与ODT操作有关，从被称作芯片组的外部存储器控制器输入。外部命令ODT通过考虑设置保持条件等而从外部存储器控制器输入。外部命令ODT与内部时钟同步输入并且考虑到习惯性等待时间而延迟预定时间以产生ODT_COM信号。此外，当ODT_COM信号被启动和禁止时，作为脉冲信号的ODT_STARTP信号和ODT_ENDP信号分别被启动。
图6是示出了图1的动态控制器120的示意性的电路图，该动态控制器120如图2所示操作。
参考图6，动态控制器120包括存储单元610、动态启动单元620、加法单元630和动态禁止单元640。存储单元610响应于根据写入命令产生的写入命令信号WT_STARTP来存储第一代码EXTCNT<2:0>。动态启动单元620输出信号WT_DLL_STARTBP以通过将存储单元610中存储的第一代码EXTCNTLATCH<2:0>与第二代码DLLCNT<2:0>相比较而启动动态终端操作。加法单元630通过将根据BL而确定的预定值加到存储单元610中存储的第一代码EXTCNTLATCH<2:0>的值而输出作为结果的值EXTCHTLATCH_AD<2:0>。动态禁止单元640输出信号WT_DLL_ENDBP以通过将从加法单元630输出的作为结果的值EXTCHTLATCH_AD<2:0>与第二代码DLLCNT<2:0>相比较而禁止动态终端操作。
此外，动态控制器120可以进一步包括OFT(on-the-fly，动态)控制电路650，该OFT控制电路650将BL信息提供到加法单元630；以及SR锁存器660，该SR锁存器660通过组合动态启动单元620和动态禁止单元640的输出信号WT_DLL_STARTBP和WT_DLL_ENDBP(脉冲信号)，产生电平信号DYNAMIC_ODTEN以启动或禁止动态终端操作，该动态终端操作在电平信号为高时被启动并且在电平信号为低时被禁止。
存储单元610包括触发器(flip-flop)。该触发器与写入命令信号WT_STARTP同步地存储第一代码EXTCNT<2:0>，所述写入命令信号WT_STARTP在从写入命令经过预定时间后被启动。
动态启动单元620包括异或非门和与非门。异或非门将在存储单元610中存储的第一代码EXTCNTLATCH<2:0>与第二代码DLLCNT<2:0>相比较。与非门执行关于异或非门的输出值的逻辑运算。
加法单元630包括全加器，该全加器将“(BL/2)+2”的值加到存储单元610中存储的第一代码EXTCNTLATCH<2:0>。
动态禁止单元640包括异或非门和与非门。异或非门将加法单元630的输出值EXTCNTLATCH_ADD<2:0>与第二代码DLLCNT<2:0>相比较。与非门执行关于异或非门的输出值的逻辑操作。
提供OTF控制电路650以支持OTF操作模式。在DDR3存储器装置中，BL可由MRS设为BL＝4，BL＝8，以及OTF。如果BL被设为OTF，则BL不被预设为4或8，而是在输入读取命令或写入命令时根据地址数12的值(1或0)而确定为4或8。也就是说，OTF是一种用于设置BL的方案。因为当采用动态终端模式时使用OTF控制电路650，因此写入命令信号WT_STARTP以如下方式被输入到OTF控制电路650，使得写入命令信号WT_STARTP可被用作触发信号。
不考虑由MRS直接设置或根据OTF模式确定的BL的值，OTF控制电路用以向加法单元提供BL信息。
SR锁存器660输出动态终端电平信号DYNAMIC_ODTEN，该动态终端电平信号DYNAMIC_ODTEN根据动态启动单元620的输出信号WT_DLL_STARTBP而设置，并根据动态禁止单元640的输出信号WT_DLL_ENDBP而重置。
动态控制器120具有如图6所示的结构并且图2详细地示出了该动态控制器120的操作，因此以下将不再进一步描述动态控制器120的操作。
常规控制器130根据由外部控制器产生的信号ODT_STARTP和ODT_ENDP而启动/禁止常规终端操作。常规控制器130的启动/禁止方案类似于用于动态终端操作的动态控制器120的启动方案。因此，常规控制器130可以包括配置类似于存储单元610和动态启动单元620的配置的两对电路。本发明着重于动态控制器120而不是常规控制器130，并且本领域技术人员可以容易地实现常规控制器130，因此常规控制器130的描述将被省略。
此后，将参考图1-6描述根据本发明的控制ODT操作的方法。
根据本发明的控制ODT操作的方法包括以下步骤：通过计数外部时钟EXTCLK而产生第一代码EXTCNT<2:0>，并且通过计数内部时钟DLLCLK2而产生第二代码DLLCNT<2:0>；响应于写入命令，也就是响应于由写入命令产生的写入命令信号WT_STARTP而通过将第一代码EXTCNT<2:0>与第二代码DLLCNT<2:0>相比较来启动动态终端操作；以及在启动动态终端操作之后经过根据突发长度确定的预定时间之后，禁止该动态终端操作。
具体地，启动动态终端操作的步骤包括以下步骤：响应于写入命令信号WT_STARTP而存储第一代码EXTCNT<2:0>；以及将第二代码DLLCNT<2:0>与所存储的第一代码EXTCNTLATCH<2:0>相比较。
此外，禁止动态终端操作的步骤包括以下步骤：将根据突发长度确定的预定值((BL/2)+2)加到所存储的第一代码EXTCNTLATCH<2:0>；以及将第二代码DLLCNT<2:0>与第一代码的作为结果的值EXTCNTLATCH_ADD<2:0>相比较。
以此方式，根据本发明的ODT控制电路可以准确地控制新加到DDR3级半导体存储器装置的动态终端操作的开始和结束。此外，本发明适用于执行动态终端操作的各种产品。
虽然已为示例的目的而公开了本发明的优选实施例，但是本领域技术人员将意识到在不背离由所附权利要求定义的本发明的范围和精神的情况下可以进行各种修改、添加和替换。

Claims (11)

1.一种内建终端控制电路，包括：
存储单元，被配置成响应于写入命令而存储第一代码；
动态启动单元，被配置成通过比较在所述存储单元中存储的第一代码与第二代码而输出用于启动动态终端操作的信号；
加法单元，被配置成通过将预定值加到所存储的所述第一代码而输出作为结果的值；以及
动态禁止单元，被配置成通过将所述作为结果的值与所述第二代码相比较而输出用于禁止所述动态终端操作的信号，
其中所述第二代码通过计数延迟锁定环的输出时钟而产生，以及所述第一代码通过计数经复制延迟线延迟的内部时钟而产生。
2.根据权利要求1所述的内建终端控制电路，其中所述第一代码和第二代码响应于重置信号的释放而被计数。
3.根据权利要求1所述的内建终端控制电路，其中所述第二代码的初始值根据列地址选通写入等待时间而确定。
4.根据权利要求1所述的内建终端控制电路，其中所述存储单元包括触发器，所述触发器存储所述第一代码，同时与在输入所述写入命令后启动的信号同步。
5.根据权利要求1所述的内建终端控制电路，其中所述动态启动单元包括：
异或非门，用于将所存储的第一代码与所述第二代码相比较；以及
与非门，用于对异或非门的输出值执行逻辑操作。
6.根据权利要求1所述的内建终端控制电路，其中所述加法单元包括全加器，该全加器将((突发长度/2)+2)的值加到所存储的第一代码。
7.根据权利要求1所述的内建终端控制电路，其中所述动态禁止单元包括：
异或非门，用于比较所述作为结果的值与所述第二代码；以及
与非门，用于对所述异或非门的输出值执行逻辑运算。
8.根据权利要求1所述的内建终端控制电路，还包括SR锁存器，该SR锁存器被配置成根据所述动态启动单元的输出信号而设置，且根据所述动态禁止单元的输出信号而重置。
9.根据权利要求1所述的内建终端控制电路，还包括常规控制器，该常规控制器被配置成控制响应于从外部存储器控制器输入的命令而执行的常规终端操作。
10.根据权利要求1所述的内建终端控制电路，其中所述预定值根据突发长度而确定。
11.一种用于控制内建终端操作的方法，该方法包括：
通过分别计数外部时钟和内部时钟而产生第一代码和第二代码；
响应于写入命令，通过比较所述第一代码与所述第二代码来启动动态终端操作；以及
在所述动态终端操作被启动后经过预定时间后禁止所述动态终端操作，
其中启动所述动态终端操作包括：响应于所述写入命令而存储所述第一代码；以及将所述第二代码与所存储的第一代码相比较，
其中所述预定时间根据突发长度而确定，
其中禁止所述动态终端操作包括：将根据所述突发长度确定的预定值加到所存储的第一代码；以及比较所述第二代码与被加的第一代码。
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