CN1166062C - 具有对称上升和下降时钟沿类型时延量的延时锁相环 - Google Patents

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Abstract

提供了在其中通过接收机接收输入脉冲序列的电路和方法。该电路包括延时锁相环。延时锁相环包括脉冲发生器，用于产生响应于接收输入脉冲序列的前沿的第一脉冲和响应于接收输入脉冲序列的后沿的第二脉冲。第一脉冲和第二脉冲组合成复合输入信号。延时锁相环也包括可变延时线，用于产生在由延时线提供的选定的延时以后的复合输出脉冲序列。延时锁相环用来选择可变延时线的延时量，以便产生与输入脉冲序列具有预定相位关系的复合输出脉冲序列。

Description

具有对称上升和下降时钟沿类型时延量的 延时锁相环
技术领域
本发明总的涉及延时锁相环。
背景技术
正如技术上所熟知的，延时锁相环被广泛地使用于各种各样的应用中，用来产生一个与接收信号(例如输入脉冲序列)同相的输出信号。图1上显示了一个这样的应用，其中由集成电路芯片构成的接收机12(即，缓冲器)接收例如为系统时钟SYS_CLK的输入脉冲序列。接收机12赋予接收的脉冲以有限的时延量Δ。为了产生在相位上与输入时钟脉冲对准的输出脉冲序列(即，为了保持在输出脉冲序列与输入时钟脉冲之间的预定的相位关系)，有时提供了延时锁相环(DLL)14。延时锁相环(DLL)14包括相位比较器16、可变延时线18(典型地是数字控制延时线)、以及固定延时器20。固定延时器20具有与接收机12相同的时延量Δ。接收机12的输出(即，DLL14的输入)被馈送到相位比较器16的一个输入端22，以及DLL14的输出被馈送到相位比较器16的另一个输入端24。在稳态时，相位比较器16的输出将迫使数字控制延时线18的时延量为时延nT-Δ，其中T是馈送到接收机12的时钟脉冲的周期以及n是整数。也就是，可变延时线18的输出被反馈到相位比较器16的输入端24。相位比较器的输出是相位误差信号，相位误差信号驱动延时线18的时延，以使得误差被驱动为零。这样，在稳态时(即，当相位误差被驱动为零时)，通过接收机12和延时线18的总的时延是Δ+(nT-Δ)＝nT。也就是，在数字控制延时线18的输出端处产生的脉冲序列(即，DLL的输出)，在稳态时，是与由接收机12接收的SYS_CLK时钟序列同相或时间对准的(即时间上一致)。正如所熟知的，每个脉冲具有一个前沿，后面有一个后沿。这些脉冲沿具有不同的沿的类型，即，前沿可以是上升沿类型，在这种情况下，后沿是下降沿类型；或者，另一种情况下，前沿可以是下降沿类型，在这种情况下，后沿是上升沿类型。
正如技术上熟知的，某些数字器件响应于时钟脉冲的前沿和后沿而运行。例如，双数据率同步动态随机存取存储器(DDR-SDRAM)对于被馈送到这样的DDR-SDRAM的时钟脉冲要求其前沿和后沿的时序指标。更具体地，当系统时钟脉冲被馈送到DDR-SDRAM芯片时，脉冲被芯片上的接收机接收。接收机给予时钟脉冲以时延。为了补偿这个时延量，有时使用DLL。如上所述，DLL可包括数字控制延时线。一个这样的延时线包括n-沟道场效应晶体管(NFET)和p-沟道场效应晶体管(PFET)。由于采取各种不同的处理方案，PFET相对于NFET的可产生出的电流的大小而发生变化，由此造成上升和下降沿类型在PFET/NFET延时线中的传播之间的斜歪(即，时钟脉冲上升延时不同于时钟脉冲的下降延时)。这在DLL系统中引入了“抖动”，以及对最高运行的真实数据率(例如，200MHz)产生有害影响。对于100MHz时钟的5纳秒(ns)的典型的延时线长度，这样的处理变动效应可对上升和下降延时有大约0.5ns的调节。
发明内容
按照本发明，提供了一种具有用于接收输入脉冲序列的接收机和被耦合到该接收机输出端的延时锁相环的电路。延时锁相环包括响应于在接收机输出端处产生的接收的输入脉冲序列的脉冲产生器，用于产生响应于接收的输入脉冲序列的前沿的第一脉冲、和响应于接收的输入脉冲序列的后沿的第二脉冲。第一脉冲的前沿具有与第二脉冲的前沿相同的沿的类型(即，第一脉冲的前沿和第二脉冲的前沿或者都是上升沿类型、或者都是下降沿类型)。第一脉冲和第二脉冲被组合成一个包括第一脉冲和第二脉冲的复合输入信号，其中第一脉冲的前沿保持相同的脉冲沿的类型。延时锁相环也包括可变延时线，它被被馈送以复合输入信号，用于在由该延时线提供的选定的延时以后产生包括第一脉冲序列和第二脉冲序列的复合的输出脉冲序列。延时锁相环响应于复合的输出脉冲序列中的第一脉冲序列和第二脉冲序列之一，用于选择可变延时线的延时，以便产生与输入脉冲序列具有预定的相位关系的复合输出脉冲序列。
通过这样的设备，每个接收的输入脉冲的前沿和后沿用具有相同的前沿类型的脉冲来代表(即，第一脉冲的前沿和第二脉冲的前沿都是相同的脉冲沿的类型；即，或者都是上升沿类型、或者都是下降沿类型)。所以，通过使用响应于第一输出脉冲(即，与输入脉冲序列的前沿有关的脉冲)或第二输出脉冲(即，与输入脉冲序列的后沿有关的脉冲)之一而运行的延时锁相环，确保了输入脉冲序列的前沿和后沿的正确的相位对准关系。用另一种方式来说，由于这样的脉冲沿的类型是根据接收的脉冲序列的前沿和后沿而产生的，延时锁相环以相同的沿的类型运行。这样，因为延时线的延时特性对于输入脉冲序列的前沿和后沿是相同的，所以输出脉冲序列在时间上是与输入脉冲序列正确地对准的。
按照本发明的另一个实施例，延时锁相环包括一个相位比较器，用于根据输出脉冲序列中的脉冲与输入脉冲序列中的脉冲之间的时间差值来产生对于可变延时线的控制信号。
按照本发明的另一个实施例，延时锁相环包括一个逻辑网络，用于只允许第一和第二脉冲中的一个能从接收机传送到延时线，直到相位比较器提供一个关于输出脉冲序列具有与输入脉冲序列的上升和下降沿类型在时间上对准的上升沿类型的指示为止。
按照本发明的另一个实施例，相位比较器包括由输出脉冲序列中的脉冲对其进行馈送的第一输入端和由接收的输入脉冲序列中的脉冲馈送的第二输入端。延时锁相环包括：由输出脉冲序列和选通信号对其进行馈送的选通门；和响应于第一和第二脉冲之一的选通脉冲产生器，用于在第一脉冲期间产生选通信号以使输出脉冲序列能够通过该选通门传送到相位比较器，以及在第二脉冲期间禁止输出脉冲序列通过选通门传送到相位比较器。
按照本发明的另一个实施例，提供了一种用于产生与输入脉冲序列在时间上具有预定的时间关系的输出脉冲序列的方法。该方法包括使输入脉冲序列传送通过接收机和产生一个具有与输入脉冲序列的前沿和后沿在时间上对准的前沿和后沿的相应的输出脉冲序列。
按照本发明的一个实施例，该产生步骤包括：响应于每个接收的输入脉冲序列的前沿而产生第一脉冲和响应于每个接收的输入时钟脉冲序列的后沿而产生第二脉冲；以及将第一和第二脉冲馈送通过延时锁相环的延时线，以便在延时线的输出端产生输出脉冲序列。
按照本发明的一个实施例，该产生步骤包括根据输出脉冲序列中的脉冲与接收的输入脉冲序列中的脉冲之间的时间差值来产生对于可变延时线的控制信号。
按照本发明的一个实施例，该产生步骤包括只使得第一和第二脉冲中的一个脉冲能从接收机传送到延时线，直到提供一个关于输出脉冲序列具有与输入脉冲序列的上升和下降沿在时间上对准的上升和下降沿的指示为止。
本发明的技术方案包括：
<一>一种电路，包括：接收机、包含相位比较器和可变延时线的延时锁相环，该接收机用于接收输入脉冲序列；该延时锁相环被耦合到接收机的输出端，其特征在于，该延时锁相环包括：
响应于在接收机输出端处产生的接收的输入脉冲序列的脉冲发生器，用于产生响应于接收的输入脉冲序列的前沿的第一脉冲、和响应于接收的输入脉冲序列的后沿的第二脉冲，第一脉冲的前沿具有与第二脉冲的前沿相同的沿的类型；
逻辑网络，用于把第一脉冲和第二脉冲组合成一个包括第一脉冲和第二脉冲的复合的输出信号，其第一脉冲的前沿保持相同的沿的类型；
其中该可变延时线被馈送以复合输入信号，用于在由延时线产生的选定的延时以后产生包括第一脉冲序列和第二脉冲序列的复合的输出脉冲序列；
其中延时锁相环响应于复合的输出脉冲序列中的第一脉冲序列和第二脉冲序列之一，以用于选择可变延时线的延时，以便产生与输入脉冲序列具有预定的相位关系的这种复合输出脉冲序列；以及
所述相位比较器用于根据输出脉冲序列中的脉冲与接收的输入脉冲序列中的脉冲之间的时间差产生对于可变延时线的控制信号。
<二>一种电路，包括：接收机、可变延时线、相位比较器，其特征在于：
脉冲发生电路，它被耦合到接收机的输出端，用于产生响应于输入脉冲序列中的每个脉冲的前沿的第一脉冲和产生响应于输入脉冲序列中的每个脉冲的后沿的第二脉冲，其中第一脉冲和第二脉冲的前沿具有相同的脉冲沿的类型，这样的脉冲发生电路产生具有在输入脉冲序列中的脉冲的前沿之后的第二延时Δ2的第一脉冲和第二脉冲；
逻辑网络，用于把第一脉冲和第二脉冲组合成一个包括第一脉冲和第二脉冲的复合的输出脉冲序列，其中第一脉冲的前沿保持相同的沿的类型，这样的逻辑网络向第一和第二脉冲提供第三延时Δ3；
延时网络，它被馈送以输出脉冲序列，这样的延时网络提供与Δ1+Δ2有关的第四延时Δ4；
该接收机用于接收输入脉冲序列，这样的脉冲序列具有周期T，这样的接收机把第一延时Δ1提供给输入脉冲序列中的脉冲；
该可变延时线响应于第一和第二脉冲，用于产生相应的第一和第二输出脉冲，这样的第一和第二输出脉冲中的每个脉冲是在按照被馈送到可变延时线的控制信号而选择的延时ΔL以后响应于第一和第二脉冲中的相应的一个而产生的；
该相位比较器具有被馈送以第一和第二脉冲之一的第一输入端和被耦合到延时网络的输出端的第二输入端，用于产生控制信号，这样的控制信号选择延时ΔL等于nT-(Δ1+Δ2+Δ3)，其中n是整数，以便产生其前沿在时间上与输入脉冲序列中的脉冲的前沿相一致的输出脉冲。
<三>用于产生与输入脉冲序列具有预定的相位关系的输出脉冲序列的方法，包括：
把输入脉冲序列传送通过接收机；
产生响应于接收的输入脉冲序列中的每个脉冲的前沿的第一脉冲和产生响应于接收的输入脉冲序列中的每个脉冲的后沿的第二脉冲，第一脉冲和第二脉冲中的每个脉冲具有相同脉冲沿类型的前沿；
通过延时线馈送第一和第二脉冲，以产生输出脉冲序列。
附图说明
当结合附图来参照以下的详细说明。将很容易明白本发明的其它特性以及发明本身，其中：
图1是具有按照现有技术的延时锁相环的电路的方框图；
图2是具有按照本发明的延时锁相环的电路的方框图；
图3A-3I是图2的电路中产生的信号的时序图。
具体实施方式
现在参阅图2，图上显示了用于接收输入脉冲序列(这里是系统时钟脉冲SYS_CLK(图3A))的电路30。每个脉冲具有前沿31，这里是上升沿类型，以及后沿33，这里是下降沿类型，如图3A所示。该电路包括延时锁相环(DLL)32。DLL32是响应于接收的输入脉冲序列的前沿和后沿，从而产生相应的输出脉冲序列DLL_OUT(图3F)，它的前沿和后沿具有与输入脉冲序列SYS_CLK的前沿和后沿的预定的相位对准，在这里是时间上一致。
更具体地，电路30包括接收机33，典型地是缓冲放大器，用于接收输入脉冲序列SYS_CLK。输入脉冲序列SYS_CLK具有周期T，如图3A所示。接收机33提供对于输入脉冲序列SYS_CLK中的脉冲的第一延时Δ1，如图3B所示。
DLL32包括被耦合到接收机33的输出端的脉冲产生电路36，在这里是一对单稳态多谐振荡器。单稳态多谐振荡器36响应于输入脉冲序列中的每个脉冲的前沿而产生在线C0上的、具有小于T/2的持续时间的第一脉冲(图3C)，以及响应于输入脉冲序列中的每个脉冲的后沿而产生在线C1上的第二脉冲(图3D)。每个第一脉冲和每个第二脉冲具有相同的前沿类型；这里，在本例中，每个第一脉冲和每个第二脉冲具有上升沿类型。在图3C和3D上，分别显示了在线C0和C1上的第一和第二脉冲。脉冲产生电路36产生的第一脉冲具有在接收机33的输出端处产生的脉冲的前沿之后的第二延时Δ2，以及它所产生的第二脉冲具有在接收机33的输出端处产生的脉冲的前沿之后的第二延时Δ2。
在DLL32中也提供了逻辑网络50(由在单稳态脉冲发生器36的输出端处产生的脉冲向该逻辑网络50进行馈送)，以及可变延时线34，这里是数字控制可变延时线(由在逻辑网络50的输出端处产生的信号DLL_IN向该可变延时线34进行馈送)。逻辑网络50包括一对分别由在线C0和C1上的脉冲对其进行馈送的与门51，53，如图所示。与门51被馈送以逻辑1信号。与门53被馈送以LOCK(锁定)信号(图3H)。与门51，53的输出被馈送到或门55的输入端，如图所示的那样。逻辑网络50只允许第一和第二脉冲中的一个(这里只是在线C0上的第一脉冲)在启动模式期间能从脉冲发生器36传送到延时线34(即，直到相位比较器在线LOCK(锁定)上提供一个关于输出脉冲序列DLL_OUT具有与被馈送到接收机33的输入脉冲序列SYS_CLK的前沿和后沿在时间上一致的前沿和后沿的指示为止)。在启动模式后正常运行模式期间，在产生LOCK(锁定)信号时，逻辑网络50产生一个包括在线C0上的第一脉冲和在线C1上的第二脉冲的复合输出信号，即如图3E所示的信号DLL_IN。应当指出，逻辑网络50分别给予通过线C0和C1馈送到其上的第一和第二脉冲以一个时延量Δ3。用另一种方式来说，为了防止电路会误锁定到在线C1上的脉冲而不是线C0上的脉冲，选通门48被用来“阻止”选通(即，禁止)在线C1上的脉冲，直到DLL32被锁定为止；即，当“LOCK”信号成为逻辑1时，如图3H所示。
如上所述，DLL32包括可变延时线34，这里是数字控制可变延时线。可变延时线34响应于第一和第二脉冲，从而在输出端36上产生相应的第一和第二输出脉冲。在线36上的这样的第一输出脉冲中的每个脉冲是具有根据在接收机33的输出端处所产生的每个脉冲的上升沿而产生的上升前沿的脉冲，它是根据相应的一个第一脉冲在按照被馈送到可变延时线36的、在线38上的控制信号而选定的延时ΔL以后被产生的，其产生方式将在下面进行描述。在线38上的信号是相位误差。同样地，在线36上的这样的第二输出脉冲中的每个脉冲是具有根据在接收机33的输出端处所产生的每个脉冲的后沿而产生的上升前沿的脉冲，它是根据相应的一个第二脉冲在按照被馈送到可变延时线36的、在线38上的控制信号而选定的延时ΔL以后被产生的，其产生方式将在下面进行描述。也就是说，因为在线C0上的第一脉冲和在线C1上的第二脉冲的前沿都具有相同的脉冲沿的类型，这里是上升沿类型，所以，延时线将产生对于第一和第二脉冲的相同的延时。可变延时线34的输出在线36上产生输出脉冲序列DLL_OUT，正如所表示的那样。
DLL34包括被馈送以线36上的输出脉冲序列DLL_OUT的延时网络40。延时网络40给出时延量Δ4，在这里等于Δ1+Δ2(图3G)。在DLL32中也设有相位比较器42，该相位比较器42用于根据输出脉冲序列中的脉冲与接收的输入脉冲序列中的脉冲之间的时间差产生对于可变延时线的控制信号。它具有被馈送以第一和第二脉冲之一(这里是线C0上的第一脉冲)的第一输入端44和通过与门48被耦合到延时网络40输出端的第二输入端46，用于产生在线38上的控制信号。在启动模式的稳态阶段，即，当线38上误差信号被驱动为零时，在线38上的控制信号选择延时Δ3等于nT，其中n是整数，以便于可变延时线34产生在线36上的输出脉冲DLL_OUT，它具有分别与被馈送到接收机33的输入脉冲序列SYS_CLK中的脉冲的前沿和后沿在时间上一致的前沿和后沿。在这时，产生了LOCK信号，以及DLL32保持这个时间一致的关系。
如上所述，逻辑网络50只允许第一和第二脉冲中的一个脉冲(这里是在线C0上的第一脉冲)能从接收机33传送到延时线，直到相位比较器42在线LOCK上提供一个关于被馈送到此的延时Δ1+Δ2的输出脉冲序列DLL_OUT具有与被馈送到接收机33的输入脉冲序列SYS_CLK的前沿和后沿在时间上一致的前沿和后沿的指示为止。DLL选通门48被馈送以在线36上的输出脉冲序列的延时的副本和由选通脉冲发生器52产生的延时的选通信号。这里，选通脉冲发生器52是一个锁存器，它具有一个被耦合到线C1的反相置位输入端S和一个被耦合到线C0的反相复位输入端R。选通脉冲发生器52的输出Q通过固定延时线57(这里，把一个延时Δ4施加到Q上，以提供延时的脉冲QD)被馈送到与门48的输入端。选通脉冲发生器52响应于第一和第二脉冲之一，从而在线Q上产生选通信号。在线Q上的信号被延时线57延时，以产生延时的选通信号QD，如图3I所示，它在第一脉冲期间被用来使得输出脉冲序列能通过这样的与门48传送到相位比较器42，以及在第二脉冲期间禁止输出脉冲序列通过与门48传送到相位比较器42。这也就是，为了确保只有线C0上的脉冲与SYS_CLK进行相位比较，将一个SET_RESET(置位-复位)锁存器(即，选通发生器52)用来选通来自延时线34的反馈。选通发生器52用线C0上的脉冲的下降沿来复位，以及用线C1上的脉冲的下降沿来置位。
其它的实施例都在附属权利要求的精神和范围内。例如，虽然单稳态脉冲发生器36产生具有上升前沿的脉冲，但这样的发生器36可产生具有下降前沿的脉冲。而且，虽然已经使用了前沿时间一致性准则，但也可以使用后沿时间一致性，而且这是等价的，只要第一脉冲和第二脉冲具有相同类型的沿(即，都是上升沿或下降沿)。也就是说，响应于接收机输出的后沿而产生的第一脉冲与响应于接收机输出的前沿而产生的第二脉冲是与图2的电路等价的，只要第一脉冲和第二脉冲具有相同类型的脉冲沿(即，都是上升沿或下降沿)。再者，虽然使用了时间上一致性(即，在SYS_CLK的前沿与输出脉冲DLL_OUT的前沿之间是零相位差)，但也可以使用固定的非零的相位差。

Claims (9)

1.一种电路，包括：接收机、包含相位比较器和可变延时线的延时锁相环，该接收机用于接收输入脉冲序列；该延时锁相环被耦合到接收机的输出端，其特征在于，该延时锁相环包括：
响应于在接收机输出端处产生的接收的输入脉冲序列的脉冲发生器，用于产生响应于接收的输入脉冲序列的前沿的第一脉冲、和响应于接收的输入脉冲序列的后沿的第二脉冲，第一脉冲的前沿具有与第二脉冲的前沿相同的沿的类型；
逻辑网络，用于把第一脉冲和第二脉冲组合成一个包括第一脉冲和第二脉冲的复合的输入信号，其第一脉冲的前沿保持相同的沿的类型；
其中该可变延时线被馈送以复合输入信号，用于在由延时线产生的选定的延时以后产生包括第一脉冲序列和第二脉冲序列的复合的输出脉冲序列；
其中延时锁相环响应于复合的输出脉冲序列中的第一脉冲序列和第二脉冲序列之一，以用于选择可变延时线的延时，从而产生与输入脉冲序列具有预定的相位关系的这种复合输出脉冲序列；以及
所述相位比较器用于根据输出脉冲序列中的脉冲与接收的输入脉冲序列中的脉冲之间的时间差产生对于可变延时线的控制信号。
2.权利要求1中所述的电路，其特征在于，其中延时锁相环包括逻辑网络，用于只允许第一和第二脉冲中的一个脉冲能从接收机传送到延时线，直到相位比较器提供一个关于输出脉冲序列具有与输入脉冲序列的上升沿和下降沿类型在时间上一致的上升沿类型的指示为止。
3.权利要求2中所述的电路，其特征在于，其中相位比较器包括被馈送以输出脉冲序列中的脉冲的第一输入端，和被馈送以接收的输入脉冲序列中的脉冲的第二输入端，以及
其中延时锁相环包括：
选通门，它被馈送以输出脉冲序列和选通信号；以及
选通脉冲发生器，它响应于第一和第二脉冲之一，用于在第一脉冲期间产生选通信号，使得输出脉冲序列能通过这样的选通门传送到相位比较器，以及在第二脉冲期间禁止输出脉冲序列通过选通门传送到相位比较器。
4.权利要求1中所述的电路，其特征在于，其中相位比较器包括被馈送以输出脉冲序列中的脉冲的第一输入端，和被馈送以接收的输入脉冲序列中的脉冲的第二输入端，以及
其中延时锁相环包括：
选通门，它被馈送以输出脉冲序列和选通信号；以及
选通脉冲发生器，它响应于第一和第二脉冲之一，用于在第一脉冲期间产生选通信号，使得输出脉冲序列能通过这样的选通门传送到相位比较器，以及在第二脉冲期间禁止输出脉冲序列通过选通门传送到相位比较器。
5.一种电路，包括：接收机、可变延时线、相位比较器，其特征在于：
脉冲发生电路，它被耦合到接收机的输出端，用于产生响应于输入脉冲序列中的每个脉冲的前沿的第一脉冲和产生响应于输入脉冲序列中的每个脉冲的后沿的第二脉冲，其中第一脉冲和第二脉冲的前沿具有相同的脉冲沿的类型，这样的脉冲发生电路产生具有在输入脉冲序列中的脉冲的前沿之后的第二延时Δ2的第一脉冲和第二脉冲；
逻辑网络，用于把第一脉冲和第二脉冲组合成一个包括第一脉冲和第二脉冲的复合的输入脉冲信号，其中第一脉冲的前沿保持相同的沿的类型，这样的逻辑网络向第一和第二脉冲提供第三延时Δ3；
延时网络，它被馈送以输出脉冲序列，这样的延时网络提供与Δ1+Δ2有关的第四延时Δ4；
该接收机用于接收输入脉冲序列，这样的脉冲序列具有周期T，这样的接收机把第一延时Δ1提供给输入脉冲序列中的脉冲；
该可变延时线响应于第一和第二脉冲，用于产生相应的第一和第二输出脉冲，这样的第一和第二输出脉冲中的每个脉冲是在按照被馈送到可变延时线的控制信号而选择的延时ΔL以后响应于第一和第二脉冲中的相应的一个而产生的；
该相位比较器具有被馈送以第一和第二脉冲之一的第一输入端和被耦合到延时网络的输出端的第二输入端，该相位比较器用于产生控制信号，这样的控制信号选择延时ΔL等于nT-(Δ1+Δ2+Δ3)，其中n是整数，以便产生其前沿在时间上与输入脉冲序列中的脉冲的前沿相一致的输出脉冲。
6.权利要求5中所述的电路，其特征在于，其中相位比较器包括被馈送以输出脉冲序列中的脉冲的第一输入端，和被馈送以接收的输入脉冲序列中的脉冲的第二输入端，以及包括：
选通门，它被馈送以输出脉冲序列和选通信号；以及
选通脉冲发生器，它响应于第一和第二脉冲之一，用于在第一脉冲期间产生选通信号，使得输出脉冲序列能通过这样的选通门传送到相位比较器，以及在第二脉冲期间禁止输出脉冲序列通过选通门传送到相位比较器。
7.用于产生与输入脉冲序列具有预定的相位关系的输出脉冲序列的方法，包括：
把输入脉冲序列传送通过接收机；
产生响应于接收的输入脉冲序列中的每个脉冲的前沿的第一脉冲和产生响应于接收的输入脉冲序列中的每个脉冲的后沿的第二脉冲，第一脉冲和第二脉冲中的每个脉冲具有相同脉冲沿类型的前沿；
通过延时线馈送第一和第二脉冲，以产生输出脉冲序列。
8.权利要求7中所述的方法，其特征在于，其中该产生步骤包括根据输出脉冲序列中的脉冲与接收的输入脉冲序列中的脉冲之间的时间差产生对于可变延时线的控制信号。
9.权利要求8中所述的方法，其特征在于，其中该产生步骤包括只使得第一和第二脉冲中之一能从接收机传送到延时线，直到提供一个关于输出脉冲序列具有与输入脉冲序列的前沿在时间上一致的前沿的指示为止。
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