JPS6274129A - キヤリ−・ルツク・アヘツド加算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明はキャリー・ルック・アヘッド加算器に関し、
さらに詳細にいえば、与えられた演算データを複数ピッ
１−のグループに区分して、各区分毎に加算をおこなわ
せるとともに、各区分毎の加算により得られるグループ
・キャリー信号をキャリー・ルック・アヘッド回路によ
り対応する加算回路に供給するキャリー・ルック・アヘ
ッド加算器に関する。

〈従来の技術〉 従来から加算器として、直列キャリ一方式の加算器と比
較して処理速度を高めることができるという利点に着目
して、キャリー・ルック・アヘッド加算器が提供されて
いる。

このキャリー・ルック・アヘッド加算器の構成は、第４
図に示すように、複数ビットのグループ毎の加算を行な
う加算回路（２１）と、キャリー・ルック・アヘッド回
路（２２）とがら構成されている。

上記加算回路（２１）は、ハーフ・アダー（２３）（２
４）、各ビット毎のキャリー・ルック・アヘッド生成部
（２５）、およびアンド・オア回路（２６）を有してい
る。

そして、上記アンド・オア回路（２６）は、グループ・
キャリー・ジェネレート信号（以下ＧＧ倍信号略称する
）ど、グループ・キｔ７リー・トランスレート信号（以
下Ｇ］−信号と略称する）とをキャリー・ルック・アヘ
ッド回路（２２）に供給するものであり、キャリー・ル
ック・アヘッド回路（２２）からのグループ・キャリー
人力信号（以下ＧＣＩ口信号と略称する）は、ハーフ・
アダー（２４）、およびキャリー・ルック・アヘッド生
成部（２５）に供給されている。

上記ＧＧ信号は、２つの入力データＡ、Ｂによって、上
位グループに対するＧＣＩｎ信号を生成せしめることが
明らかであることを指示する信号であり、上記Ｇ］−信
号は、２つの人力データＡ。

Ｂによって、もし当該グループに対して下位グループか
らＧＣＩｎ信号が供給されたと仮定した場合に、上位グ
ループに対４るＧＣＩｎ信号を生成せしめる必要がある
ことを指示づ−る信号ぐある。

また、上記キャリー・ルック・アヘッド加算器を改良し
たものとして、特開昭５８−２２５４３７号公報に示す
３にうに、」−記従来例におけるハーフ・アダー　（２
／Ｉ）、およびキ１７リー・ルック・アヘッド生成部（
２５）を２重化して、ＧＣＩｎ信号が０の場合と１の場
合とに対応する加算結果を得、Ｇ　ＣＩ　ｎ信号により
動作して、対応する加τ）結果を出力４る選択回路（２
７）を具備させている（第５図参照）。

〈発明が解決しｊ、うどする問題点〉 上記前者の構成のキャリー・ルック・アヘッド加算器で
あれば、第６図に示すように、ハーフ・アダー（２３）
とアンド・１７回路（２６）を粁−ＵＧＧ信号どＧ１−
信号とが生成され、キャリー・ルック・アヘッド回路（
２２）に通知される。そして、キャリー・ルック・アヘ
ッド回路（２２）においては、各グループからのＧＧ信
月とＧ丁信号とを受取って、それぞれのグループに対し
ｒＧｃｒｎ信号を供給す−る。その後、各グループの加
ｎ回路（２１）においては、ＧＣＩｎ信号を受取って一
１ヤリ−・ルック・アヘッド生成部（２５）が各ビット
対応のキャリーを作り、ハーフ・アダー（２４）により
演算が行なわれて、正確（２加算結果が１ｑられること
になる。

したがって、直列キャリ一方式の加棹器と比べて処理時
間を大幅に短縮づ−ることができるのであるが、処理速
度の高速化の点では未だ不十分であるという問題がある
。叩ら、特に演算データのビット幅が大きくなると、論
理素子として入力数が大きいものを使用しなりればなら
なくなり、このような論理素子は処理速度が遅いので、
キャリー・ルック・アヘッド回路の演算時間が長くかか
るために、上記したように処理速度の高速化が不十分ど
なるのである、３ 上記後者の構成のキャリー・ルック・アヘッド加算器で
あれば、第７図に示すように、各グループの加算回路（
２１）において、ＧＣＩｎ信号を受取ってキャリー・ル
ック・アヘッド生成部（２５）が各ビット対応のキャリ
ーを作り、ハーフ・アダー（２４）により演算を行なう
ための処理時間を不要とし、選択回路により何れか一方
の加惇結里を出力するのみであるから、処理速度を高速
化４ることができることになる。即ち、ＧＣＩｎ信号が
Ｏの場合に対応づ−る演算、およびＧ　ＣＩ　ｎ信号が
１の場合に対応する演算が、第７図中破線にて示すよう
に、キャリー・ルック・アヘッド回路により各グループ
に対するＧ　ＣＩ　ｎ信号を生成している間に行なわれ
るので、上記した処理速度の高速化を達成することがで
きる。

しかし、この構成のキ１７リー・ルック・アヘッド加算
器においては、ＧＣＩｎ信号が０の場合に対応する演算
を行なうための回路と、ＧＣＩｎ信号が１の場合に対応
する演算を行なうための回路が必要になるとともに、上
記両演算結果を選択的に出力するための選択回路が必要
になり、全体としてキャリー・ルック・アヘッド加算器
の構成が著しく複雑化するという問題がある。

〈発明の目的〉 この発明は上記の問題点に鑑みてなされたものであり、
構成を余り複雑化さけることなく、全体としての処理速
度の高速化を達成することができるキャリー・ルック・
アヘッド加算器を捉供することを目的としている。

〈問題点を解決するための手段〉 上記の目的を達成するための、この発明のキャリー・ル
ック・アヘッド加算器は、与えられた演算データを複数
ビットのグループに区分して各グループ毎の加算を行な
う加算回路が、グループ・キャリー信号の有無に影響さ
れることなくグループ・キャリー信号入力を無視して仮
の加算結果を得る仮加算回路と、仮の加算結果に対して
グループ・キャリー信号に基く補正を行なうことにより
真の加算結果を得る補正回路とから構成されているもの
である。

く作用〉 上記の構成のキャリー・ルック・アヘッド加算器であれ
ば、与えられた演算データを複数ビットのグループに区
分して各グループ毎の加算を、対応する加算回路を構成
する仮加算回路により、キャリー・ルック・アヘッド回
路から供給されるグループ・キャリー信号入力を無視し
た状態で行ない、その後、仮加算回路により得られた仮
の加算結果に対して補正回路によって、グループ・キャ
リー信号に基く補正を行なうことにより、真の加算結果
を得ることができる。

〈実施例〉 以下、実施例を示す添付図面によって詳細に説明する。

第１図はキャリー・ルック・アヘッド加算器の一実施例
を示すブロック図であり、演算データを複数ビットづつ
に区分して加算する複数個の加算回路（１）と、キャリ
ー・ルック・アヘッド回路（′２Ｊとから構成されてい
る。

そして、上記各加算回路（１）は、ハーフ・アダー（３
１（４，１（５１、キャリー・ルック・アヘッド生成部
（６）（刀、アンド・オア回路（８）およびキャリー・
ルック・アヘッド前処理部（１１）を有している。

そして、ハーフ・アダー（３１［４）、およびキャリー
・ルック・アヘッド生成部（６）により仮加算回路（９
）を構成しているとともに、ハーフ・アダー（５）、キ
ャリー・ルック・アヘッド前処理部（１１）、およびキ
ャリー・ルック・アヘッド生成部（力により補正回路（
財）を構成している。

上記アンド・オア回路（８）はＧＧ倍信号、ＧＴ倍信号
をキャリー・ルック・アヘッド回路（２）に供給するも
のであり、キャリー・ルック・アヘッド回路（２）から
のＧＣＩｎ信号はキャリー・ルック・アヘッド生成部（
力に供給されている。

上記ＧＧ倍信号、２つの入力データΔ、Ｂによって、上
位グループに対するＧＣＩｎ信号を生成せしめることが
明らかであることを指示する信号であり、上記ＧＴ倍信
号、２つの入力データＡ。

Ｂによって、もし当該グループに対して下位グループか
らＧＣＩｎ信号が供給されたと仮定した場合に、上位グ
ループに対するＧＣＩｎ信号を生成せしめる必要がある
ことを指示する信号である。

以上の構成のキャリー・ルック・アヘッド加算器であれ
ば、２つの入力データＡ、Ｂをハーフ・アダー（３）に
より加算し、各ビット毎のキャリー・ルック・アヘッド
生成部（６）からのキャリー信号と、上記ハーフ・アダ
ー（３）からの加算結果とをハーフ・アダー（４）に入
力することにより、キャリー・ルツク・アヘッド回路（
′２Ｉから供給されるＧＣＩｎ信号の影響を全く受けな
い状態での仮の加算結果を得る。

そして、上記ハーフ・アダー（４）からの仮の加算結果
をキャリー・ルック・アヘッド前処理部（１１）に入力
することにより生成される前処理済データがキャリー・
ルック・アヘッド生成部（７１に供給されるとともに、
上記キャリー・ルック・アヘッド回路（ａからキャリー
・ルック・アヘッド生成部（力にＧＣＩｎ信号が供給さ
れると、キャリー・ルック・アヘッド生成部（７）から
ＧＣＩｎ信号がハーフ・アダー（５）に供給されるとと
もに、上記ハーフ・アダー（４）からの仮の加算結果が
ハーフ・アダー（５）に供給されるので、上記板の加算
結果をＧＯＩｎ信号に基いて補正した真の加算結果がハ
ーフ・アダー（５）から出力される。

要約すれば、第２図に示すように、ハーフ・アダー（３
）とアンド・オア回路（８）を経てＧＧ倍信号ＧＴ倍信
号が生成されてキャリー・ルック・アヘッド回路（２）
に通知される所要時間、およびキャリ−・ルック・アヘ
ッド回路（２）において、各グループからのＧＧ倍信号
ＧＴ倍信号を受取って、それぞれのグループに対してＧ
ＣＩｎ信号を供給づる所要時間については、上記従来例
の場合と同じであるが、仮の加算結果を得るための演算
、および補正回路００１による補正に先立つで行なわれ
る補正前処理は−Ｆ記の両所要時間内に終了しているの
で、Ｇ　Ｃｒ　ｎ信８をキャリー・ルック・アヘッド生
成部（７１を通してハーフ・アダー（５）に供給するた
めの所要時間、および補正のための演算所要時間が余分
にかかるのみである。

そし−Ｃ１上記余分にかかる所要時間のうち、ＧＣＩｎ
信号をハーフ・アダー（５）に供給づるための所要時間
は、特別な処理を必要としないのできわめで短くするこ
とができ、また補正のための演算所要時間は、ハーフ・
アダー（４）から供給された仮の加算結果に対してＧ　
ＣＩ　ｎ信号としてＯまたは１を加算するのみでよいか
ら、第４図のハーフ・アダー（２４）にＪ、る演算所要
時間と比較して若しく短い時間にイ【る。

したがって、」乙記余分にかかる所要時間ら、全体とし
て茗しく短くなる。

また、構成についても、コ１ヤリ−・ルック・アヘッド
生成部（力が特別な処理を行４にうことなくＧＣＩｎ信
号をハーフ・アダー（５）に供給するのみであるから入
力数が少ない論理素子により構成することができ、しか
もハーフ・アダー（５）が仮の加算結果に対してＯまた
は１を加ｎするのみであるから、入力数が少ない論理素
子により構成けることができる（例えば、第３図に示す
具体的回路構成参照）。

即ち、第５図の従来例においては、ハーフ・アダー、お
よび４−ヤリ−・ルック・アヘッド生成部を２重化する
必要があるとともに、選択回路（例えば、第８図に示ず
構成参照）をも具備させる必要があるのと比較して署し
く構成を簡素化することができるのである。

〈発明の効果〉 以」二のようにこの発明は、比較的筒中な構成でありな
がら、グループ・キャリーを考慮した頁の加算結果を短
時間で得ることができるとい・う特有の効果を奏でる。

【図面の簡単な説明】

第１図はこの発明の−ｔキャリールック・アヘッド加算
器の−・実施例を示−４ブロック図、第２図は加算処理
のタイムチャート、 第３図は加算回路の具体的構成の一例を示す電気回路図
、 第４図および第５図はキャリー・ルック・アヘッド加算
器の従来例を示すブロック図、第６図および第７図はイ
れぞれ第４図、第５図の構成にＪ：る加ｎ処理のタイム
チャート、第８図は第５図の従来例にお（）る選択回路
の具体例を示す電気回路図。 （１）・・・加剪回路、

Claims (1)

1. 【特許請求の範囲】 １、与えられた演算データを複数ビットの グループに区分して各グループ毎の加算 を行なう加算回路を有するとともに、各 加算回路からのグループ・キャリー信号 を受取って各加算回路にグループ・キャ リー信号を供給するキャリー・ルック・ アヘッド回路を有するキャリー・ルック ・アヘッド加算器において、上記加算回 路が、グループ・キャリー信号の有無に 影響されることなくグループ・キャリー 信号入力を無視して仮の加算結果を得る 仮加算回路と、仮の加算結果に対してグ ループ・キャリー信号に基く補正を行な うことにより真の加算結果を得る補正回 路とから構成されていることを特徴とす るキャリー・ルック・アヘッド加算器。