JPS58225437A - キヤリ・ルツク・アヘツド加算器 - Google Patents
キヤリ・ルツク・アヘツド加算器Info
- Publication number
- JPS58225437A JPS58225437A JP10877082A JP10877082A JPS58225437A JP S58225437 A JPS58225437 A JP S58225437A JP 10877082 A JP10877082 A JP 10877082A JP 10877082 A JP10877082 A JP 10877082A JP S58225437 A JPS58225437 A JP S58225437A
- Authority
- JP
- Japan
- Prior art keywords
- carry
- group
- adder
- circuit
- ahead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（５）発明の技術分野
本発明は、キャリ・ルック・アヘッド加算器。
特にグループ毎の加算回路を有すると共にキャリ・ルッ
ク・アヘッド回路を有するキャリ・ルック・アヘッド加
算器において、各グループ毎の加算回路内に下位グルー
プからのグループ・キャリ入力の有／無の２通りに対応
する加算結果を行なう回路構成をもうけ、加算処理を高
速化したキャリ・ルック・アヘッド加算器に関するもの
である。
ク・アヘッド回路を有するキャリ・ルック・アヘッド加
算器において、各グループ毎の加算回路内に下位グルー
プからのグループ・キャリ入力の有／無の２通りに対応
する加算結果を行なう回路構成をもうけ、加算処理を高
速化したキャリ・ルック・アヘッド加算器に関するもの
である。
ｔＢｌ 技術の背景と問題点
従来から、キャリ・ルック・ア、ラド加算器において、
第１図および第２図を参照して後述する如き構成が採用
されている。これは、オペランド・データを例えば８ビ
ツトず・っのグループに区分した加算回路をもうけると
共にキャリ・ルック、アヘッド回路倉もうけ、グループ
毎にキャリの伝播に関する処理を行わせることによって
加算処理速度を向上せしめたものと考えてよい。
第１図および第２図を参照して後述する如き構成が採用
されている。これは、オペランド・データを例えば８ビ
ツトず・っのグループに区分した加算回路をもうけると
共にキャリ・ルック、アヘッド回路倉もうけ、グループ
毎にキャリの伝播に関する処理を行わせることによって
加算処理速度を向上せしめたものと考えてよい。
しかし、最近、上記従来の加算器の処理速度を更に一段
と向上せしめる必要性を生じており、且つ、ＬＳｉ技術
の発展は、加算器部ノ・−ドウエア量の増大に耐えうる
ものとなっているため、上記キャリ・ルック・アヘッド
回路による処理時間をも加算処理に利用することが考慮
されることとなった。
と向上せしめる必要性を生じており、且つ、ＬＳｉ技術
の発展は、加算器部ノ・−ドウエア量の増大に耐えうる
ものとなっているため、上記キャリ・ルック・アヘッド
回路による処理時間をも加算処理に利用することが考慮
されることとなった。
ｔｅｌ 発明の目的と構成
本発明は上記課題を解決することを目的としており１本
発明のキャリ・ルック・アヘッド加算器は、与えられた
オペランド・データを複数ビットのグループに区分して
各グループ毎の加算回路を有すると共に、該各加算回路
からのグループ・キャリ信号を受取って各加算回路へグ
ループ・キャリ入力を供給するキャリ・ルック・アヘッ
ド回路を有するキャリ・ルック・アヘッド加算器におい
て、上記各グループ毎の加算回路が、上記グループ・キ
ャリ入力があると仮定した場合の加算結果と当該グルー
プ・キャリ入力がないと仮定した場合の加算結果とを生
成するよう構成されると共に上記キャリ・ルック・アヘ
ッド回路からの真のグループ・キャリ入力によって上記
仮定した加算結果を選択するよう構成されることを特徴
としている。以下図面を参照しつつ説明する。
発明のキャリ・ルック・アヘッド加算器は、与えられた
オペランド・データを複数ビットのグループに区分して
各グループ毎の加算回路を有すると共に、該各加算回路
からのグループ・キャリ信号を受取って各加算回路へグ
ループ・キャリ入力を供給するキャリ・ルック・アヘッ
ド回路を有するキャリ・ルック・アヘッド加算器におい
て、上記各グループ毎の加算回路が、上記グループ・キ
ャリ入力があると仮定した場合の加算結果と当該グルー
プ・キャリ入力がないと仮定した場合の加算結果とを生
成するよう構成されると共に上記キャリ・ルック・アヘ
ッド回路からの真のグループ・キャリ入力によって上記
仮定した加算結果を選択するよう構成されることを特徴
としている。以下図面を参照しつつ説明する。
（Ｄ） 発明の実施例
第１図は従来の構成例、第２図は第１図図示構成におけ
る加算処理タイム・チャート、第３図は本発明の場合の
一実施例タイム・チャート、第４図は本発明の一実施例
構成を示す。
る加算処理タイム・チャート、第３図は本発明の場合の
一実施例タイム・チャート、第４図は本発明の一実施例
構成を示す。
第１図において、１はグループ毎の加算回路。
２はキャリ・ルック・アヘッド回路、３．４は夫々ハー
フ・アダー、５は各ビット毎のキャリ・ルック・アヘッ
ド生成部、６はアンド・オア回路であってグループ・キ
ャリ・ジェネレート（ＧＧ）信号とグループ・キャリ・
トランスレー）（ＧＴ）信号とを生成するもの、ＧＣＩ
ｓ−はグループ・キャリ入力を表わしている。
フ・アダー、５は各ビット毎のキャリ・ルック・アヘッ
ド生成部、６はアンド・オア回路であってグループ・キ
ャリ・ジェネレート（ＧＧ）信号とグループ・キャリ・
トランスレー）（ＧＴ）信号とを生成するもの、ＧＣＩ
ｓ−はグループ・キャリ入力を表わしている。
なお、上記ＧＧ倍信号９例えば当該グループに与えられ
た８ビット分の２つのオペランドＡ、Ｂ ！１のみに
よって、上位グループに対するグループ・キャリ入力Ｇ
ＣＩ ｓを生成せしめることが明らかであることを指
示する信号である。また上記ＧＴ倍信号、同じくオペラ
ンドＡ、Ｂのみにもとづいて、仮に当該グループに対し
て下位グループからグループ・キャリ入力Ｇ ＣＩ ｎ
があるとした場合には上位グループに対するグループ・
キャリ入力” Ｇ ＣＩ ｎを生成せしめる必要がある
ことを指示する信号である。
た８ビット分の２つのオペランドＡ、Ｂ ！１のみに
よって、上位グループに対するグループ・キャリ入力Ｇ
ＣＩ ｓを生成せしめることが明らかであることを指
示する信号である。また上記ＧＴ倍信号、同じくオペラ
ンドＡ、Ｂのみにもとづいて、仮に当該グループに対し
て下位グループからグループ・キャリ入力Ｇ ＣＩ ｎ
があるとした場合には上位グループに対するグループ・
キャリ入力” Ｇ ＣＩ ｎを生成せしめる必要がある
ことを指示する信号である。
第１図図示の従来構成の場合、第２図に示す如く、ハー
フ・アダー３と回路６とを経てＧＧ倍信号ＧＴ倍信号が
生成され、キャリ・ルック・アヘッド回路２に通知され
る。キャリ・ルック・アヘッド回路２においては、各グ
ループからの夫々のＧＧ倍信号ＧＴ倍信号を受取って、
夫々のグル−プに対してグループ・キャリ入力Ｇ ＣＩ
ｎを出力する。各グループの加算回路例えば１−ｐに
お０ては、当該グループ・キャリ入力Ｇ ＣＩ ｎを受
取ってキャリ・ルック・アヘッド生成部５が各ビット対
応のキャリをつくり、ノ為−７・アダー４によって演算
が行われる。
フ・アダー３と回路６とを経てＧＧ倍信号ＧＴ倍信号が
生成され、キャリ・ルック・アヘッド回路２に通知され
る。キャリ・ルック・アヘッド回路２においては、各グ
ループからの夫々のＧＧ倍信号ＧＴ倍信号を受取って、
夫々のグル−プに対してグループ・キャリ入力Ｇ ＣＩ
ｎを出力する。各グループの加算回路例えば１−ｐに
お０ては、当該グループ・キャリ入力Ｇ ＣＩ ｎを受
取ってキャリ・ルック・アヘッド生成部５が各ビット対
応のキャリをつくり、ノ為−７・アダー４によって演算
が行われる。
従来、上述の如く加算処理が行われて１九だが。
本発明においては、上記においてキャリ・ルック・アヘ
ッド回路２が各グループ毎のグループ・キャリ入力Ｇ
ＣＩ ｎを生成している間を利用するようにする。即ち
、第３図にタイム・チャートを示す如く、加算回路例え
ば１−ｐにおいては、グループ・キャリ入力Ｇ ＣＩ
ｓが論理ｒｌＪの場合と論理「０」の場合との両方を想
定して、当該グループにおける加算結果を２通り求めて
おいて、真のグループ・キャリ入力Ｇ ＣＩ ｎにもと
づいて上記２通りの加算結果を選択するようにする。
ッド回路２が各グループ毎のグループ・キャリ入力Ｇ
ＣＩ ｎを生成している間を利用するようにする。即ち
、第３図にタイム・チャートを示す如く、加算回路例え
ば１−ｐにおいては、グループ・キャリ入力Ｇ ＣＩ
ｓが論理ｒｌＪの場合と論理「０」の場合との両方を想
定して、当該グループにおける加算結果を２通り求めて
おいて、真のグループ・キャリ入力Ｇ ＣＩ ｎにもと
づいて上記２通りの加算結果を選択するようにする。
第４図は本発明の一実施例構成を示す。図中の符号１な
いし６ 、ＧＧ、ＧＴ、ＧＣＩｎは夫々ｌ（１図に対応
し、７は選択回路を表わしている。第４図図示の場合、
ハーフ・アダー４とキャリ・ルック・アヘッド生成部５
とが２重化されており。
いし６ 、ＧＧ、ＧＴ、ＧＣＩｎは夫々ｌ（１図に対応
し、７は選択回路を表わしている。第４図図示の場合、
ハーフ・アダー４とキャリ・ルック・アヘッド生成部５
とが２重化されており。
グループ・キャリ入力Ｇ ＣＩ ｓが論理「０」の場合
と論理「１」の場合とのいずれ）にも対処できるように
している。
と論理「１」の場合とのいずれ）にも対処できるように
している。
第４図図示の場合、第３図を参照すると明らかな如く、
ハーフ・アダー３からの出力が得られると直ちに、キャ
リ・ルック・アヘッド生成部５−〇と５−１．およびハ
ーフ・アダー４−０と４−１が、グループ・キャリ入力
ＧＣＩ、の有無に対応した加算処理を実行し、キャリ・
ルック・アヘッド回路２からの真のグループ・キャリ入
力ＧＣＩｎが到来するのを待つようにされる。
ハーフ・アダー３からの出力が得られると直ちに、キャ
リ・ルック・アヘッド生成部５−〇と５−１．およびハ
ーフ・アダー４−０と４−１が、グループ・キャリ入力
ＧＣＩ、の有無に対応した加算処理を実行し、キャリ・
ルック・アヘッド回路２からの真のグループ・キャリ入
力ＧＣＩｎが到来するのを待つようにされる。
（Ｅ） 発明の詳細
な説明した如く０本発明によれば、キャリ・ルック・ア
ヘッド回路が各グループに対するグループ・キャリ入力
を生成している間を利用することができる。
ヘッド回路が各グループに対するグループ・キャリ入力
を生成している間を利用することができる。
；＋Ｐ１図は従来の構成例、第２図は″Ａ−１図図示構
成における加算処理タイム・チャート、第３図は本発明
の場合の一実施例タイム・チャート、第４図は本発明の
一実施例構成を示す。 図中、１はグループ毎の加算回路、２はキャリ・ルック
・アヘッド回路、３．４は夫々ノ１−フ・アダー、５は
各ビット毎のキャリ・ルック・アヘッド生成部、６はア
ンド・オア回路、７は選択回路を表わしている。 特許出願人 パナファコム株式会社
成における加算処理タイム・チャート、第３図は本発明
の場合の一実施例タイム・チャート、第４図は本発明の
一実施例構成を示す。 図中、１はグループ毎の加算回路、２はキャリ・ルック
・アヘッド回路、３．４は夫々ノ１−フ・アダー、５は
各ビット毎のキャリ・ルック・アヘッド生成部、６はア
ンド・オア回路、７は選択回路を表わしている。 特許出願人 パナファコム株式会社
Claims (1)
- 【特許請求の範囲】 与えられたオペランド・データを複数ビットのグループ
に区分して各グループ毎の加算回路を有すると共に、該
各加算回路からのグループ・キャリ信号を受取って各加
算回路へグループ・キャリ入力を供給するキャリ・ルッ
ク・アヘッド回路を有するキャリ・ルック・アヘッド加
算器において。 上記各グループ毎の加算回路が、上記グループ・キャリ
入力があると仮定した場合の加算結果と当該グループ・
キャリ入力がないと仮定した場合の加算結果とを生成す
るよう構成されると共に上記キャリ・ルック・アヘッド
回路からの真のグループ・キャリ入力によって上記仮定
した加算結果を選択するよう構成されることを特徴とす
るキャリ・ルック・アヘッド加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10877082A JPS58225437A (ja) | 1982-06-24 | 1982-06-24 | キヤリ・ルツク・アヘツド加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10877082A JPS58225437A (ja) | 1982-06-24 | 1982-06-24 | キヤリ・ルツク・アヘツド加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58225437A true JPS58225437A (ja) | 1983-12-27 |
Family
ID=14493042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10877082A Pending JPS58225437A (ja) | 1982-06-24 | 1982-06-24 | キヤリ・ルツク・アヘツド加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58225437A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60186932A (ja) * | 1984-02-01 | 1985-09-24 | Nec Corp | 演算装置 |
| JPS6149233A (ja) * | 1984-08-17 | 1986-03-11 | Nec Corp | 高速デジタル加減算回路 |
| JPS622320A (ja) * | 1985-06-27 | 1987-01-08 | Nec Corp | 加算回路 |
| JPS62500474A (ja) * | 1985-01-31 | 1987-02-26 | バロ−ス・コ−ポレ−シヨン | 高速ｂｃｄ／バイナリ加算器 |
| JPS62100543U (ja) * | 1985-12-12 | 1987-06-26 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56152046A (en) * | 1980-04-25 | 1981-11-25 | Nec Corp | Arithmetic and logic circuit |
-
1982
- 1982-06-24 JP JP10877082A patent/JPS58225437A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56152046A (en) * | 1980-04-25 | 1981-11-25 | Nec Corp | Arithmetic and logic circuit |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60186932A (ja) * | 1984-02-01 | 1985-09-24 | Nec Corp | 演算装置 |
| JPS6149233A (ja) * | 1984-08-17 | 1986-03-11 | Nec Corp | 高速デジタル加減算回路 |
| JPS62500474A (ja) * | 1985-01-31 | 1987-02-26 | バロ−ス・コ−ポレ−シヨン | 高速ｂｃｄ／バイナリ加算器 |
| JPH0577095B2 (ja) * | 1985-01-31 | 1993-10-26 | Unisys Corp | |
| JPS622320A (ja) * | 1985-06-27 | 1987-01-08 | Nec Corp | 加算回路 |
| JPS62100543U (ja) * | 1985-12-12 | 1987-06-26 |
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