JPH0577095B2 - - Google Patents
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- JPH0577095B2 JPH0577095B2 JP61500876A JP50087686A JPH0577095B2 JP H0577095 B2 JPH0577095 B2 JP H0577095B2 JP 61500876 A JP61500876 A JP 61500876A JP 50087686 A JP50087686 A JP 50087686A JP H0577095 B2 JPH0577095 B2 JP H0577095B2
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- 238000012545 processing Methods 0.000 description 34
- 238000012937 correction Methods 0.000 description 25
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- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000013459 approach Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
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- 238000012546 transfer Methods 0.000 description 2
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- 230000001934 delay Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/492—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination
- G06F7/493—Computations with decimal numbers radix 12 or 20. using a binary weighted representation within each denomination the representation being the natural binary coded representation, i.e. 8421-code
- G06F7/494—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/507—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using selection between two conditionally calculated carry or sum values
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- G—PHYSICS
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- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/492—Indexing scheme relating to groups G06F7/492 - G06F7/496
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Description
請求の範囲
１ デジタルの複数ビツトからなる２つのオペラ
ンドに対して選択的にバイナリ演算処理又は
BCD演算処理を行う演算論理手段であつて、 バイナリ演算処理かBCD演算処理かを指示す
るモード信号を受信する手段と、 前記２つのオペランドを入力されて、入力され
た前記２つのオペランドと前記モード信号とに応
答して伝達信号と発生信号との対応する対を生成
する入力論理回路手段であつて、 前記モード信号によりBCD演算処理が指示さ
れた時に生成される前記伝達信号と発生信号と
に、BCD演算処理のために必要なバイナリ演算
処理に対する修正論理処理を含ませて、前記修正
論理処理とバイナリ演算処理とが一体に行われる
よう併合されたバイナリ演算論理回路とBCD修
正論理回路とを含む入力論理回路手段と、 前記伝達信号と発生信号とに応じて、前記モー
ド信号に対応するバイナリ演算結果又はBCD演
算結果を生成する手段とを備えることを特徴とす
る演算論理手段。
ンドに対して選択的にバイナリ演算処理又は
BCD演算処理を行う演算論理手段であつて、 バイナリ演算処理かBCD演算処理かを指示す
るモード信号を受信する手段と、 前記２つのオペランドを入力されて、入力され
た前記２つのオペランドと前記モード信号とに応
答して伝達信号と発生信号との対応する対を生成
する入力論理回路手段であつて、 前記モード信号によりBCD演算処理が指示さ
れた時に生成される前記伝達信号と発生信号と
に、BCD演算処理のために必要なバイナリ演算
処理に対する修正論理処理を含ませて、前記修正
論理処理とバイナリ演算処理とが一体に行われる
よう併合されたバイナリ演算論理回路とBCD修
正論理回路とを含む入力論理回路手段と、 前記伝達信号と発生信号とに応じて、前記モー
ド信号に対応するバイナリ演算結果又はBCD演
算結果を生成する手段とを備えることを特徴とす
る演算論理手段。
２ 各々のオペランドは少なくとも４ビツトを持
ち、前記入力論理回路手段は４つの入力論理回路
から成つて、 各々の前記入力論理回路は、前記バイナリ演算
論理回路とBCD修正論理回路との対応する部分
を含んで、前記伝達信号と発生信号との生成に使
用するために前記オペランドからそれぞれのビツ
ト対を受け取り、 所定の前記入力論理回路はオペランドから少な
くとも１つのビツトを更に受け取つて、前記モー
ド信号によりBCD演算処理が指示された時に生
成される前記伝達信号と発生信号とに、BCD演
算処理のために必要なバイナリ演算処理に対する
修正論理処理を含ませることを特徴とする請求の
範囲第１項記載の演算論理手段。
ち、前記入力論理回路手段は４つの入力論理回路
から成つて、 各々の前記入力論理回路は、前記バイナリ演算
論理回路とBCD修正論理回路との対応する部分
を含んで、前記伝達信号と発生信号との生成に使
用するために前記オペランドからそれぞれのビツ
ト対を受け取り、 所定の前記入力論理回路はオペランドから少な
くとも１つのビツトを更に受け取つて、前記モー
ド信号によりBCD演算処理が指示された時に生
成される前記伝達信号と発生信号とに、BCD演
算処理のために必要なバイナリ演算処理に対する
修正論理処理を含ませることを特徴とする請求の
範囲第１項記載の演算論理手段。
３ 前記入力論理回路手段は、入力された前記２
つのオペランドに基づいて、２段のゲートで前記
伝達信号と発生信号とを生成することを特徴とす
る請求の範囲第２項記載の演算論理手段。
つのオペランドに基づいて、２段のゲートで前記
伝達信号と発生信号とを生成することを特徴とす
る請求の範囲第２項記載の演算論理手段。
４ 前記入力論理回路手段の前記BCD修正論理
は、BCD演算処理が指示された時に前記オペラ
ンドの１つに６を加算することを特徴とする請求
の範囲第１項記載の演算論理手段。
は、BCD演算処理が指示された時に前記オペラ
ンドの１つに６を加算することを特徴とする請求
の範囲第１項記載の演算論理手段。
５ 前記伝達信号と発生信号とに基づいて演算結
果を生成する手段は、 所定の前記伝達信号と発生信号とに応じて、先
行検出のキヤリーを生成する先行キヤリー検出回
路手段と、 前記先行キヤリー検出回路手段と並列に動作し
て、入力キヤリーの在否を各々仮定し且つ相互ビ
ツト間のキヤリーの影響を含んだ条件和信号を、
前記伝達信号と発生信号とに応じて同時に生成す
る条件和回路手段と、 前記モード信号と前記条件和信号と前記先行検
出のキヤリーとに基づいて、前記演算結果を生成
する出力選択回路手段とを備えることを特徴とす
る請求の範囲第１項記載の演算論理手段。
果を生成する手段は、 所定の前記伝達信号と発生信号とに応じて、先
行検出のキヤリーを生成する先行キヤリー検出回
路手段と、 前記先行キヤリー検出回路手段と並列に動作し
て、入力キヤリーの在否を各々仮定し且つ相互ビ
ツト間のキヤリーの影響を含んだ条件和信号を、
前記伝達信号と発生信号とに応じて同時に生成す
る条件和回路手段と、 前記モード信号と前記条件和信号と前記先行検
出のキヤリーとに基づいて、前記演算結果を生成
する出力選択回路手段とを備えることを特徴とす
る請求の範囲第１項記載の演算論理手段。
６ 各々のオペランドは複数の４ビツトデイジツ
トを有し、 前記伝達信号と発生信号とに応じて演算結果を
生成する手段は、前記伝達信号と発生信号との応
じてデイジツト伝達信号とデイジツト発生信号と
を生成するデイジツト伝達／発生回路手段を備
え、 前記先行キヤリー検出手段は、前記デイジツト
伝達信号とデイジツト発生信号と入力キヤリーと
に応答することを特徴とする請求の範囲第５項記
載の演算論理手段。
トを有し、 前記伝達信号と発生信号とに応じて演算結果を
生成する手段は、前記伝達信号と発生信号との応
じてデイジツト伝達信号とデイジツト発生信号と
を生成するデイジツト伝達／発生回路手段を備
え、 前記先行キヤリー検出手段は、前記デイジツト
伝達信号とデイジツト発生信号と入力キヤリーと
に応答することを特徴とする請求の範囲第５項記
載の演算論理手段。
７ 前記出力選択回路手段は、BCD演算処理が
指示された時は、修正論理処理が演算処理と同時
に行われるように併合された選択論理とBCD修
正論理とを含むことを特徴とする請求の範囲第５
項記載の演算論理手段。
指示された時は、修正論理処理が演算処理と同時
に行われるように併合された選択論理とBCD修
正論理とを含むことを特徴とする請求の範囲第５
項記載の演算論理手段。
８ 前記入力論理回路手段のBCD修正論理は、
BCD演算処理が指示された時に前記オペランド
の１つに６を加算し、 前記出力選択回路手段のBCD修正論理は、正
しいBCD値の生成が必要な時に演算結果から６
を減算することを特徴とする請求の範囲第７項記
載の演算論理手段。
BCD演算処理が指示された時に前記オペランド
の１つに６を加算し、 前記出力選択回路手段のBCD修正論理は、正
しいBCD値の生成が必要な時に演算結果から６
を減算することを特徴とする請求の範囲第７項記
載の演算論理手段。
９ 前記出力選択回路手段は、前記先行検出のキ
ヤリー信号と前記条件和信号と前記モード信号と
入力キヤリー信号とに応じて、２段のゲートで前
記演算結果を生成することを特徴とする請求の範
囲第７項記載の演算論理手段。
ヤリー信号と前記条件和信号と前記モード信号と
入力キヤリー信号とに応じて、２段のゲートで前
記演算結果を生成することを特徴とする請求の範
囲第７項記載の演算論理手段。
発明の背景
本発明は異なる基数を持つ数を表わしている複
数ビツトからなる入力演算数に算術且つ／又は論
理演算を施すための電気回路に関するものであ
る。特に、本発明はデジタルデータ処理システム
において、BCDとバイナリの算術演算を実行す
る電気回路に関するものである。
数ビツトからなる入力演算数に算術且つ／又は論
理演算を施すための電気回路に関するものであ
る。特に、本発明はデジタルデータ処理システム
において、BCDとバイナリの算術演算を実行す
る電気回路に関するものである。
デジタルデータ処理システムにおいて、全体の
処理速度に影響する最も重大な遅延パスは、算
術・論理ユニツト（ALU）のパスである。
処理速度に影響する最も重大な遅延パスは、算
術・論理ユニツト（ALU）のパスである。
主要な理由としては、
(1) ALUはほとんどのデータ処理に関わり合つ
ていること。
ていること。
(2) ALUは通常多数のゲートを必要とする複雑
な論理機能を伴なうこと。
な論理機能を伴なうこと。
(3) データ巾を大きくしようとする現在の傾向
は、先行キヤリー検出回路を使用してもキヤリ
ーの伝達時間を大幅に増加させること。
は、先行キヤリー検出回路を使用してもキヤリ
ーの伝達時間を大幅に増加させること。
が挙げられる。
更にALUがバイナリとBCDの処理を共に行う
必要のある場合には、BCDの論理機能を実現す
るためのゲートが追加されて遅延パスは更に増加
する。
必要のある場合には、BCDの論理機能を実現す
るためのゲートが追加されて遅延パスは更に増加
する。
例えば、米国特許4172288と3958112にはALU
でBCD処理を行う方法が説明されている。米国
特許4172288では、２つのBCD演算数はあたかも
バイナリ数のように、最初の加算が行われ中間結
果を算出する。この中間結果が９よりも大きいな
らば、修正値として６を加えて正しいBCDの結
果を得る。米国特許3958112では、逆からのアプ
ローチが行われ、加算する前にあたかもBCD演
算数のように、常に修正値６を加える。バイナリ
加算による中間結果が16よりも小さいならば、中
間結果から修正値６を引いて正しいBCDの結果
を得る。これらの特許に述べられたアプローチに
よつてBCD加算は達成されるけれども、更にゲ
ートが追加されてALUのパスの遅延が大幅に増
加する。
でBCD処理を行う方法が説明されている。米国
特許4172288では、２つのBCD演算数はあたかも
バイナリ数のように、最初の加算が行われ中間結
果を算出する。この中間結果が９よりも大きいな
らば、修正値として６を加えて正しいBCDの結
果を得る。米国特許3958112では、逆からのアプ
ローチが行われ、加算する前にあたかもBCD演
算数のように、常に修正値６を加える。バイナリ
加算による中間結果が16よりも小さいならば、中
間結果から修正値６を引いて正しいBCDの結果
を得る。これらの特許に述べられたアプローチに
よつてBCD加算は達成されるけれども、更にゲ
ートが追加されてALUのパスの遅延が大幅に増
加する。
バイナリとBCDの算術を共に可能にする必要
がある時に、ALUのパスの遅延を減少する試み
として使用されて来たものの１つが、1984年４月
３日に発行された米国特許4441159に述べられて
いる。これは、前述の米国特許3958112で説明し
たものと基本的には同じもので、BCD処理を実
行する時は常に修正値を入力演算数の１つに加え
るものである。修正値の加算を実行するための余
分な段を除くために、米国特許4441159の具体例
では、ALU入力段に複数のマルチプレクサを使
用して、BCD加算かバイナリ加算かに応じてそ
れぞれの対応する対の入力演算数にキヤリー伝達
とキヤリー発生信号を供給するようにし、修正値
の加算を２つの入力演算数の加算と同時に行う。
しかし、修正値は、入力演算数のビツトと修正値
の加算の結果として上位ビツトに伝達されなけれ
ばならないどんな相互ビツト間のキヤリーをも考
慮せずに加算される。その結果、全ての相互ビツ
ト間のキヤリーを考慮した中間結果を出すために
は、より複雑で動作の遅い先行キヤリー検出回路
が必要であり、そのため入力のマルチプレクサの
使用により構成されたスピードアツプの恩恵は削
減されてしまう。更に、米国特許4414159に述べ
られた具体例では、入力キヤリーがある場合に使
用される余分なインクメントの段や正しい結果を
得るために必要な場合に６を引くためのデシマル
調整の段を必要としている。これらの追加される
段により、更にALUのパスの遅延は増加する。
がある時に、ALUのパスの遅延を減少する試み
として使用されて来たものの１つが、1984年４月
３日に発行された米国特許4441159に述べられて
いる。これは、前述の米国特許3958112で説明し
たものと基本的には同じもので、BCD処理を実
行する時は常に修正値を入力演算数の１つに加え
るものである。修正値の加算を実行するための余
分な段を除くために、米国特許4441159の具体例
では、ALU入力段に複数のマルチプレクサを使
用して、BCD加算かバイナリ加算かに応じてそ
れぞれの対応する対の入力演算数にキヤリー伝達
とキヤリー発生信号を供給するようにし、修正値
の加算を２つの入力演算数の加算と同時に行う。
しかし、修正値は、入力演算数のビツトと修正値
の加算の結果として上位ビツトに伝達されなけれ
ばならないどんな相互ビツト間のキヤリーをも考
慮せずに加算される。その結果、全ての相互ビツ
ト間のキヤリーを考慮した中間結果を出すために
は、より複雑で動作の遅い先行キヤリー検出回路
が必要であり、そのため入力のマルチプレクサの
使用により構成されたスピードアツプの恩恵は削
減されてしまう。更に、米国特許4414159に述べ
られた具体例では、入力キヤリーがある場合に使
用される余分なインクメントの段や正しい結果を
得るために必要な場合に６を引くためのデシマル
調整の段を必要としている。これらの追加される
段により、更にALUのパスの遅延は増加する。
発明の概説
前述により本発明の目的は、異なる基数を持つ
数を表わしている複数ビツトからなる入力演算数
に算術且つ／又は論理演算を施すための進んだ電
気回路を提供することである。
数を表わしている複数ビツトからなる入力演算数
に算術且つ／又は論理演算を施すための進んだ電
気回路を提供することである。
特に、本発明はデジタルデータ処理システムに
おいて、BCDとバイナリの算術演算を実行する
進んだ電気回路に向けられている。
おいて、BCDとバイナリの算術演算を実行する
進んだ電気回路に向けられている。
前述の目的に従つた本発明のより特別の目的
は、算術演算の実行に必要な時間を大幅に減少さ
せ、バイナリかBCDかの算術演算を選択的に提
供することである。
は、算術演算の実行に必要な時間を大幅に減少さ
せ、バイナリかBCDかの算術演算を選択的に提
供することである。
前述の目的に従つた本発明の他の目的は、一般
の回路構造に１つ以上の段を併合して、全ての算
術演算の実行時間を大幅に減少したALUを提供
することである。
の回路構造に１つ以上の段を併合して、全ての算
術演算の実行時間を大幅に減少したALUを提供
することである。
本発明の更なる目的は、比較的簡単で経済的に
前記目的を達成する回路を提供することである。
前記目的を達成する回路を提供することである。
本発明の特に好適な具体例においては、BCD
又はバイナリ算術演算を選択的に実行するために
使用される基本的なアプローチは、前述に米国特
許3958112と4441159で使用されたものと似てい
る。BCD演算では修正値（加算の場合は＋６）
が演算数の１つに加算され、正しいBCD出力値
を得るのに必要な場合は条件により結果から修正
値が差し引かれる。しかし、本実施例は、特定の
段が一般的論理構造内に併合されたため算術演算
に必要な全時間が大幅に減少したことにより、前
述の特許に述べられた具体例とは異なつている。
特に、BCD演算中には伝達と発生信号を生成し
て、２つの演算を連続して実行するよりも大幅に
少ない時間で所定の修正値の加算と入力演算数の
加算とを同時に実行することが出来る入力論理回
路を提供する。
又はバイナリ算術演算を選択的に実行するために
使用される基本的なアプローチは、前述に米国特
許3958112と4441159で使用されたものと似てい
る。BCD演算では修正値（加算の場合は＋６）
が演算数の１つに加算され、正しいBCD出力値
を得るのに必要な場合は条件により結果から修正
値が差し引かれる。しかし、本実施例は、特定の
段が一般的論理構造内に併合されたため算術演算
に必要な全時間が大幅に減少したことにより、前
述の特許に述べられた具体例とは異なつている。
特に、BCD演算中には伝達と発生信号を生成し
て、２つの演算を連続して実行するよりも大幅に
少ない時間で所定の修正値の加算と入力演算数の
加算とを同時に実行することが出来る入力論理回
路を提供する。
しかしながら、米国特許4441159に述べられた
具体例と最も異なるのは、本入力論理回路は修正
値と入力演算数との加算（減算）の結果発生する
どんな相互ビツト間にキヤリー（減算の場合はボ
ロー）をも自動的に考慮に入れた伝達と発生信号
を生成して、そうでなければ相互ビツト間のキヤ
リー（又はボロー）を考慮に入れる必要による複
雑さや先行キヤリー（又はボロー）検出の演算の
ための遅延を除くことが出来ることである。加え
て、本実施例ではBCD又はバイナリ算術演算を
選択的に実行するために必要な時間を更に除くこ
とに成功した。これは２つの条件和（１つの和は
キヤリーの存在を想定し、他方はキヤリーの無い
ことを想定している）を先行キヤリー検出の演算
と並行して同時に実行し、次に、BCD演算中は
正しい条件和（先行検出のキヤリーに応じて）を
選択するための選択処理と、正しいBCD結果を
得る必要のある場合に修正値を引くための条件的
な減算処理とを併合して、そうでなければ必要と
する時間よりも大幅の少ない時間で動作する出力
選択回路を提供することにより達成された。
具体例と最も異なるのは、本入力論理回路は修正
値と入力演算数との加算（減算）の結果発生する
どんな相互ビツト間にキヤリー（減算の場合はボ
ロー）をも自動的に考慮に入れた伝達と発生信号
を生成して、そうでなければ相互ビツト間のキヤ
リー（又はボロー）を考慮に入れる必要による複
雑さや先行キヤリー（又はボロー）検出の演算の
ための遅延を除くことが出来ることである。加え
て、本実施例ではBCD又はバイナリ算術演算を
選択的に実行するために必要な時間を更に除くこ
とに成功した。これは２つの条件和（１つの和は
キヤリーの存在を想定し、他方はキヤリーの無い
ことを想定している）を先行キヤリー検出の演算
と並行して同時に実行し、次に、BCD演算中は
正しい条件和（先行検出のキヤリーに応じて）を
選択するための選択処理と、正しいBCD結果を
得る必要のある場合に修正値を引くための条件的
な減算処理とを併合して、そうでなければ必要と
する時間よりも大幅の少ない時間で動作する出力
選択回路を提供することにより達成された。
尚、前述の実施例は加算と減算ばかりでなく、
他の論理演算にも適応出来る。
他の論理演算にも適応出来る。
次に述べる実施例と添付された図面からは、本
発明の性質ばかりでなく、他の目的、特徴、優位
的やその使用法等が明らかになるであろう。
発明の性質ばかりでなく、他の目的、特徴、優位
的やその使用法等が明らかになるであろう。
第１図は本発明に係る好適な一実施例の全構造
を示した電気的ブロツク図である。
を示した電気的ブロツク図である。
第２図は第１図のデイジツト加算器１０の好適
な一例を示した電気的ブロツク図である。
な一例を示した電気的ブロツク図である。
第３図乃至第６図は第２図の入力論理回路３
０，３１，３２，３３の好適な例を示した論理回
路図である。
０，３１，３２，３３の好適な例を示した論理回
路図である。
第７図乃至第１０図は第２図の条件和回路４
０，４１，４２，４３の好適な例を示した論理回
路図である。
０，４１，４２，４３の好適な例を示した論理回
路図である。
第１１図は第２図のデイジツト伝達／発生回路
５０の好適な一例を示す論理回路図である。
５０の好適な一例を示す論理回路図である。
第１２図は第１図の先行キヤリー検出回路３０
の好適な一例を示す論理回路図である。
の好適な一例を示す論理回路図である。
第１３図乃至第１６図は第１図の選択回路２０
の好適な例を示す論理回路図である。
の好適な例を示す論理回路図である。
同じ記号や数字は図面の同じ要素を示してい
る。
る。
まず、本発明に係る好適な一実施例の全構造を
示した電気的ブロツク図である第１図を説明しよ
う。
示した電気的ブロツク図である第１図を説明しよ
う。
第１図の構成により、それぞれデイジツトA0，
A1，A2，A3とB0，B1，B2，B3からなる２つの
４デイジツト演算数ＡとＢに、バイナリかBCD
かの算術演算（加算と減算）を選択的に行うこと
が出来る。第１図に示すように、これらデイジツ
トはそれぞれ４ビツトからなつている。後述する
ような特定の好適な実施を考える時には、A0と
B0のビツトはそれぞれA00，A01，A02，A03と
B00，B01，B02，B03で示される（例えば第２図
のように）。
A1，A2，A3とB0，B1，B2，B3からなる２つの
４デイジツト演算数ＡとＢに、バイナリかBCD
かの算術演算（加算と減算）を選択的に行うこと
が出来る。第１図に示すように、これらデイジツ
トはそれぞれ４ビツトからなつている。後述する
ような特定の好適な実施を考える時には、A0と
B0のビツトはそれぞれA00，A01，A02，A03と
B00，B01，B02，B03で示される（例えば第２図
のように）。
第１図に示すように、演算数ＡとＢの対応する
デイジツトの対A0，B0；A1，B1；A2，B2；
A3，B3は、バイナリ演算とBCD演算のどちらを
行うかと、加算と減算のどちらを行うかとを決め
るモード信号M0，M1，M2，M3と共に、対応す
るデイジツト加算器１０，１１，１２，１３に入
力される。これらデイジツト加算器１０，１１，
１２，１３は、それぞれの条件和の出力信号の対
S0−Ｔ，S0−Ｆ；S1−Ｔ，S1−Ｆ；S2−Ｔ，S2
−Ｆ；S3−Ｔ，S3−Ｆを出力する。
デイジツトの対A0，B0；A1，B1；A2，B2；
A3，B3は、バイナリ演算とBCD演算のどちらを
行うかと、加算と減算のどちらを行うかとを決め
るモード信号M0，M1，M2，M3と共に、対応す
るデイジツト加算器１０，１１，１２，１３に入
力される。これらデイジツト加算器１０，１１，
１２，１３は、それぞれの条件和の出力信号の対
S0−Ｔ，S0−Ｆ；S1−Ｔ，S1−Ｆ；S2−Ｔ，S2
−Ｆ；S3−Ｔ，S3−Ｆを出力する。
第１図のように、これら和のそれぞれは４ビツ
トからなつている。後述するような特定の実施を
考える時に、条件和の対S0−ＴとS0−Ｆのビツ
トはそれぞれS00−Ｔ，S01−Ｔ，S02−Ｔ，S03−
ＴとS00−Ｆ，S01−Ｆ，S02−Ｆ，S03−Ｆで示さ
れる。“Ｔ”の付いた和はキヤリー入力のあるこ
とを想定した和であり、“Ｆ”の付いた和はキヤ
リー入力のないことを想定した和である。“Ｔ”
の和も“Ｆ”の和も共にBCDの演算中の修正信
号により発生したものを含むどんな相互キヤリー
のビツトをも考慮している。モード信号M2はバ
イナリ演算かBCD演算かを決め、モード信号M0
とM1とは加算か減算かを決める。実施例ではこ
れらモード信号M0，M1，M2は次のように演算
の選択をする。
トからなつている。後述するような特定の実施を
考える時に、条件和の対S0−ＴとS0−Ｆのビツ
トはそれぞれS00−Ｔ，S01−Ｔ，S02−Ｔ，S03−
ＴとS00−Ｆ，S01−Ｆ，S02−Ｆ，S03−Ｆで示さ
れる。“Ｔ”の付いた和はキヤリー入力のあるこ
とを想定した和であり、“Ｆ”の付いた和はキヤ
リー入力のないことを想定した和である。“Ｔ”
の和も“Ｆ”の和も共にBCDの演算中の修正信
号により発生したものを含むどんな相互キヤリー
のビツトをも考慮している。モード信号M2はバ
イナリ演算かBCD演算かを決め、モード信号M0
とM1とは加算か減算かを決める。実施例ではこ
れらモード信号M0，M1，M2は次のように演算
の選択をする。
M0＝M1＝“０” Ａ＋Ｂを実行
M0＝“１”，M1＝“０” Ａ−Ｂを実行
M0＝“０”，M1＝“１” Ｂ−Ａを実行
M0＝M1＝“１” ０−Ｂを実行
第１図に示す実施例の説明を続けると、それぞ
れのデイジツト加算器１０，１１，１２，１３に
より出力した条件出力信号の対S0−Ｔ，S0−
Ｆ；S1−Ｔ，S1−Ｆ；S2−Ｔ，S2−Ｆ；S3−
Ｔ，S3−Ｆは、対応する出力選択回路２０，２
１，２２，２３に入力する。
れのデイジツト加算器１０，１１，１２，１３に
より出力した条件出力信号の対S0−Ｔ，S0−
Ｆ；S1−Ｔ，S1−Ｆ；S2−Ｔ，S2−Ｆ；S3−
Ｔ，S3−Ｆは、対応する出力選択回路２０，２
１，２２，２３に入力する。
更に、第１図のデイジツト加算器１０，１１，
１２，１３は、（BCD演算モードで使用される）
それぞれのデシマルモード信号DM0.DM1，
DM2，DM3とそれぞれのデイジツト伝達信号、
デイジツト発生信号PD0，GD0；PD1，GD1；
PD2，GD2；PD3，GD3を出力し、入力キヤリー
CIと条件出力信号の対S0−Ｔ，S0−Ｆ；S1−Ｔ，
S1−Ｆ；S2−Ｔ，S2−Ｆ；S3−Ｔ，S3−Ｆと共
に対応する出力選択回路２０，２１，２２，２３
に入力する。デシマルモード信号DM0，DM1，
DM2，DM3は、BCD演算中の出力回路２０，２
１，２２，２３の論理内で所定の修正値を選択的
に混入する（例えばBCD加算中に正しいBCDの
結果を得るためには６を差し引く）。
１２，１３は、（BCD演算モードで使用される）
それぞれのデシマルモード信号DM0.DM1，
DM2，DM3とそれぞれのデイジツト伝達信号、
デイジツト発生信号PD0，GD0；PD1，GD1；
PD2，GD2；PD3，GD3を出力し、入力キヤリー
CIと条件出力信号の対S0−Ｔ，S0−Ｆ；S1−Ｔ，
S1−Ｆ；S2−Ｔ，S2−Ｆ；S3−Ｔ，S3−Ｆと共
に対応する出力選択回路２０，２１，２２，２３
に入力する。デシマルモード信号DM0，DM1，
DM2，DM3は、BCD演算中の出力回路２０，２
１，２２，２３の論理内で所定の修正値を選択的
に混入する（例えばBCD加算中に正しいBCDの
結果を得るためには６を差し引く）。
第１図のように、デイジツト伝達信号とデイジ
ツト発生信号の対PD0，GD0；PD1，GD1；
PD2，GD2；PD3，GD3は、それぞれ先行キヤリ
ー検出回路３５にキヤリーイン信号CIと共に入
力する。先行キヤリー検出回路３５はこれら入力
信号に応じて、それぞれの先行検出されたデイジ
ツトキヤリー信号C0，C1，C2，C3とキヤリーア
ウト信号Ｃ−OUTを出力する。第１図のように、
デイジツトキヤリー信号C0，C1，C2，C3はそれ
ぞれ出力選択回路２０，２１，２２，２３に入力
する。
ツト発生信号の対PD0，GD0；PD1，GD1；
PD2，GD2；PD3，GD3は、それぞれ先行キヤリ
ー検出回路３５にキヤリーイン信号CIと共に入
力する。先行キヤリー検出回路３５はこれら入力
信号に応じて、それぞれの先行検出されたデイジ
ツトキヤリー信号C0，C1，C2，C3とキヤリーア
ウト信号Ｃ−OUTを出力する。第１図のように、
デイジツトキヤリー信号C0，C1，C2，C3はそれ
ぞれ出力選択回路２０，２１，２２，２３に入力
する。
出力選択回路２０，２１，２２，２３は、入力
信号に応じて選択されたモードに応じて所望の演
算結果を出力する。演算結果は、第１図に４ビツ
トからなる出力デイジツト信号F0，F1，F2，F3
で示されている。後述するような特定の実施例で
考える時には、F0の４ビツトはF00，F01，F02，
F03で示される（例えば第２図のように）。
信号に応じて選択されたモードに応じて所望の演
算結果を出力する。演算結果は、第１図に４ビツ
トからなる出力デイジツト信号F0，F1，F2，F3
で示されている。後述するような特定の実施例で
考える時には、F0の４ビツトはF00，F01，F02，
F03で示される（例えば第２図のように）。
次に本発明に従つて第１図のデイジツト加算器
１０，１１，１２，１３の好適例を示す第２図〜
第７図を説明する。
１０，１１，１２，１３の好適例を示す第２図〜
第７図を説明する。
これらデイジツト加算器は同じように動作する
ので、第２図〜第７図にはデイジツト加算器１０
の実施例のみを示す。第１図に示された他のデイ
ジツト加算器１１，１２，１３の実施例は第２図
〜第７図から明らかである。
ので、第２図〜第７図にはデイジツト加算器１０
の実施例のみを示す。第１図に示された他のデイ
ジツト加算器１１，１２，１３の実施例は第２図
〜第７図から明らかである。
まず、入力演算数のゼロデイジツトA0とB0を
受け取つた第１図のデイジツト加算器１０の実施
例の全体を示した第２図を説明する。これらのゼ
ロデイジツトA0とB0はA00，A01，A02，A03と
B00，B01，B02，B03で示される４ビツトからな
つており、モード信号M0，M1，M2と共に入力
論理回路３０，３１，３２，３３に入力されて、
対応する伝達信号と発生信号の対P00，G00；
P01，G01；P02，G02；P03，G03を出力するため
に使用される。更に、入力論理回路３２にはビツ
ト信号A02とB02と共にビツト信号B01も入力し、
入力論理回路３３にはビツト信号A03とB03と共
にB01とB02も入力される。これは、入力論理回
路３２と３３によつて生成されるキヤリー伝達信
号とキヤリー発生信号P02，G02とP03，G03が、
BCD演算中に修正信号により発生するどんな相
互ビツト間のキヤリー（減算の場合はボロー）を
も考慮に入れた値を持つことを可能にするためで
ある。なぜなら、これら特定の伝達と発生信号は
相互ビツト間のキヤリーを発生する修正信号の結
果変更されるからである。
受け取つた第１図のデイジツト加算器１０の実施
例の全体を示した第２図を説明する。これらのゼ
ロデイジツトA0とB0はA00，A01，A02，A03と
B00，B01，B02，B03で示される４ビツトからな
つており、モード信号M0，M1，M2と共に入力
論理回路３０，３１，３２，３３に入力されて、
対応する伝達信号と発生信号の対P00，G00；
P01，G01；P02，G02；P03，G03を出力するため
に使用される。更に、入力論理回路３２にはビツ
ト信号A02とB02と共にビツト信号B01も入力し、
入力論理回路３３にはビツト信号A03とB03と共
にB01とB02も入力される。これは、入力論理回
路３２と３３によつて生成されるキヤリー伝達信
号とキヤリー発生信号P02，G02とP03，G03が、
BCD演算中に修正信号により発生するどんな相
互ビツト間のキヤリー（減算の場合はボロー）を
も考慮に入れた値を持つことを可能にするためで
ある。なぜなら、これら特定の伝達と発生信号は
相互ビツト間のキヤリーを発生する修正信号の結
果変更されるからである。
第２図ではモード信号M2がゼロビツトの入力
論理回路３０には入力していない。なぜなら、こ
のビツトはバイナリモードの演算でもBCDモー
ドの演算でも同じ値だからである。好適な具体例
としては、加算演算のため伝達信号と発生信号を
生成する第２図の入力論理回路３０，３１，３
２，３３のそれぞれが従う規則は次の様である。
論理回路３０には入力していない。なぜなら、こ
のビツトはバイナリモードの演算でもBCDモー
ドの演算でも同じ値だからである。好適な具体例
としては、加算演算のため伝達信号と発生信号を
生成する第２図の入力論理回路３０，３１，３
２，３３のそれぞれが従う規則は次の様である。
(1) 真あるいは“１”の伝達信号（P00，P01，
P02，P03）が生成されるのは、（BCD演算に対
しては）修正信号とあらゆる相互ビツト間のキ
ヤリーの発生とを考慮に入れると、入力キヤリ
ーが出力キヤリーを生成する場合である。そう
でない場合は真でない、あるいは“０”の伝達
信号が生成される。
P02，P03）が生成されるのは、（BCD演算に対
しては）修正信号とあらゆる相互ビツト間のキ
ヤリーの発生とを考慮に入れると、入力キヤリ
ーが出力キヤリーを生成する場合である。そう
でない場合は真でない、あるいは“０”の伝達
信号が生成される。
(2) 真あるいは“１”の発生信号（G00，G01，
G02，G03）が生成されるのは、（BCD演算に対
しては）修正信号とあらゆる相互ビツト間のキ
ヤリーの発生とを考慮に入れると、入力キヤリ
ーがあるかないかにかかわらず出力キヤリーが
生成される場合である。そうでない場合は真で
ない、あるいは“０”の発生信号が生成され
る。
G02，G03）が生成されるのは、（BCD演算に対
しては）修正信号とあらゆる相互ビツト間のキ
ヤリーの発生とを考慮に入れると、入力キヤリ
ーがあるかないかにかかわらず出力キヤリーが
生成される場合である。そうでない場合は真で
ない、あるいは“０”の発生信号が生成され
る。
第２図の説明を続けると、それぞれ入力論理回
路３０，３１，３２，３３で生成された伝達信号
と発生信号P00，G00；P01，G01；P02，G02，
P03，G03は、第３図から見てビツトの対S00−
Ｔ，S00−Ｆ；S01−Ｔ，S01−Ｆ；S02−Ｔ，S02
−Ｆ；S03−Ｔ，S03−Ｆからなる第１図に示した
ゼロデイジツト条件和S0−ＴとS0−Ｆを生成す
るために、条件和回路４０，４１，４２，４３に
入力される。前述したように、“Ｔ”の付いた和
はキヤリー入力の存在を想定し、“Ｆ”の付いた
和はキヤリー入力のないことを想定している。
路３０，３１，３２，３３で生成された伝達信号
と発生信号P00，G00；P01，G01；P02，G02，
P03，G03は、第３図から見てビツトの対S00−
Ｔ，S00−Ｆ；S01−Ｔ，S01−Ｆ；S02−Ｔ，S02
−Ｆ；S03−Ｔ，S03−Ｆからなる第１図に示した
ゼロデイジツト条件和S0−ＴとS0−Ｆを生成す
るために、条件和回路４０，４１，４２，４３に
入力される。前述したように、“Ｔ”の付いた和
はキヤリー入力の存在を想定し、“Ｆ”の付いた
和はキヤリー入力のないことを想定している。
又前述したように、これら条件和は相互ビツト
間のキヤリーばかりでなく、BCD演算中に修正
信号により生成するものをも考慮している。第２
図に示したように、これはそれぞれの入力論理回
路３０，３１，３２，３３により生成した伝達と
発生出力と、全ての前段の入力論理回路により生
成した伝達と発生出力とを条件和回路４０，４
１，４２，４３のそれぞれに入力することにより
達成される。それゆえ、条件和回路４０には信号
P00とG00が入力し、条件和回路４１には信号
P01，G01と共に信号P00とG00が入力し、条件和
回路４２には信号P02とG02と共に信号P00，G00，
P01，G01が入力し、条件和回路４３には信号P03
とG03と共に信号P00，G00，P01，G01，P02，
G02が入力している。
間のキヤリーばかりでなく、BCD演算中に修正
信号により生成するものをも考慮している。第２
図に示したように、これはそれぞれの入力論理回
路３０，３１，３２，３３により生成した伝達と
発生出力と、全ての前段の入力論理回路により生
成した伝達と発生出力とを条件和回路４０，４
１，４２，４３のそれぞれに入力することにより
達成される。それゆえ、条件和回路４０には信号
P00とG00が入力し、条件和回路４１には信号
P01，G01と共に信号P00とG00が入力し、条件和
回路４２には信号P02とG02と共に信号P00，G00，
P01，G01が入力し、条件和回路４３には信号P03
とG03と共に信号P00，G00，P01，G01，P02，
G02が入力している。
更に第２図を見ると、P00，G00，P01，G01，
P02，G02，P03，G03という名の伝達信号と発生
信号の全てがデイジツト伝達／発生回路５０に入
力している。このデイジツト伝達／発生回路５０
は、条件和回路４０，４１，４２，４３による条
件和の生成と同時にゼロデイジツトの伝達信号
PD0とゼロデイジツトの発生信号GD0とゼロデシ
マルモード信号DM0を生成する。PD0とGD0信
号は第１図に示した先行キヤリー検出回路３０に
入力する。一方、デシマルモード信号DM0は第
１図のゼロデイジツトの出力選択回路２０に入力
する。
P02，G02，P03，G03という名の伝達信号と発生
信号の全てがデイジツト伝達／発生回路５０に入
力している。このデイジツト伝達／発生回路５０
は、条件和回路４０，４１，４２，４３による条
件和の生成と同時にゼロデイジツトの伝達信号
PD0とゼロデイジツトの発生信号GD0とゼロデシ
マルモード信号DM0を生成する。PD0とGD0信
号は第１図に示した先行キヤリー検出回路３０に
入力する。一方、デシマルモード信号DM0は第
１図のゼロデイジツトの出力選択回路２０に入力
する。
次に第２図の入力論理回路３０，３１，３２，
３３の好適な例をそれぞれ示した第３図〜第６図
を説明する。前述したように、これら入力論理回
路３０，３１，３２，３３はゼロデイジツトの入
力演算数A00，A01，A02，A03とB00，B01，
B02，B03に作用し、BCD処理が必要な時には修
正信号によつて生成された相互ビツト間のキヤリ
ー（あるいはボロー）を考慮に入れながら、入力
演算数に加算（減算）と同時に所定の修正値の加
算を行うというような方法で、バイナリ処理の場
合もBCD処理の場合も信号P00，G00；P01，
G01；P02，G02；P03，G03を生成するように動
作する。
３３の好適な例をそれぞれ示した第３図〜第６図
を説明する。前述したように、これら入力論理回
路３０，３１，３２，３３はゼロデイジツトの入
力演算数A00，A01，A02，A03とB00，B01，
B02，B03に作用し、BCD処理が必要な時には修
正信号によつて生成された相互ビツト間のキヤリ
ー（あるいはボロー）を考慮に入れながら、入力
演算数に加算（減算）と同時に所定の修正値の加
算を行うというような方法で、バイナリ処理の場
合もBCD処理の場合も信号P00，G00；P01，
G01；P02，G02；P03，G03を生成するように動
作する。
もつと詳細に第３図〜第６図を見ると、BCD
修正論理はバイナリ算術論理と併合されていて、
BCDばかりでなくバイナリ演算のための伝達信
号と発生信号を生成するためには、それぞれの入
力論理回路３０，３１，３２，３３としては出力
がそれぞれの普通のORゲートに入力しているた
だ１段のANDゲートが必要なだけである（例え
ば第３図には、信号G00を生成するためにORゲ
ート１９につながるANDゲート１６，１７，１
８が示されている）。信号が通過しなけらばなら
ないゲートの数によりパスの遅延を表わすことが
出来るので、たとえバイナリ算術演算のみが実行
される場合でも通常必要なものと等しいただ２つ
のゲートの遅延のみで、、それぞれの伝達信号と
発生信号P00，G00；P01，G01；P02，G02；P03，
G03が生成されることが分る。
修正論理はバイナリ算術論理と併合されていて、
BCDばかりでなくバイナリ演算のための伝達信
号と発生信号を生成するためには、それぞれの入
力論理回路３０，３１，３２，３３としては出力
がそれぞれの普通のORゲートに入力しているた
だ１段のANDゲートが必要なだけである（例え
ば第３図には、信号G00を生成するためにORゲ
ート１９につながるANDゲート１６，１７，１
８が示されている）。信号が通過しなけらばなら
ないゲートの数によりパスの遅延を表わすことが
出来るので、たとえバイナリ算術演算のみが実行
される場合でも通常必要なものと等しいただ２つ
のゲートの遅延のみで、、それぞれの伝達信号と
発生信号P00，G00；P01，G01；P02，G02；P03，
G03が生成されることが分る。
第３図〜第６図に示されたANDゲートとORゲ
ートにより達成される特定の論理機能は、これら
図面に示された慣習的なANDとORの表示から明
らかである。これは他の図面においてもそうであ
る。この点に関しては、慣習として、ANDゲー
トやORゲートへの“丸”の付いた入力は、“丸”
の付いた入力に入つた信号を反転したものにより
論理処理が行われることを示している。一方、
“丸”の付いたANDゲートやORゲートからの出
力は、ゲート出力を反転したものが“丸”の付い
た出力より得られることを示している。
ートにより達成される特定の論理機能は、これら
図面に示された慣習的なANDとORの表示から明
らかである。これは他の図面においてもそうであ
る。この点に関しては、慣習として、ANDゲー
トやORゲートへの“丸”の付いた入力は、“丸”
の付いた入力に入つた信号を反転したものにより
論理処理が行われることを示している。一方、
“丸”の付いたANDゲートやORゲートからの出
力は、ゲート出力を反転したものが“丸”の付い
た出力より得られることを示している。
次にゼロデイジツトの条件和S00−Ｔ，S00−
Ｆ；S01−Ｔ，S01−Ｆ；S02−Ｔ，S02−Ｆ；S03
−Ｔ，S03−Ｆを生成する第２図の条件和回路４
０，４１，４２，４３の好適な例をそれぞれ示し
た第７図〜第１０図を説明する。前述したよう
に、処理速度への影響の大きなパスは条件和処理
と並行に行われる先行キヤリー検出のパスなの
で、これら条件和回路は好適な実施例を考える場
合は影響の大きなものではない。このように条件
和回路４０，４１，４２，４３の処理速度は先行
キヤリーの生成に必要な処理速度以下でよく、比
較的簡単な論理処理から見ると比較的容易に達成
される。条件和回路４０からは真の和S00−Ｔの
みが生成される。なぜならS00−Ｆは後段の回路
で必要ならばS00−Ｔから生成できるからである。
Ｆ；S01−Ｔ，S01−Ｆ；S02−Ｔ，S02−Ｆ；S03
−Ｔ，S03−Ｆを生成する第２図の条件和回路４
０，４１，４２，４３の好適な例をそれぞれ示し
た第７図〜第１０図を説明する。前述したよう
に、処理速度への影響の大きなパスは条件和処理
と並行に行われる先行キヤリー検出のパスなの
で、これら条件和回路は好適な実施例を考える場
合は影響の大きなものではない。このように条件
和回路４０，４１，４２，４３の処理速度は先行
キヤリーの生成に必要な処理速度以下でよく、比
較的簡単な論理処理から見ると比較的容易に達成
される。条件和回路４０からは真の和S00−Ｔの
みが生成される。なぜならS00−Ｆは後段の回路
で必要ならばS00−Ｔから生成できるからである。
第２図のデイジツト伝達／発生回路５０の好適
な一例を示した第１１図を説明する。このデイジ
ツト伝達／発生回路５０は条件和回路４０，４
１，４２，４３による条件和の生成と同時にゼロ
デイジツトデシマル信号DM0と共にデイジツト
伝達信号PD0とデイジツト発生信号GD0とを生成
する。第１図のように、信号PD0とGD0は第１図
の先行キヤリー検出回路３０に入力する（第１図
のデイジツト加算器１１，１２，１３により生成
された他のデイジツト信号PD1，GD1，PD2，
GD2，PD3，GD3と共に）。一方、ゼロデイジツ
トデシマル信号DM0はゼロデイジツトの出力選
択回路２０に入力する。第１１図において、
PD0，GD0，DM0信号を生成するには単に２つ
のゲートの遅延パスが必要なだけである。後で明
らかになるように、後段よりもむしろ回路５０に
よつてDM0信号を生成することにより、全遅延
時間が増加しない利点がある。
な一例を示した第１１図を説明する。このデイジ
ツト伝達／発生回路５０は条件和回路４０，４
１，４２，４３による条件和の生成と同時にゼロ
デイジツトデシマル信号DM0と共にデイジツト
伝達信号PD0とデイジツト発生信号GD0とを生成
する。第１図のように、信号PD0とGD0は第１図
の先行キヤリー検出回路３０に入力する（第１図
のデイジツト加算器１１，１２，１３により生成
された他のデイジツト信号PD1，GD1，PD2，
GD2，PD3，GD3と共に）。一方、ゼロデイジツ
トデシマル信号DM0はゼロデイジツトの出力選
択回路２０に入力する。第１１図において、
PD0，GD0，DM0信号を生成するには単に２つ
のゲートの遅延パスが必要なだけである。後で明
らかになるように、後段よりもむしろ回路５０に
よつてDM0信号を生成することにより、全遅延
時間が増加しない利点がある。
第１図のゼリデイジツト加算器１０の好適な例
を第２図〜第１１図に関して述べた（他のデイジ
ツト加算器１１，１２，１３，１４は同様の構成
である）ので、次に入力キヤリーCIとデイジツ
ト伝達と発生信号PD0，GD0；PD1，GD1；
PD2，GD2；PD3，GD3とに応じて、先行検出の
デイジツトキヤリーC0，C1，C2，C3と出力キヤ
リーＣ−OUTを生成する、第１図の先行キヤリ
ー検出回路３５の好適な一例を示す第１２図に注
目する。第１２図において、ゼロデイジツトの先
行検出のキヤリーC0は単にキヤリーインCIであ
る。先行検出キヤリーアウトＣ−OUTは、例え
ばもし存在すればより高位のデイジツトに入力さ
れるものである。
を第２図〜第１１図に関して述べた（他のデイジ
ツト加算器１１，１２，１３，１４は同様の構成
である）ので、次に入力キヤリーCIとデイジツ
ト伝達と発生信号PD0，GD0；PD1，GD1；
PD2，GD2；PD3，GD3とに応じて、先行検出の
デイジツトキヤリーC0，C1，C2，C3と出力キヤ
リーＣ−OUTを生成する、第１図の先行キヤリ
ー検出回路３５の好適な一例を示す第１２図に注
目する。第１２図において、ゼロデイジツトの先
行検出のキヤリーC0は単にキヤリーインCIであ
る。先行検出キヤリーアウトＣ−OUTは、例え
ばもし存在すればより高位のデイジツトに入力さ
れるものである。
考慮されるべき第１図の残りの部分としては、
デイジツト出力信号F0，F1，F2，F3（それぞれ
は４ビツトからなつている）により表わされる最
終的演算結果を生成する出力選択回路がある。デ
イジツト加算器１０，１１，１２，１３の場合の
ように、選択回路２１，２２，２３，２４のそれ
ぞれは同じ構成である。それゆえ、第１図に示す
F0出力を生成する（ビツトF00，F01，F02，F03
からなる）ゼロデイジツト選択回路２０の好適な
実施例を、第１図の他のデイジツト選択回路２
１，２２，２３の代表例として考えてよいだろ
う。
デイジツト出力信号F0，F1，F2，F3（それぞれ
は４ビツトからなつている）により表わされる最
終的演算結果を生成する出力選択回路がある。デ
イジツト加算器１０，１１，１２，１３の場合の
ように、選択回路２１，２２，２３，２４のそれ
ぞれは同じ構成である。それゆえ、第１図に示す
F0出力を生成する（ビツトF00，F01，F02，F03
からなる）ゼロデイジツト選択回路２０の好適な
実施例を、第１図の他のデイジツト選択回路２
１，２２，２３の代表例として考えてよいだろ
う。
第１３図〜第１６図では、BCD修正論理は選
択論理と併合されていて、BCD演算であつても
バイナリ演算であつても、ビツト出力信号F00，
F01，F02，F03を生成するには単に２つのゲート
遅延のみでよいことが示されている。この点で
は、第２図と第１１図で示したゼロデイジツト伝
達／発生回路５０のところで述べたように、それ
ぞれの伝達／発生回路内でそれぞれのデイジツト
伝達信号と発生信号PD0，GD0；PD1，GD1；
PD2，GD2；PD3，GD3と同時に生成されるデシ
マルモード信号DM0，DM1，DM2，DM3があ
ることに利点があることが分る。これらデシマル
モード信号DM0，DM1，DM2，DM3は予め生
成されているので、第１３図〜第１６図から明ら
かなように、第１図に示すそれぞれの選択回路２
０，２１，２２，２３の入力時点で、どんな遅延
の増加もなしに使用出来る状態である。このた
め、選択回路２０，２１，２２，２３では単に２
つのゲートの全遅延が加わるのみである。更に、
それぞれのデイジツトキヤリー（選択回路２０に
対してはC0）は最終の時点で入力される……直
線それぞれの選択回路に入力される……ので、選
択回路の２つのゲートの遅延がキヤリーの入力か
ら出力までにかかる全ての遅延である。これはデ
イジツトキヤリーC0，C1，C2，C3が通常最後に
使用可能となるので重要なことである。
択論理と併合されていて、BCD演算であつても
バイナリ演算であつても、ビツト出力信号F00，
F01，F02，F03を生成するには単に２つのゲート
遅延のみでよいことが示されている。この点で
は、第２図と第１１図で示したゼロデイジツト伝
達／発生回路５０のところで述べたように、それ
ぞれの伝達／発生回路内でそれぞれのデイジツト
伝達信号と発生信号PD0，GD0；PD1，GD1；
PD2，GD2；PD3，GD3と同時に生成されるデシ
マルモード信号DM0，DM1，DM2，DM3があ
ることに利点があることが分る。これらデシマル
モード信号DM0，DM1，DM2，DM3は予め生
成されているので、第１３図〜第１６図から明ら
かなように、第１図に示すそれぞれの選択回路２
０，２１，２２，２３の入力時点で、どんな遅延
の増加もなしに使用出来る状態である。このた
め、選択回路２０，２１，２２，２３では単に２
つのゲートの全遅延が加わるのみである。更に、
それぞれのデイジツトキヤリー（選択回路２０に
対してはC0）は最終の時点で入力される……直
線それぞれの選択回路に入力される……ので、選
択回路の２つのゲートの遅延がキヤリーの入力か
ら出力までにかかる全ての遅延である。これはデ
イジツトキヤリーC0，C1，C2，C3が通常最後に
使用可能となるので重要なことである。
結 び
本発明は特に好適な実施例に関して説明された
が、本発明の範囲内での構成や配置や動作や使用
において多くの変化が可能である。
が、本発明の範囲内での構成や配置や動作や使用
において多くの変化が可能である。
例えば、説明は主に加算を対象としていたが、
先に言及したように、説明された詳細な論理はモ
ード信号M0，M1，M2の適当な選択によつて減
算Ａ−Ｂ，Ｂ−Ａ，０−Ｂにも適用される。更
に、他の論理機能（例えばＡとＢの排他的OR）
も適当に１つあるいはそれ以上のモード信号を追
加することにより供給できる。
先に言及したように、説明された詳細な論理はモ
ード信号M0，M1，M2の適当な選択によつて減
算Ａ−Ｂ，Ｂ−Ａ，０−Ｂにも適用される。更
に、他の論理機能（例えばＡとＢの排他的OR）
も適当に１つあるいはそれ以上のモード信号を追
加することにより供給できる。
それゆえ、本発明はここで述べた実施例に限定
されることはなく、添付されたクレームの範囲内
の全ての修正や変形をも包含することは明らかで
ある。
されることはなく、添付されたクレームの範囲内
の全ての修正や変形をも包含することは明らかで
ある。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US69683185A | 1985-01-31 | 1985-01-31 | |
| US696831 | 1985-01-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62500474A JPS62500474A (ja) | 1987-02-26 |
| JPH0577095B2 true JPH0577095B2 (ja) | 1993-10-26 |
Family
ID=24798730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50087686A Granted JPS62500474A (ja) | 1985-01-31 | 1986-01-27 | 高速ｂｃｄ／バイナリ加算器 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0189912B1 (ja) |
| JP (1) | JPS62500474A (ja) |
| CA (1) | CA1257398A (ja) |
| DE (1) | DE3688434T2 (ja) |
| WO (1) | WO1986004699A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4811272A (en) * | 1987-05-15 | 1989-03-07 | Digital Equipment Corporation | Apparatus and method for an extended arithmetic logic unit for expediting selected floating point operations |
| US4805131A (en) * | 1987-07-09 | 1989-02-14 | Digital Equipment Corporation | BCD adder circuit |
| WO1989002120A1 (en) * | 1987-08-25 | 1989-03-09 | Hughes Aircraft Company | High-speed digital adding system |
| GB2270400B (en) * | 1992-09-08 | 1996-09-18 | Sony Corp | Digital audio mixer |
| US5278783A (en) * | 1992-10-30 | 1994-01-11 | Digital Equipment Corporation | Fast area-efficient multi-bit binary adder with low fan-out signals |
| US5928319A (en) * | 1997-11-07 | 1999-07-27 | International Business Machines Corporation | Combined binary/decimal adder unit |
Citations (4)
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| JPS56105540A (en) * | 1980-01-25 | 1981-08-22 | Hitachi Ltd | Adder |
| JPS56152046A (en) * | 1980-04-25 | 1981-11-25 | Nec Corp | Arithmetic and logic circuit |
| JPS58225437A (ja) * | 1982-06-24 | 1983-12-27 | Panafacom Ltd | キヤリ・ルツク・アヘツド加算器 |
| JPS59201144A (ja) * | 1983-04-30 | 1984-11-14 | Toshiba Corp | １０進数演算回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US3958112A (en) | 1975-05-09 | 1976-05-18 | Honeywell Information Systems, Inc. | Current mode binary/bcd arithmetic array |
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| US4172288A (en) * | 1976-03-08 | 1979-10-23 | Motorola, Inc. | Binary or BCD adder with precorrected result |
| JPS5384647A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | High-speed adder for binary and decimal |
| US4245328A (en) * | 1979-01-03 | 1981-01-13 | Honeywell Information Systems Inc. | Binary coded decimal correction apparatus for use in an arithmetic unit of a data processing unit |
| DE3172895D1 (en) * | 1980-07-10 | 1985-12-19 | Int Computers Ltd | Digital adder circuit |
-
1986
- 1986-01-27 JP JP50087686A patent/JPS62500474A/ja active Granted
- 1986-01-27 WO PCT/US1986/000140 patent/WO1986004699A1/en unknown
- 1986-01-29 DE DE19863688434 patent/DE3688434T2/de not_active Expired - Fee Related
- 1986-01-29 EP EP19860101163 patent/EP0189912B1/en not_active Expired - Lifetime
- 1986-01-30 CA CA000500681A patent/CA1257398A/en not_active Expired
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS56105540A (en) * | 1980-01-25 | 1981-08-22 | Hitachi Ltd | Adder |
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| JPS59201144A (ja) * | 1983-04-30 | 1984-11-14 | Toshiba Corp | １０進数演算回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3688434T2 (de) | 1993-08-26 |
| CA1257398A (en) | 1989-07-11 |
| WO1986004699A1 (en) | 1986-08-14 |
| JPS62500474A (ja) | 1987-02-26 |
| EP0189912A2 (en) | 1986-08-06 |
| DE3688434D1 (de) | 1993-06-24 |
| EP0189912B1 (en) | 1993-05-19 |
| EP0189912A3 (en) | 1990-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |