JPH0334795Y2 - - Google Patents
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- Publication number
- JPH0334795Y2 JPH0334795Y2 JP15812984U JP15812984U JPH0334795Y2 JP H0334795 Y2 JPH0334795 Y2 JP H0334795Y2 JP 15812984 U JP15812984 U JP 15812984U JP 15812984 U JP15812984 U JP 15812984U JP H0334795 Y2 JPH0334795 Y2 JP H0334795Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- control circuit
- parallel
- serial
- mode
- Prior art date
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- Expired
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- 238000006243 chemical reaction Methods 0.000 claims description 21
- 238000009125 cardiac resynchronization therapy Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000020169 heat generation Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000011980 disaster recovery test Methods 0.000 description 1
Landscapes
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案はCRT画面に表示するデータを作成す
るCRT用ビデオコントロール回路、特に低速で
動作するICを使用して部品コストを安くすると
ともに消費電力が小さく発熱の少ない高速動作が
可能なCRT用ビデオコントロール回路に関する。
るCRT用ビデオコントロール回路、特に低速で
動作するICを使用して部品コストを安くすると
ともに消費電力が小さく発熱の少ない高速動作が
可能なCRT用ビデオコントロール回路に関する。
〔従来の技術〕
第２図は従来のCRT用ビデオコントロール回
路の一実施例を示すブロツク図である。図中４は
表示データ用メモリ、５はモードデータ用メモ
リ、１５はパラレル・シリアル変換回路、１６は
モードコントロール回路をそれぞれ表している。
路の一実施例を示すブロツク図である。図中４は
表示データ用メモリ、５はモードデータ用メモ
リ、１５はパラレル・シリアル変換回路、１６は
モードコントロール回路をそれぞれ表している。
パラレル・シリアル変換回路１５はCRT画面
に表示するデータのパターンを記憶している表示
データ用メモリ４からパラレル表示データ１１を
取り込み、基準クロツクｈのタイミングでシリア
ル表示データｉに変換し、モードコントロール回
路１６に供給する。又、該モードコントロール回
路１６は表示データのモードを記憶しているモー
ドデータ用メモリ５からモードデータ１２を取り
込み、上記シリアル表示データｉを制御し、
CRT画面の表示情報であるビデオ信号ｊを上記
基準クロツクｈのタイミングで出力する。なお、
上記の表示データ用メモリ４には、例えが”Ａ
“とか”Ｂ“とかの表示するデータのパターンが記
憶されており、又、上記モードデータ用メモリ５
には”反転表示“とか”ブリンク表示“とかの情
報であるモードが記憶されている。
に表示するデータのパターンを記憶している表示
データ用メモリ４からパラレル表示データ１１を
取り込み、基準クロツクｈのタイミングでシリア
ル表示データｉに変換し、モードコントロール回
路１６に供給する。又、該モードコントロール回
路１６は表示データのモードを記憶しているモー
ドデータ用メモリ５からモードデータ１２を取り
込み、上記シリアル表示データｉを制御し、
CRT画面の表示情報であるビデオ信号ｊを上記
基準クロツクｈのタイミングで出力する。なお、
上記の表示データ用メモリ４には、例えが”Ａ
“とか”Ｂ“とかの表示するデータのパターンが記
憶されており、又、上記モードデータ用メモリ５
には”反転表示“とか”ブリンク表示“とかの情
報であるモードが記憶されている。
上述したように、従来例においてはパラレル・
シリアル変換回路１５及びモードコントロール回
路１６を基準クロツクｈに同期して動作させるこ
とにより、ビデオ信号ｊを形成している。従っ
て、CRT画面に高速で表示させる必要がある場
合には、上記ビデオ信号ｊを高速に生成しなけれ
ばならず、上記基準クロツクｈの周波数を高くし
て上記パラレル・シリアル変換回路１５及びモー
ドコントロール回路１６を高速動作させる必要が
生じる。
シリアル変換回路１５及びモードコントロール回
路１６を基準クロツクｈに同期して動作させるこ
とにより、ビデオ信号ｊを形成している。従っ
て、CRT画面に高速で表示させる必要がある場
合には、上記ビデオ信号ｊを高速に生成しなけれ
ばならず、上記基準クロツクｈの周波数を高くし
て上記パラレル・シリアル変換回路１５及びモー
ドコントロール回路１６を高速動作させる必要が
生じる。
即ち、上記パラレル・シリアル変換回路１５、モ
ードコントロール回路１６には高速動作用ICを
使用しなければならず、部品コストが高くなると
共に上記ICを高速動作させた場合、消費電力が
大きくなり、それに伴って発熱が多くなるという
問題点が生じてくる。 さらに、上記モードコン
トロール回路１６は一般にかなり複雑な回路とな
り、また、動作周波数は35MHz程度が限度であ
り、それ以上の周波数では駆動できないという問
題点を有している。
ードコントロール回路１６には高速動作用ICを
使用しなければならず、部品コストが高くなると
共に上記ICを高速動作させた場合、消費電力が
大きくなり、それに伴って発熱が多くなるという
問題点が生じてくる。 さらに、上記モードコン
トロール回路１６は一般にかなり複雑な回路とな
り、また、動作周波数は35MHz程度が限度であ
り、それ以上の周波数では駆動できないという問
題点を有している。
従つて、本考案では上記の問題点を解決し、高
い周波数で駆動出来、かつ部品コストが安く消費
電力および熱の発生の少ない高速CRT用ビデオ
コントロール回路を提供することを技術的課題と
している。
い周波数で駆動出来、かつ部品コストが安く消費
電力および熱の発生の少ない高速CRT用ビデオ
コントロール回路を提供することを技術的課題と
している。
本考案では上記技術的課題を解決するために、
パラレル・シリアル変換回路１３及びモードコン
トロール回路１４を偶数ビツト用と奇数ビツト用
とに分割するとともに上記分割したモードコント
ロール回路６，７の出力をシリアル信号に変換
し、CRT画面の表示情報であるビデオ信号Ｃを
出力するビデオ信号出力回路８を設けている。そ
して、上記ビデオ信号Ｃを取り出すタイミングに
使用する基準クロツクａを上記ビデオ信号出力回
路８に供給するとともに上記基準クロツクａを分
周した分周クロツクｂを上記パラレル・シリアル
変換回路２，３とモードコントロール回路６，７
とに供給したことを特徴としている。
パラレル・シリアル変換回路１３及びモードコン
トロール回路１４を偶数ビツト用と奇数ビツト用
とに分割するとともに上記分割したモードコント
ロール回路６，７の出力をシリアル信号に変換
し、CRT画面の表示情報であるビデオ信号Ｃを
出力するビデオ信号出力回路８を設けている。そ
して、上記ビデオ信号Ｃを取り出すタイミングに
使用する基準クロツクａを上記ビデオ信号出力回
路８に供給するとともに上記基準クロツクａを分
周した分周クロツクｂを上記パラレル・シリアル
変換回路２，３とモードコントロール回路６，７
とに供給したことを特徴としている。
表示データ用メモリ４の内容のうちEVENデ
ータ１０はEVENビツト用パラレル・シリアル
変換回路２に、ODDデータ９はODDビツト用パ
ラレル・シリアル変換回路３にそれぞれ取り込ま
れ、基準クロツクａを分周回路１で分周した分周
クロツクｂのタイミングでパラレルデータからシ
リアルデータに変換され、EVENシリアルデー
タｄ及びODDシリアルデータｅとして出力され
る。又、上記出力ｄ，ｅはモードデータ用メモリ
５の内容とともにそれぞれEVEN用モードコン
トロール回路６及びODD用モードコントロール
回路７に供給され、上記分周クロツクｂのタイミ
ングでモード制御されたモード信号ｆ，ｇを出力
する。そして、上記モード信号ｆ，ｇは基準クロ
ツクａしタイミングでビデオ信号出力回路８によ
りシリアル信号に変換され、ビデオ信号Ｃを出力
している。
ータ１０はEVENビツト用パラレル・シリアル
変換回路２に、ODDデータ９はODDビツト用パ
ラレル・シリアル変換回路３にそれぞれ取り込ま
れ、基準クロツクａを分周回路１で分周した分周
クロツクｂのタイミングでパラレルデータからシ
リアルデータに変換され、EVENシリアルデー
タｄ及びODDシリアルデータｅとして出力され
る。又、上記出力ｄ，ｅはモードデータ用メモリ
５の内容とともにそれぞれEVEN用モードコン
トロール回路６及びODD用モードコントロール
回路７に供給され、上記分周クロツクｂのタイミ
ングでモード制御されたモード信号ｆ，ｇを出力
する。そして、上記モード信号ｆ，ｇは基準クロ
ツクａしタイミングでビデオ信号出力回路８によ
りシリアル信号に変換され、ビデオ信号Ｃを出力
している。
第１図は本考案による高速CRT用ビデオコン
トロール回路の一実施例を示すブロツク図であ
る。なお第２図に関して説明した部分と同部分は
同一記号で指示し、詳細な説明は省略する。
トロール回路の一実施例を示すブロツク図であ
る。なお第２図に関して説明した部分と同部分は
同一記号で指示し、詳細な説明は省略する。
図中１は分周回路、２はEVENビツト用パラ
レル・シリアル変換回路、３はODDビツト用パ
ラレル・シリアル変換回路、６はEVEN用モー
ドコントロール回路、７はODD用モードコント
ロール回路、８はビデオ信号出力回路、１３はパ
ラレル・シリアル変換回路、１４はモードコント
ロール回路をそれぞれ表している。
レル・シリアル変換回路、３はODDビツト用パ
ラレル・シリアル変換回路、６はEVEN用モー
ドコントロール回路、７はODD用モードコント
ロール回路、８はビデオ信号出力回路、１３はパ
ラレル・シリアル変換回路、１４はモードコント
ロール回路をそれぞれ表している。
まず、本考案の構成について説明すると、パラ
レルデータをシリアルデータに変換するパラレ
ル・シリアル変換回路１３は偶数ビツトを処理す
るEVENビツト用パラレル・シリアル変換回路
２と奇数ビツトを処理するODDビツト用パラレ
ル・シリアル変換回路３との２回路に分割されて
いる。そして、表示データ用メモリ４から出力さ
れるパラレルの表示データ１１はODDデータ９
とEVENデータ１０とに分けられ、それぞれ
EVENビツト用パラレル・シリアル変換回路２
とODDビツト用パラレル・シリアル変換回路３
に供給される。又、モードコントロール回路１４
は上記EVENビツト用パラレル・シリアル変換
回路２から出力されるEVENシリアルデータｄ
を制御するEVEN用モードコントロール回路６
と、ODDビツト用パラレル・シリアル変換回路
３から出力されるODDシリアルデータｅを制御
するODD用モードコントロール回路７との２回
路に分割されている。
レルデータをシリアルデータに変換するパラレ
ル・シリアル変換回路１３は偶数ビツトを処理す
るEVENビツト用パラレル・シリアル変換回路
２と奇数ビツトを処理するODDビツト用パラレ
ル・シリアル変換回路３との２回路に分割されて
いる。そして、表示データ用メモリ４から出力さ
れるパラレルの表示データ１１はODDデータ９
とEVENデータ１０とに分けられ、それぞれ
EVENビツト用パラレル・シリアル変換回路２
とODDビツト用パラレル・シリアル変換回路３
に供給される。又、モードコントロール回路１４
は上記EVENビツト用パラレル・シリアル変換
回路２から出力されるEVENシリアルデータｄ
を制御するEVEN用モードコントロール回路６
と、ODDビツト用パラレル・シリアル変換回路
３から出力されるODDシリアルデータｅを制御
するODD用モードコントロール回路７との２回
路に分割されている。
次に本考案の動作について説明すると、
EVENビツト用パラレル・シリアル変換回路２
及びODDビツト用パラレル・シリアル変換回路
３は、基準クロツクａを分周回路１により分周し
た分周クロツクｂのタイミングでパラレルの
EVENデータ１０とODDデータ９とをEVENシ
リアルデータｄとODDシリアルデータｅとにそ
れぞれパラレル・シリアル変換している。そし
て、上記シリアルデータｄ，ｅはそれぞれ
EVEN用モードコントロール回路６とODD用モ
ードコントロール回路７により上記分周クロツク
ｂのタイミングで制御されEVENモード信号ｆ
とODDモード信号ｇとして出力される。その後、
当該モード信号ｆ，ｇをビデオ信号出力回路８に
より基準クロツクａのクイミングでシリアルのビ
デオ信号Ｃに変換している。
EVENビツト用パラレル・シリアル変換回路２
及びODDビツト用パラレル・シリアル変換回路
３は、基準クロツクａを分周回路１により分周し
た分周クロツクｂのタイミングでパラレルの
EVENデータ１０とODDデータ９とをEVENシ
リアルデータｄとODDシリアルデータｅとにそ
れぞれパラレル・シリアル変換している。そし
て、上記シリアルデータｄ，ｅはそれぞれ
EVEN用モードコントロール回路６とODD用モ
ードコントロール回路７により上記分周クロツク
ｂのタイミングで制御されEVENモード信号ｆ
とODDモード信号ｇとして出力される。その後、
当該モード信号ｆ，ｇをビデオ信号出力回路８に
より基準クロツクａのクイミングでシリアルのビ
デオ信号Ｃに変換している。
本考案においては、パラレル・シリアル変換回
路及びモードコントロール回路を偶数ビツト用と
奇数ビツト用とに分割して処理し、該分割した回
路を基準クロツクを２／１に分周した周波数で動
作させることにより、従来技術と同じ効果を得る
ことが出来る。
路及びモードコントロール回路を偶数ビツト用と
奇数ビツト用とに分割して処理し、該分割した回
路を基準クロツクを２／１に分周した周波数で動
作させることにより、従来技術と同じ効果を得る
ことが出来る。
従つて、分周した周波数で動作させるため低速
動作のICを使用して構成することが出来、部品
コストが安くなる。そして、低速動作のため消費
電力及び発熱の少ない回路を提供することが出来
る。
動作のICを使用して構成することが出来、部品
コストが安くなる。そして、低速動作のため消費
電力及び発熱の少ない回路を提供することが出来
る。
又、一般的にモードコントロール回路は複雑な
回路となるため、DRT用ビデオコントロール回
路の動作速度を向上させる上で最大の障害となつ
ており、上記CRT用ビデオコントロール回路の
動作速度に限度があつた。
回路となるため、DRT用ビデオコントロール回
路の動作速度を向上させる上で最大の障害となつ
ており、上記CRT用ビデオコントロール回路の
動作速度に限度があつた。
しかし、本考案においては上記したようにモー
ドコントロール回路をEVEN用とODD用とに分
割した構成をとつている為、従来に比較して、高
速動作が可能となり基準クロツクが50MHz程度で
も動作可能な高速CRT用ビデオコントロール回
路を提供することか出来る。
ドコントロール回路をEVEN用とODD用とに分
割した構成をとつている為、従来に比較して、高
速動作が可能となり基準クロツクが50MHz程度で
も動作可能な高速CRT用ビデオコントロール回
路を提供することか出来る。
第１図は本考案による高速CRT用ビデオコン
トロール回路の一実施例を示すブロツク図、第２
図は従来技術のCRT用ビデオコントロール回路
の一実施例を示すブロツク図である。 １……分周回路、２……EVENビツト用パラ
レル・シリアル変換回路、３……ODDビツト用
パラレル・シリアル変換回路、４……表示データ
用メモリ、５……モードデータ用メモリ、６……
EVEN用モートコントロール回路、７……ODD
用モードコントロール回路、８……ビデオ信号出
力回路、１３……パラレル・シリアル変換回路、
１４……モードコントロール回路。
トロール回路の一実施例を示すブロツク図、第２
図は従来技術のCRT用ビデオコントロール回路
の一実施例を示すブロツク図である。 １……分周回路、２……EVENビツト用パラ
レル・シリアル変換回路、３……ODDビツト用
パラレル・シリアル変換回路、４……表示データ
用メモリ、５……モードデータ用メモリ、６……
EVEN用モートコントロール回路、７……ODD
用モードコントロール回路、８……ビデオ信号出
力回路、１３……パラレル・シリアル変換回路、
１４……モードコントロール回路。
Claims (1)
- CRTに表示するデータのパターンを記憶して
いる表示データ用メモリの内容を取り込み、シリ
アル信号に変換するパラレル・シリアル変換回路
と、該パラレル・シリアル変換回路からの出力を
上記表示データのモードを記憶しているモードデ
ータ用メモリの内容に基づきモード制御するモー
ドコントロル回路とからなるCRT用ビデオコン
トロール回路において、上記パラレル・シリアル
変換かいろ及びモードコントロール回路を偶数ビ
ツト用途と奇数ビツト用とに分割するとともに上
記分割したモードコントロール回路からの出力を
シリアル信号に変換し、CRT画面の表示情報で
あるビデオ信号を出力するビデオ信号出力回路を
設け、かつ上記ビデオ信号を取り出すタイミング
に使用する基準クロツクを上記ビデオ信号出力回
路に供給するとともに上記基準クロツクを分周し
た分周クロツクを上記パラレル・シリアル変換回
路とモードコントロール回路とに供給したことを
特徴とする高速CRT用ビデオコントロール回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15812984U JPH0334795Y2 (ja) | 1984-10-19 | 1984-10-19 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15812984U JPH0334795Y2 (ja) | 1984-10-19 | 1984-10-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6173193U JPS6173193U (ja) | 1986-05-17 |
| JPH0334795Y2 true JPH0334795Y2 (ja) | 1991-07-23 |
Family
ID=30716112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15812984U Expired JPH0334795Y2 (ja) | 1984-10-19 | 1984-10-19 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334795Y2 (ja) |
-
1984
- 1984-10-19 JP JP15812984U patent/JPH0334795Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6173193U (ja) | 1986-05-17 |
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