CN102193891B - 时序调整模块、二线传输系统及时序调整方法 - Google Patents

时序调整模块、二线传输系统及时序调整方法 Download PDF

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一种时序调整模块，用于分别调整多个芯片的时序及时钟，包含有一时序储存单元，用来储存该多个芯片所分别对应的时序及时钟；以及一时序调整单元，耦接于该时序储存单元，用来调整该多个芯片所分别对应的时序及时钟并储存于该时序储存单元，且于接收到对应于该多个芯片的一芯片的一指针信号时，输出该芯片所对应的时序及时钟的信息。

Description

时序调整模块、二线传输系统及时序调整方法
技术领域
本发明是指一种时序调整模块、二线传输系统及时序调整方法，尤指一种可分别调整多个芯片的时序及时钟的时序调整模块、二线传输系统及时序调整方法。
背景技术
总线是主装置(master)与从属装置(slave)之间沟通的工具，用来进行数据、时钟、地址传输，分为串行式及并行式两种。其中，串行总线是将多个数据于同一条数据线上依序传输(一个时间点一个位)，而非像并行一样由数条线一次传输数个位，因此比并行总线节省较多针脚。在串行总线系统中，主装置(或从属装置)利用一接口电路输出单端逻辑信号，而从属装置(或主装置)根据逻辑电平判断接收数据为何。其中，串行外围接口(SerialPeripheral Interface，SPI)及内部集成电路总线(Inter-IntegratedCircuit Bus，I2C)为常见的串行式总线系统。
举例来说，请参考图1，图1是已知使用内部集成电路总线的一系统10的示意图。系统10包含有一主装置100、一时钟线(clock line)CLK、一数据线(data line)DATA及从属装置SLA_1～SLA_N。主装置100包含有一程序102及一驱动单元104。其中，主装置100还包含中央处理器(CPU)、存储器等，而从属装置SLA_1～SLA_N还包含有芯片Chip_1～Chip_N、存储器等，分别用来实现主装置100及从属装置SLA_1～SLA_N的功能，而不限于此。此外，从属装置SLA_1～SLA_N分别对应于从属地址Add_1～Add_N，作为地址的指针。程序102包含有相对应于从属装置SLA_1～SLA_N的应用程序APP_1～APP_N，分别用来产生控制信号Con_1～Con_N，以控制从属装置SLA_1～SLA_N。驱动单元104耦接于程序102，用来根据内部集成电路总线标准的时序及时钟，通过时钟线CLK及数据线DATA，分别将控制信号Con1～ConN依所对应的从属地址Add_1～Add_N传输至从属装置SLA_1～SLA_N。其中，内部集成电路总线标准是设定即时钟(clock)为100千赫兹(KHz)、保持时间(holding time)为150纳秒(ns)及建立时间(setup time)为250纳秒。
详细来说，请参考图2，图2为图1中时钟线CLK及数据线DATA的波形示意图。在理想状态下，当时钟线CLK于高电平时，从属装置SLA_1～SLA_N可进行数据撷取，因此当时钟线CLK于低电平时，数据线DATA可变动为下一个位的值。然而，由于从属装置SLA_1～SLA_N中芯片的元件会产生逻辑延迟(logic delay)，即数据在芯片中各元件传输时会产生延迟，所以当时钟线CLK于低电平时，数据线DATA仍需维持于正确电平一段时间，而不应立即变换为下一位的电平，以供从属装置SLA_1～SLA_N进行数据撷取，此段时间定义为一保持时间T_hold。另外，于时钟线CLK为高电平(即从属装置SLA_1～SLA_N可进行数据撷取)前，数据线DATA中的数据需先达到稳态一段时间，以供从属装置SLA_1～SLA_N进行数据撷取，此段时间定义为一建立时间T_set。
然而，使用内部集成电路总线标准的时序及时钟进行传输，由于时序及时钟是固定的，因此在使用上较缺乏弹性。举例来说，因应各芯片的需求，其芯片的保持时间及建立时间未必能配合内部集成电路总线标准的150纳秒及250纳秒。
因此，已知技术提出一种二线传输的技术，其与内部集成电路总线的差别在于其时序非限定于150纳秒，即各芯片所使用的时序(即保持时间及建立时间等)会有所不同。在此情况下，主装置100上的内部集成电路总线硬件控制器或利用输入/输出接脚(I/O pins)仿真的软件控制器无法与使用不同时序的芯片沟通。如此一来，由于内部集成电路总线硬件控制器通常无法调整其时序(如Qaulcomm 7 and 8 series platform)，因此已知技术中是利用调整输入/输出接脚仿真的软件控制器的时序，使其符合所有的芯片需求，以订下一个通用的时序。
然而，此作法可能会因为不同芯片的时序互斥，如从属装置SLA_1中芯片的最大保持时间为300纳秒，而从属装置SLA_2中芯片最小保持时间为400纳秒，造成无法找到一个通用的时序。此外，由于对输入/输出针脚仿真的软件控制器其时序的控制是利用软件来达成，因此一旦遇到中断(Interrupt)或者在具有优先抢占(Priority Preemptive)功能的操作系统下，可能会被其它具有较高优先级的工作夺取控制权。如此一来，针对较敏感的保持时间，就有可能拉大其时间。另外，为了节省电源消耗，部分微处理器(microprocessor)利用二线传输与主机沟通时，会降低其时钟，而无法接受内部集成电路总线标准100千赫兹的时钟。
因此，已知技术在面对不同芯片组合时，必须调整出不同的通用时序，非常耗费时间，而且有可能根本无法找到可以通用的时序；对于不需用到100千赫兹的装置，亦无法减少其时钟，造成不必要的电源消耗。有鉴于此，已知技术实有改进的必要。
发明内容
因此，本发明的主要目的即在于提供一种可分别调整多个芯片的时序及时钟的时序调整模块、二线传输系统及时序调整方法。
本发明揭露一种时序调整模块，用于分别调整多个芯片的时序及时钟。该时序调整模块包含有一时序储存单元，用来储存该多个芯片所分别对应的时序及时钟；以及一时序调整单元，耦接于该时序储存单元，用来调整该多个芯片所分别对应的时序及时钟并储存于该时序储存单元，且于接收到对应于该多个芯片的一芯片的一指针信号时，输出该芯片所对应的时序及时钟的信息。
本发明还揭露一种二线传输系统，包含有多个装置，包含有多个芯片；多个应用程序，对应于该多个装置；一驱动单元，通过一时钟线及一数据线耦接于该多个装置，用来于接收到该多个应用程序的一应用程序所传送的一控制信号时，输出该应用程序所对应的一芯片的一指针信号，并根据该芯片所对应的时序及时钟，传送该控制信号至该芯片所属的装置；以及一时序调整模块，耦接于该驱动单元，用于分别调整该多个芯片的时序及时钟。该时序调整模块包含有一时序储存单元，用来储存该多个芯片所分别对应的时序及时钟；以及一时序调整单元，耦接于该时序储存单元，用来调整该多个芯片所分别对应的时序及时钟并储存于该时序储存单元，且于接收到该应用程序所对应该芯片的指针信号时，输出该芯片所对应的时序及时钟的信息至该驱动单元。
本发明还揭露一种时序调整方法，用于一二线传输系统中，该二线传输系统包含有多个芯片，该时序调整方法包含有调整该多个芯片所分别对应的时序及时钟；储存该多个芯片所分别对应的时序及时钟；以及于接收到对应于该多个芯片的一芯片的一指针信号时，输出该芯片所对应的时序及时钟的信息。
附图说明
图1是已知使用内部集成电路总线的一系统的示意图。
图2为图1中时钟线及数据线的波形示意图。
图3为本发明实施例一二线传输系统的示意图。
图4为本发明实施例的一流程的示意图。
图5为本发明实施例的一流程的示意图。
[主要元件标号说明]
10 系统                   100、300 主装置
102、302 程序             104、304 驱动单元
30 二线传输系统           306 时序调整模块
308 时序储存单元          310 时序调整单元
40、50 流程               402～422、500～510 步骤
CLK 时钟线                DATA 数据线
SLA_1～SLA_N 从属装置     Add_1～Add_N 从属地址
Chip_1～Chip_N 芯片       APP_1～APP_N 应用程序
Con_1～Con_N 控制信号     T_hold 保持时间
T_set 建立时间            F_clock 时钟
具体实施方式
请参考图3，图3为本发明实施例一二线传输系统30的示意图。二线传输系统30包含有一主装置300、一时钟线(clock line)CLK、一数据线(dataline)DATA及从属装置SLA_1～SLA_N。主装置300包含有一程序302、一驱动单元304及一时序调整模块306，其中，主装置300还包含中央处理器(CPU)、存储器等，而从属装置SLA_1～SLA_N还包含有芯片Chip_1～Chip_N、存储器等，分别用来实现主装置300及从属装置SLA_1～SLA_N的功能，而不限于此。此外，从属装置SLA_1～SLA_N分别对应于从属地址Add_1～Add_N，作为地址的指针。程序302包含有相对应于从属装置SLA_1～SLA_N的应用程序APP_1～APP_N，分别用来产生控制信号Con_1～Con_N，以控制从属装置SLA_1～SLA_N。驱动单元304耦接于程序302，其可以是一软件控制器，用来于接收到相对应于应用程序APP_1～APP_N的一应用程序APP_x所产生的控制信号Con_x时，输出应用程序APP_x所对应的芯片Chip_x的从属地址Add_x至时序调整模块306，以取得Chip_x所对应的时序及时钟的信息，并根据芯片Chip_x所对应的时序及时钟，传送控制信号Con_x至芯片Chip_x所属的从属装置SLA_x。时序调整模块306包含有一时序储存单元308及一时序调整单元310。时序储存单元308用来储存芯片Chip_1～Chip_N所分别对应的时序及时钟。时序调整单元310耦接于时序储存单元，用来调整芯片Chip_1～Chip_N所分别对应的时序及时钟并储存于时序储存单元308，且于接收到应用程序APP_x所对应芯片Chip_x的从属地址Add_x时，输出芯片Chip_x所对应的时序及时钟的信息至驱动单元304。如此一来，通过使用不同时序及时钟传送不同芯片Chip_1～Chip_N的控制信号Con_1～Con_N，二线传输系统30不但可以省去找出一个通用时序所需的资源，同时可以使用较省电的时钟进行传输。
简单来说，二线传输系统30与已知系统10相异之处在于二线传输系统30增加时序调整模块306，因此可以利用时序调整单元310调整芯片Chip_1～Chip_N所分别对应的时序及时钟，进而将芯片Chip_1～Chip_N所分别对应的时序及时钟的信息，分别以从属地址Add_1～Add_N为指针储存于时序储存单元308。在此情况下，当驱动单元304接收到控制信号Con_x时，可通过传送从属地址Add_x至时序调整模块306，以获得芯片Chip_x所对应的时序及时钟的信息，并根据芯片Chip_x所对应的时序及时钟，传送控制信号Con_x至芯片Chip_x所属的从属装置SLA_x。如此一来，不但不需耗费资源找出一个通用时序，同时可以使用较省电的时钟进行传输。
详细来说，二线传输系统30的运作，可归纳为一流程40，如图4所示，包含以下步骤：
步骤402：开始。
步骤404：应用程序APP_x传送控制信号Con_x至驱动单元304。
步骤406：驱动单元304传送从属地址Add_x至时序调整模块306。
步骤408：时序调整模块306依从属地址Add_x判断时序储存单元308中是否存有芯片Chip_x所对应的时序及时钟的信息。若是，则进行步骤420；若否，则进行步骤410。
步骤410：时序调整模块306预设芯片Chip_x的一保持时间T_hold为150纳秒、一时钟F_clock为100千赫兹。其中，一建立时间T_set视为时钟低电平周期(clock low cycle)减去保持时间T_hold。
步骤412：判断时钟F_clock是否低于50千赫兹。若是，进行步骤422；若否，则进行步骤414。
步骤414：判断建立时间T_set是否低于250纳秒。若是，将时钟F_clock减少10千赫兹后进行步骤412；若否，则进行步骤416。
步骤416：根据保持时间T_hold及时钟F_clock传送一调整信号Adj至芯片Chip_x，并判断是否收到芯片Chip_x所回传的一确认码(Acknowledgement，ACK)ACK，若是，则进行步骤418；若否，将建立时间T_set增加100纳秒后进行步骤414。其中，增加建立时间T_set可视为减少建立时间T_set。
步骤418：将保持时间T_hold及时钟F_clock设为芯片Chip_x所对应的时序及时钟，并与从属地址Add_x储存于时序储存单元308中。
步骤420：驱动单元304根据芯片Chip_x所对应的时序及时钟，传输控制信号Con_x至芯片Chip_x所属的从属装置SLA_x。
步骤422：结束。
流程40详细说明二线传输系统30在测试并储存各芯片所对应的时序及时钟的信息的操作流程，依此流程操作，不需找出一个通用时序，同时可以使用较省电的时钟进行传输，更可进一步得到各芯片所能运作的最小保持时间，使得软件控制器具有较大的缓冲时间。值得注意的是，流程40仅为本发明的一实施例。本发明的主要精神在于测试并储存各芯片所对应的时序及时钟的信息，并于应用程序欲传送控制信号时，使用各芯片所对应的时序及时钟进行传输，凡依此概念衍生的系统，皆属本发明的范畴，而不限于此。举例来说，亦可使用其它时序及时钟的默认值来进行调整，而调整过程中时序及时钟调整的幅度亦可改变，只要能调整并储存各芯片所对应的时序及时钟的信息即可。再者，流程40中是于应用程序下控制指令时，才进行各芯片所对应的时序及时钟进行调整并储存，实际上亦可在附属装置一接上即进行芯片的时序及时钟调整并储存，如此可省去判断是否有储存芯片的时序及时钟的信息的步骤。
根据本发明的精神，流程40可更进一步归纳为一流程50，如图5所示，包含以下步骤：
步骤500：开始。
步骤502：调整芯片Chip_1～Chip_N所分别对应的时序及时钟。
步骤504：储存芯片Chip_1～Chip_N所分别对应的时序及时钟。
步骤506：于接收到对应于芯片Chip_1～Chip_N的芯片Chip_x的从属地址Add_x时，输出芯片Chip_x所对应的时序及时钟的信息。
步骤508：驱动单元304根据芯片Chip_x所对应的时序及时钟，传输控制信号Con_x。
步骤510：结束。
关于流程50可参考上述说明，在此不再赘述。
在已知技术中，面对不同芯片组合时，必须调整出不同的通用时序，非常耗费时间，而且无法减少其时钟，造成不必要的电源消耗。相较之下，本发明利用不同时序及时钟传送不同芯片的控制信号。如此一来，不但不需找出一个通用时序，同时可以使用较省电的时钟进行传输，还可以利用最小保持时间进行传输，使得软件控制器具有较大的缓冲时间。
综上所述，本发明不需找出一个通用时序，同时可以使用较省电的时钟进行传输，还可以让软件控制器保持时间具有较大的缓冲。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (22)

1.一种时序调整模块，用于分别调整多个芯片的时序及时钟，包含有：
一时序储存单元，用来储存该多个芯片所分别对应的时序及时钟；以及
一时序调整单元，耦接于该时序储存单元，用来调整该多个芯片所分别对应的时序及时钟并储存于该时序储存单元，且于接收到对应于该多个芯片的一芯片的一指针信号时，输出该芯片所对应的时序及时钟的信息，
其中该时序调整单元调整该多个芯片所分别对应的时序及时钟是根据一时序及一时钟传送一调整信号至一第一芯片，并于收到该第一芯片所回传的一确认码时，将该第一芯片所对应的时序及时钟储存于该时序储存单元。
2.根据权利要求1所述的时序调整模块，其中该指针信号是一对应于该芯片的从属地址。
3.根据权利要求1所述的时序调整模块，其中该时序包含有一保持时间及一建立时间，该建立时间为时钟低电平周期减去该保持时间。
4.根据权利要求3所述的时序调整模块，其中该保持时间及该时钟的默认值分别为符合内部集成电路规格的150纳秒及100千赫兹。
5.根据权利要求4所述的时序调整模块，其中于未收到该第一芯片所回传的确认码时，增加该建立时间。
6.根据权利要求5所述的时序调整模块，其中于该建立时间小于一第一默认值时，减少该时钟的频率，并根据该保持时间及该时钟传送该调整信号至该第一芯片。
7.根据权利要求6所述的时序调整模块，其中该第一默认值为符合内部集成电路规格的250纳秒。
8.一种二线传输系统，包含有：
多个装置，包含有多个芯片；
多个应用程序，用来产生多个控制信号，以控制该相对应多个装置；
一驱动单元，耦接于该多个应用程序并通过一时钟线及一数据线耦接于该多个装置，用来于接收到相对应该多个应用程序的一应用程序的一控制信号时，输出该应用程序所对应的一芯片的一指针信号，并根据该芯片所对应的时序及时钟，传送该控制信号至该芯片所属的装置；以及
一时序调整模块，耦接于该驱动单元，用于分别调整该多个芯片的时序及时钟，包含有：
一时序储存单元，用来储存该多个芯片所分别对应的时序及时钟；以及
一时序调整单元，耦接于该时序储存单元，用来调整该多个芯片所分别对应的时序及时钟并储存于该时序储存单元，且于接收到该应用程序所对应该芯片的指针信号时，输出该芯片所对应的时序及时钟的信息至该驱动单元，
其中该时序调整单元调整该多个芯片所分别对应的时序及时钟是根据一时序及一时钟传送一调整信号至一第一芯片，并于收到该第一芯片所回传的一确认码时，将该第一芯片所对应的时序及时钟储存于该时序储存单元。
9.根据权利要求8所述的二线传输系统，其中该驱动单元是一软件。
10.根据权利要求8所述的二线传输系统，其中该指针信号是一对应于该芯片的从属地址。
11.根据权利要求8所述的二线传输系统，其中该时序包含有一保持时间及一建立时间，该建立时间为时钟低电平周期减去该保持时间。
12.根据权利要求11所述的二线传输系统，其中该保持时间及该时钟的默认值分别为符合内部集成电路规格的150纳秒及100千赫兹。
13.根据权利要求12所述的二线传输系统，其中于未收到该第一芯片所回传的确认码时，增加该建立时间。
14.根据权利要求13所述的二线传输系统，其中于该建立时间小于一第一默认值时，减少该时钟的频率，并根据该保持时间及该时钟传送该调整信号至该芯片。
15.根据权利要求14所述的二线传输系统，其中该第一默认值为符合内部集成电路规格的250纳秒。
16.一种时序调整方法，用于一二线传输系统中，该二线传输系统包含有多个芯片，该时序调整方法包含有：
调整该多个芯片所分别对应的时序及时钟；
储存该多个芯片所分别对应的时序及时钟；
于接收到对应于该多个芯片的一芯片的一指针信号时，输出该芯片所对应的时序及时钟的信息；以及
一驱动单元根据该芯片所对应的时序及时钟，进行一控制信号的传输，
其中调整该多个芯片所分别对应的时序及时钟包含有：
根据一时序及一时钟传送一调整信号至一第一芯片；以及
于收到该第一芯片所回传的一确认码时，储存该第一芯片所对应的时序及时钟。
17.根据权利要求16所述的时序调整方法，其中该指针信号是一对应于该芯片的从属地址。
18.根据权利要求16所述的时序调整方法，其中该时序包含有一保持时间及一建立时间，该建立时间为时钟低电平周期减去该保持时间。
19.根据权利要求18所述的时序调整方法，其中该保持时间及该时钟的默认值分别为符合内部集成电路规格的150纳秒及100千赫兹。
20.根据权利要求19所述的时序调整方法，其中于未收到该第一芯片所回传的确认码时，增加该建立时间。
21.根据权利要求20所述的时序调整方法，其中于该建立时间小于一第一默认值时，减少该时钟的频率，并根据该保持时间及该时钟传送该调整信号至该第一芯片。
22.根据权利要求21所述的时序调整方法，其中该第一默认值为符合内部集成电路规格的250纳秒。
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