JP5536023B2 - バスシステムおよび情報処理機器 - Google Patents

Description

本発明は、バスシステムおよび情報処理機器に関し、特に、マスター・スレーブ形式のＳＰＩ（Serial Peripheral Interface）方式のバスシステムにおいて情報処理機器への周辺チップの増設が容易に可能になるバスシステムおよび情報処理機器に関する。

近年、携帯電話、キーテレホンシステム、スマートフォンやノートＰＣ（Personal Computer）等の各種の小型の情報処理機器が、急速に普及し、海外でも、各種の情報処理機器の開発が活発化してきている。

これらの情報処理機器は、益々小型化する一方で、益々高機能化が進み、ＣＰＵ（Central Processing Unit）に対して、目的に応じて随時設置される、メモリや、フラッシュメモリすなわち不揮発性メモリＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）や、Ａ／ＤコンバータやＤ／Ａコンバータ、リアルタイムクロック、スイッチ・キー・ＬＥＤ（Light Emission Diode）・ランプ等のヒューマンインタフェースデバイス、通信インタフェース、マルチメディアカード等を制御するための各種のＩ／Ｏコントローラ用の周辺ＩＣ（Integrated Circuit）チップを、シリアルバスを介してマスター・スレーブ形式で接続する構成が採用されている。

ここで、マスター側となる例えばＣＰＵにスレーブ側の周辺ＩＣチップを接続するシリアルバス形式のバスシステムとしては、Ｉ^２Ｃ（Inter-Integrated Circuit）バス形式、ＳＰＩ（Serial Peripheral Interface）バス形式等の同期式シリアル通信が、非同期のシリアル通信に比して、高速通信が可能な点から、近年では多く採用されるようになってきている。また、特許文献１の特表２００６−５１４７７１号公報「メモリ・デバイス・インタフェースを検出するための方法および装置」にも記載されているように、同期式シリアル通信のうち、４線式のＳＰＩバス形式が、２線式のＩ^２Ｃバス形式よりもより高速化が可能なバス形式として、今後、さらに普及するようになっていくものと想定されている。

ＳＰＩバス形式のバスシステムの構成について、図９を用いて説明する。図９は、ＳＰＩバス形式のバスシステムの一般的な接続構成を示す接続構成図であり、マスター側デバイス１０に対して、スレーブ側デバイスを実装するスレーブ側ＰＫＧ（Package）が、３個、第１スレーブ側ＰＫＧ１１、第２スレーブ側ＰＫＧ１２、第３スレーブ側ＰＫＧ１３としてコネクタ２０を介してカスケード接続されている場合について示している。

つまり、マスター側デバイス１０が実装される基板と各スレーブ側デバイスが実装される第１スレーブ側ＰＫＧ１１、第２スレーブ側ＰＫＧ１２、第３スレーブ側ＰＫＧ１３の各スレーブ側基板とが異なり、マスター側デバイス１０との接続がコネクタ２０を介して行われる場合について示している。なお、図９に示す例では、スレーブ側デバイスが不揮発性メモリＥＥＰＲＯＭの場合を一例として示しており、マスター側デバイス１０が第１スレーブ側ＰＫＧ１１、第２スレーブ側ＰＫＧ１２、第３スレーブ側ＰＫＧ１３それぞれにスレーブ側デバイスとして実装されている不揮発性メモリＥＥＰＲＯＭとの間で読み書きを行うデータを送受信する場合について示している。また、それぞれのＥＥＰＲＯＭは、ＳＰＩバス仕様に準拠したＳＰＩメモリである。

図９に示すように、ＳＰＩバス形式は、第１スレーブ側ＰＫＧ１１、第２スレーブ側ＰＫＧ１２、第３スレーブ側ＰＫＧ１３それぞれに実装されたスレーブ側デバイスを選択するための選択信号を送信するＳＳ（Slave Select）信号線２１ａ，２１ｂ，２１ｃ、送受信するデータの同期用クロックを供給するＳＣＫ（Serial Clock）信号線２２、選択したスレーブ側デバイスにマスター側デバイス１０からデータを送信するＭＯＳＩ（Master Out Slave In）信号線２３、選択したスレーブ側デバイスからマスター側デバイス１０にデータを送信するＭＩＳＯ（Master In Slave Out）信号線２４からなる４線式の信号形式を用いる。

つまり、各第１スレーブ側ＰＫＧ１１、第２スレーブ側ＰＫＧ１２、第３スレーブ側ＰＫＧ１３それぞれには、共通に、ＳＣＫ信号線２２，ＭＯＳＩ信号線２３，ＭＩＳＯ信号線２４の各信号線が接続されて、それぞれに実装されたスレーブ側デバイス（図９の場合、不揮発性メモリＥＥＰＲＯＭ）がマスター側デバイス１０からＳＣＫ信号線２２を経由して供給されるクロック信号に同期して動作するとともに、各スレーブ側デバイスを選択するために、それぞれに個別にＩ／Ｏ（Input／Output）ピンを設けて、ＳＳ信号線２１ａ、ＳＳ信号線２１ｂ、ＳＳ信号線２１ｃが接続されている。ここで、スレーブ側デバイスが１個のみの場合は、ＳＳ信号線２１を、１本のみ用意するか、または、場合によっては、当該スレーブ側デバイスを常時選択している状態に固定して、不要にすることも可能である。つまり、ＳＳ信号線２１は、スレーブ側デバイスの増減に比例して、増減していくことになる。

特表２００６−５１４７７１号公報（第１０−１２頁）

前述したように、現在のＳＰＩバス形式のバスシステムにおいては、スレーブ側デバイスとして、オプション用機能を実現するデバイスを実装したＰＫＧ（Package：基板）がスレーブ側ＰＫＧ（基板）として新規に増設されると、バスシステムとしての信号線（具体的には、スレーブ側デバイスを選択するためのＳＳ信号線）も増加していくことになり、増設したスレーブ側デバイスをマスター側デバイスに接続するためのコネクタの必要ピン数が増加していくことになる。したがって、増設可能なスレーブ側デバイスの個数が、コネクタのピン数（部品仕様）によって制限されることになる。

例えば、オプション用の基板として、情報処理機器の模造品対策用のセキュリティＩＣ（Integrated Circuit）というスレーブ側デバイスを実装したＰＫＧ（基板）を新たに増設して、トレーサビリティ情報を収集管理するようにしようとすると、該当する情報処理機器それぞれに複数のスレーブ側デバイスを新たに増設することが必要になるが、コネクタ２０の必要ピン数が十分には用意されていない場合も生じて、かくのごとき模造品対策を実施する上で支障が生じてしまう。

（本発明の目的）
本発明は、かくのごとき事情に鑑みてなされたものであり、スレーブ側デバイスとして、オプション用の機能を実現するためのスレーブ側デバイスの個数の増減の如何に関わらず、コネクタを経由する信号線の本数が変更にならず、機能の追加等に柔軟に対応することが可能なバスシステムおよび情報処理機器を提供することを、その目的としている。

前述の課題を解決するため、本発明によるバスシステムおよび情報処理機器は、主に、次のような特徴的な構成を採用している。

（１）本発明によるバスシステムは、マスター・スレーブ型の同期式シリアル通信用のバスシステムの一つであるＳＰＩ（Serial Peripheral Interface）バス形式のバスシステムであって、カスケード接続した１ないし複数のスレーブ側デバイスに対してマスター側デバイスから同期用クロックを供給するＳＣＫ（Serial Clock）信号線は、あらかじめ設定された所定ビット数からなる同期用クロックを、１ないし複数の前記スレーブ側デバイスのうち、先頭に接続された第１番目の前記スレーブ側デバイスのみに前記マスター側デバイスから供給し、第２番目以降の前記スレーブ側デバイスそれぞれを、前記所定ビット数分ずつシフトするシフトレジスタを介在させた状態で前記ＳＣＫ信号線にカスケード接続することによって、第２番目以降の前記スレーブ側デバイスそれぞれに対する前記同期用クロックが、第１番目の前記スレーブ側デバイスに供給される前記同期用クロックから、順次、前記所定ビット数ずつ時間が遅れたタイミングで供給される状態にして、各前記スレーブ側デバイスを選択する選択信号を送信するためにそれぞれに対して個別に接続していたＳＳ（Slave Select）信号線を、すべての前記スレーブ側デバイスに共通化した１本のみの信号線とすることを特徴とする。

（２）本発明による情報処理機器は、マスター側デバイスと１ないし複数のスレーブ側デバイスとを備え、前記マスター側デバイスと前記スレーブ側デバイスとの間をマスター・スレーブ型のバスシステムを用いて接続する情報処理機器において、前記バスシステムを、少なくとも前記（１）に記載のバスシステムによって構成することを特徴とする。

本発明のバスシステムおよび情報処理機器によれば、以下のような効果を奏することができる。

スレーブ側デバイスとして例えば新規のオプション用の機能を実現するスレーブ側デバイスを増設しても、バスシステムを構成する信号線は他のスレーブ側デバイスと共通であって、信号線の本数に変更は生じないので、たとえ、新規のスレーブ側デバイスをマスター側デバイスとは異なる基板（Package：ＰＫＧ）に実装するような場合であっても、コネクタの必要ピン数には変更がなく、新規のスレーブ側デバイスを容易に増設することが可能である。

したがって、例えば、情報処理機器の模造品対策用のスレーブ側デバイスとしてトレーサビリティ情報を読み書きするための不揮発性メモリ（ＥＥＰＲＯＭ）を含むセキュリティＩＣが実装された基板（ＰＫＧ）を追加することも容易に実現することができる。

本発明の第１の実施形態におけるＳＰＩバス形式のバスシステムの接続構成を示す接続構成図である。 図１のバスシステムに示した各８ビットシフトレジスタの構成の一例を示すブロック構成図である。 図１のバスシステムの動作タイミングの一例を示すタイムチャートである。 図３のタイミングチャートのうち第１ＳＣＫ信号線、第２ＳＣＫ信号線、第３ＳＣＫ信号線の各信号線それぞれに供給する８ビットの同期用クロックの出力タイミングを説明するための拡大タイムチャートである。 本発明の第２の実施形態におけるＳＰＩバス形式のバスシステムの接続構成を示す接続構成図である。 図５のバスシステムの動作タイミングの一例を示すタイムチャートである。 本発明の第３の実施形態におけるＳＰＩバス形式のバスシステムの接続構成を示す接続構成図である。 図７のバスシステムの動作タイミングの一例を示すタイムチャートである。 ＳＰＩバス形式のバスシステムの一般的な接続構成を示す接続構成図である。

以下、本発明によるバスシステムおよび情報処理機器の好適な実施形態について添付図を参照して説明する。なお、本発明によるバスシステムとは、小型の情報処理機器等に実装されているマスター・スレーブ型の同期式シリアル通信用のバスシステムのことであり、また、本発明による情報処理機器とは、携帯電話、キーテレホンシステム、スマートフォンやノートＰＣ（Personal Computer）等の各種の小型の情報処理機器のことであり、これらの情報処理機器は、通常、マスター側デバイスと１ないし複数のスレーブ側デバイスとを備え、前記マスター側デバイスと前記スレーブ側デバイスとの間をマスター・スレーブ型のバスシステムを用いて接続した構成を採用している。ここで、マスター側デバイスは例えばＣＰＵ（Central Processing Unit）等であり、スレーブ側デバイスは、例えば、メモリや、フラッシュメモリすなわち不揮発性メモリＥＥＰＲＯＭや、Ａ／ＤコンバータやＤ／Ａコンバータ、リアルタイムクロック、スイッチ・キー・ＬＥＤ（Light Emission Diode）・ランプ等のヒューマンインタフェースデバイス、通信インタフェース、マルチメディアカード等を制御するための各種のＩ／Ｏコントローラ用の周辺ＩＣ（Integrated Circuit）チップ等が該当する。

（本発明の特徴）
本発明の実施形態の説明に先立って、本発明の特徴についてその概要をまず説明する。本発明は、例えば携帯電話等の小型の情報処理機器に実装されているマスター・スレーブ型の同期式シリアル通信用のバスシステムの一つであるＳＰＩ（Serial Peripheral Interface）バス形式のバスシステムに関するものであり、マスター側デバイスと１ないし複数のスレーブ側デバイスとがカスケード接続されたＳＰＩバス形式のバスシステムにおいて、送受信するデータの同期用クロックをスレーブ側デバイスへ供給するＳＣＫ（Serial Clock）信号線の構成を工夫して、スレーブ側デバイスを選択するためのＳＳ（Slave Select）信号線を１本化することにより、たとえ、スレーブ側デバイスの個数が変動しても、マスター側デバイスとスレーブ側デバイスとの間をカスケード接続している信号線の本数を不変にすることを可能にすることを主要な特徴としている。

より具体的には、例えば、マスター側デバイスとスレーブ側デバイスとの間で交換するオペレーション用コードが８ビットからなっている場合を例に取ると、カスケード接続するスレーブ側デバイスに対してマスター側デバイスから同期用クロックを供給するＳＣＫ（Serial Clock）信号線には、先頭に接続された第１番目のスレーブ側デバイスに供給するための８ビットの同期用クロック（あらかじめ定めたビットレートのクロック）のみを出力し、該同期用クロックを出力する周期としては、現在カスケード接続しているスレーブ側デバイスの個数分すべてに対して８ビットの同期用クロックを順次８ビットずつ遅延させた状態で供給するまでに要する時間またはカスケード接続が可能な最大個数分すべてに対して８ビットの同期用クロックを順次８ビットずつ遅延させた状態で供給するまでに要する時間のいずれかに相当する周期で、出力する。

ここで、あらかじめ設定される同期用クロックの所定ビット数は、マスター側デバイスと各スレーブ側デバイスとの間で交換する、動作規定用のオペレーションコードのビット長に依存して決定される。例えば、オペレーションコードのビット長が１６ビットであった場合には、同期用クロックの所定ビット数を１６ビットに設定し、オペレーションコードのビット長が８ビットであった場合には、同期用クロックの所定ビット数を８ビットに設定することが望ましい。

一方、ＳＣＫ信号線にカスケード接続する第２番目以降のスレーブ側デバイスそれぞれは、８ビットシフトレジスタを介在させた状態でカスケード接続していくことにする。したがって、第２番目以降の各スレーブ側デバイスには、第１番目のスレーブ側デバイスに供給する８ビットの同期用クロックから始まって、前段のスレーブ側デバイスに供給する８ビットの同期用クロックから、８ビットずつタイミングを順次シフトしながら、それぞれに８ビットの同期用クロックを供給するバスシステムになる。

ここで、ＳＣＫ信号線にカスケード接続する８ビットシフトレジスタは、前段のスレーブ側デバイスに供給する８ビットの同期用クロックとの間に例えば（１／４）クロック分のインターバル時間を確保するためには、１６個のフリップフロップを縦列接続したシフトレジスタとして構成し、それぞれの８ビットシフトレジスタを構成するフリップフロップを駆動するためのクロック源として、前記同期用クロックの２倍のビットレートからなるシフト用クロックを供給することが必要である。したがって、該シフト用クロックをマスター側デバイスから各８ビットシフトレジスタに供給するために、ＳＣＫ＿（１／２）信号線をシフト用クロック信号線として新たに追加したバス構成とする。ただし、該シフト用クロックのビットレートは、前記同期用クロックの２倍のビットレートに限るものではなく、前記同期用クロックのビットレートよりも高いビットレートであり、かつ、前記インターバル時間を確保することができ、かつ、前記同期用クロックを前記８ビットのシフトレジスタにおいて確実にラッチすることが可能であれば、如何なるビットレートであっても構わない。

この結果、マスター側デバイスを実装する基板(Package：ＰＫＧ)とスレーブ側デバイスを実装する各スレーブ側基板(Package：ＰＫＧ)とが異なる基板からなっている場合であっても、マスター側デバイスからの８ビットの同期用クロックを契機として、第１番目のスレーブ側デバイスのみならず第２番目以降のスレーブ側デバイスも含むすべてのスレーブ側デバイスそれぞれに対しては、前段のスレーブ側デバイスへの８ビットの同期用クリックよりも８ビットずつ位相をずらした状態でＳＣＫ信号線から８ビットの同期用クロックをそれぞれ供給することが可能な状態が実現するので、スレーブ側デバイスを選択するためのＳＳ信号線を１本化して、すべてのスレーブ側デバイスに共通な信号線とすることが可能になる。

而して、スレーブ側デバイスの増減の如何に関わらず、たとえ、マスター側デバイスと異なる基板上にスレーブ側デバイスが実装されるような場合であっても、コネクタを経由する信号線の本数が変更にならず、機能の追加等に柔軟に対応することが可能なバスシステムおよび情報処理機器を実現することができる。

例えば、携帯電話の主装置のマザーボード上にマスター側デバイスとして実装されたメインＰＫＧ上のＣＰＵ（Central Processing Unit）と、複数のスレーブ側デバイスとして、複数のサブＰＫＧ上それぞれに実装された不揮発性メモリＥＥＰＲＯＭ（（Electrically Erasable Programmable Read-Only Memory：ただし、ＳＰＩバス仕様に準拠するＳＰＩメモリ）とをカスケード接続したバスシステムを構成する場合であっても、ＳＳ信号線が送信するスレーブ側デバイスの選択信号であるＳＰＩメモリのチップセレクト信号を各ＳＰＩメモリに共通に１本化しているので、信号線の数を増やすことなく、コネクタのピン制限を回避して、スレーブ側デバイスを実装するサブＰＫＧの個数を任意に増加させることが可能となり、機能の追加等に柔軟に対応することができる。

その結果、例えば、情報処理機器の模造品対策を実施するために、トレーサビリティ情報を読み書きするための不揮発性メモリＥＥＰＲＯＭを備えたセキュリティＩＣ（Integrated Circuit）がスレーブ側デバイスとして実装されたサブＰＫＧを新たに追加しようとする場合であっても、信号線の数を増やすことなく、容易に増設することができ、情報処理機器の管理をより確実に実施することができる。

（第１の実施形態）
次に、本発明の第１の実施形態について、図１を用いて詳細に説明する。図１は、本発明の第１の実施形態におけるＳＰＩバス形式のバスシステムの接続構成を示す接続構成図である。図１においても、図９に示した接続構成図と同様、マスター側デバイス１０に対してスレーブ側デバイスを実装するスレーブ側基板（Package：ＰＫＧ）が、３個、第１スレーブ側ＰＫＧ１１、第２スレーブ側ＰＫＧ１２、第３スレーブ側ＰＫＧ１３としてコネクタ２０を介してカスケード接続されている場合について示している。

つまり、図１においても、図９に示した接続構成図と同様、マスター側デバイス１０が実装される基板（Package：ＰＫＧ）とスレーブ側デバイスが実装される第１スレーブ側ＰＫＧ１１、第２スレーブ側ＰＫＧ１２、第３スレーブ側ＰＫＧ１３の各スレーブ側基板とが異なり、マスター側デバイス１０との接続がコネクタ２０を介して行われる場合について示している。なお、図１に示す例においても、スレーブ側デバイスが不揮発性メモリＥＥＰＲＯＭの場合を一例として示しており、マスター側デバイス１０が第１スレーブ側ＰＫＧ１１、第２スレーブ側ＰＫＧ１２、第３スレーブ側ＰＫＧ１３それぞれに実装されている不揮発性メモリＥＥＰＲＯＭとの間で読み書きするデータを送受信する場合を示している。また、それぞれのＥＥＰＲＯＭは、ＳＰＩバス仕様に準拠したＳＰＩメモリである。

図１に示すように、本第１の実施形態においては、選択したスレーブ側デバイスにマスター側デバイス１０からデータを送信するＭＯＳＩ（Master Out Slave In）信号線２３、選択したスレーブ側デバイスからマスター側デバイス１０にデータを送信するＭＩＳＯ（Master In Slave Out）信号線２４については、図９のバスシステムの場合と同じであるが、スレーブ側デバイスを選択するための選択信号を送信するＳＳ（Slave Select）信号線および送受信するデータの同期用クロックを供給するＳＣＫ（Serial Clock）信号線２２が、図９のバスシステムの場合とは異なっており、さらに、前記同期用クロックの２倍のビットレートからなるシフト用クロックを供給するＳＣＫ＿（１／２）信号線２５がシフト用クロック信号線として新たに追加されたバス構成になっている。

つまり、図１のバスシステムの構成においては、スレーブ側デバイスを選択するための選択信号を送信するＳＳ信号線は、ＳＳ＿ＡＬＬ信号線２１として１本化されて、すべてのスレーブ側デバイスに共通になっており、本第１の実施形態においては、マスター側デバイス１０にカスケード接続されている各スレーブ側デバイスのうち、先頭に接続された第１番目の第１スレーブ側ＰＫＧ１１に実装されたスレーブ側デバイスのＥＥＰＲＯＭを選択する選択信号のみを出力するようにしている。

また、例えば、マスター側デバイス１０とスレーブ側デバイスとの間で交換するオペレーション用コードが８ビットからなっている場合を例に取ると、送受信するデータの同期用クロックを供給するＳＣＫ信号線２２には、第１番目のスレーブ側デバイスが実装された第１スレーブ側ＰＫＧ１１に供給するための８ビットの同期用クロックのみをあらかじめ定めたビットレートでマスター側デバイス１０からコネクタ２０を経由して出力している。ここで、同期用クロックのビット数は、オペレーションコードのビット長に基づいて決定すれば良く、オペレーションコードのビット長が１６ビットであれば、同期用クロックのビット数も１６ビットに設定され、オペレーションコードのビット長が８ビットであれば、同期用クロックのビット数も８ビットに設定される。

なお、マスター側デバイス１０から出力する８ビットの同期用クロックの周期は、現在接続している各スレーブ側デバイスへの供給が一巡した後に、第１番目のスレーブ側デバイスが実装された第１スレーブ側ＰＫＧ１１に再度供給するまでの周期であり、現在の接続個数分（つまり、図１の場合は３個分）のスレーブ側デバイスそれぞれに対して８ビットの同期用クロックを順次供給するために要する時間（つまり、図１の場合は３×８ビットの同期用クロックの時間幅と各スレーブ側デバイスの段間のインターバル時間（３×（１／４）クロック＝（３／４）クロック分の時間）との合計時間）に相当する周期である。

マスター側デバイス１０からＳＣＫ信号線２２に出力された第１番目のスレーブ側デバイス向けの８ビットの同期用クロックは、第１ＳＣＫ信号線２２１を経由して第１スレーブ側ＰＫＧ１１に実装されているＥＥＰＲＯＭに供給される。

さらに、第２番目以降にカスケード接続するスレーブ側デバイスそれぞれが実装されている第２スレーブ側ＰＫＧ１２、第３スレーブ側ＰＫＧ１３に対するＳＣＫ信号線２２は、それぞれ、８ビットシフトレジスタ１５、８ビットシフトレジスタ１６を介在させた状態で第２スレーブ側ＰＫＧ１２、第３スレーブ側ＰＫＧ１３それぞれにカスケード接続している。

したがって、第２スレーブ側ＰＫＧ１２、第３スレーブ側ＰＫＧ１３それぞれに実装されている各ＥＥＰＲＯＭには、８ビットずつの同期用クロックを、順次、第１番目のスレーブ側デバイスに供給する８ビットの同期用クロックから、８ビットずつタイミングを順次シフトしながら、それぞれ、第２ＳＣＫ信号線２２２、第３ＳＣＫ信号線２２３を経由して供給することになる。

ここで、ＳＣＫ信号線２２に接続したそれぞれの８ビットシフトレジスタ１５、８ビットシフトレジスタ１６は、前段のスレーブ側デバイスに供給する８ビットの同期用クリックから、該同期用クロックの（１／４）クロック分のインターバル時間を確保するために、１６個のフリップフロップ例えばＤフリップフロップをカスケード接続した構成からなっている。そして、それぞれのＤフリップフロップを駆動するためのクロック源として、前記同期用クロックの２倍のビットレートからなるシフト用クロックを供給することが必要であるので、該シフト用クロックをマスター側デバイスから８ビットシフトレジスタ１５、８ビットシフトレジスタ１６の各Ｄフリップフロップに供給するために、ＳＣＫ＿（１／２）信号線２５を新たに追加している。

つまり、ＳＣＫ＿（１／２）信号線２５を経由してマスター側デバイスから供給する該シフト用クロックは、常時、連続的に出力される信号であり、そのビットレートは、８ビットシフトレジスタ１５、８ビットシフトレジスタ１６それぞれを構成する第１段目のＤフリップフロップが、ＳＣＫ信号線２２上の前段から出力されてくる８ビットの同期用クロックを（１／４）クロック分だけインターバル間隔を置いた後にラッチしてシフトすることができるように、該同期用クロックの２倍のビットレートを有するクロックである。

ＳＣＫ信号線２２に接続したそれぞれの８ビットシフトレジスタ１５、８ビットシフトレジスタ１６の構成の一例を、図２を用いてさらに説明する。図２は、図１のバスシステムに示した８ビットシフトレジスタ１５、８ビットシフトレジスタ１６の構成の一例を示すブロック構成図であり、前述のように、８ビットシフトレジスタ１５、８ビットシフトレジスタ１６のそれぞれが、Ｄフリップフロップを１６段カスケード接続して構成されている場合を示している。

図２に示すように、ＳＣＫ信号線２２から供給される８ビットの同期用クロックは、第１ＳＣＫ信号線２２１を介して第１スレーブ側ＰＫＧ１１に実装されている第１番目のＥＥＰＲＯＭ（（スレーブ側デバイス）に対して供給されるとともに、次段の第２スレーブ側ＰＫＧ１２用の同期用クロックを生成するために、ＳＣＫ信号線２２に接続されている８ビットシフトレジスタ１５を構成する１６段のＤフリップフロップ１５１の第１段目のＤフリップフロップのＤ入力端子に入力される。８ビットシフトレジスタ１５を構成する１６段のＤフリップフロップ１５１の各ＣＬＫ端子には、ＳＣＫ＿（１／２）信号線２５からのシフト用クロックが正論理で常時供給されていて、該シフト用クロックのＰｏｓｉｔｉｖｅ ｅｄｇｅによって、Ｄ入力端子からの同期用クロックをラッチし、次のＰｏｓｉｔｉｖｅ ｅｄｇｅに達した際に、次段のＤフリップフロップにシフト出力すると同時に、Ｄ入力端子からの次の同期用クロックをラッチする動作を繰り返す。

かくのごときシフト動作を繰り返すことによって、最終的に、８ビットシフトレジスタ１５からは、ＳＣＫ信号線２２から供給されてくる８ビットの同期用クロックを、前段の第１スレーブ側ＰＫＧ１１に供給した８ビット同期用クロックから（１／４）クロック分のインターバル間隔を置いた後に、さらに、８ビット分タイミングをシフトした状態の８ビット同期用クロックとして出力されるようになり、第２ＳＣＫ信号線２２２を経由して第２スレーブ側ＰＫＧ１２に実装されているＥＥＰＲＯＭ（スレーブ側デバイス）に供給されるとともに、次段の第３スレーブ側ＰＫＧ１３用の同期用クロックを生成するために、ＳＣＫ信号線２２の後段に接続されている８ビットシフトレジスタ１６を構成する１６段のＤフリップフロップ１６１の第１段目のＤフリップフロップのＤ入力端子に入力される。

８ビットシフトレジスタ１６を構成する１６段のＤフリップフロップ１６１の各ＣＬＫ端子には、前段の８ビットシフトレジスタ１５の場合とは異なり、今度は、ＳＣＫ＿（１／２）信号線２５からのシフト用クロックが負論理で常時供給されていて、該シフト用クロックのＮｅｇａｔｉｖｅ ｅｄｇｅによって、Ｄ入力端子からの同期用クロックをラッチし、次のＮｅｇａｔｉｖｅ ｅｄｇｅに達した際に、次段のＤフリップフロップにシフト出力すると同時に、Ｄ入力端子からの次の同期用クロックをラッチする動作を繰り返す。

かくのごときシフト動作を繰り返すことによって、最終的に、８ビットシフトレジスタ１６からは、ＳＣＫ信号線２２の前段の８ビットシフトレジスタ１５から供給されてくる８ビットの同期用クロックを、前段の第２スレーブ側ＰＫＧ１２に供給した８ビット同期用クロックから（１／４）クロック分のインターバル間隔を置いた後に、さらに、８ビット分タイミングをシフトした状態の８ビット同期用クロックとして出力されるようになり、第３ＳＣＫ信号線２２３を経由して第３スレーブ側ＰＫＧ１３に実装されているＥＥＰＲＯＭ（スレーブ側デバイス）に供給される。

この結果、スレーブ側デバイスを実装する第１スレーブ側ＰＫＧ１１〜第３スレーブ側ＰＫＧ１３それぞれに対しては、（１／４）クロック分のインターバル間隔を設けた状態にすると同時に、８ビットずつ位相を順次ずらした状態でＳＣＫ信号線２２からの８ビットの同期用クロックを供給することになる。

以上に説明した図１のバスシステムの動作タイミングについて、図３のタイムチャートを用いてさらに説明する。図３は、図１のバスシステムの動作タイミングの一例を示すタイムチャートであり、ＳＳ＿ＡＬＬ信号線２１によって第１スレーブ側ＰＫＧ１１に実装されているＥＥＰＲＯＭ（スレーブ側デバイス）を選択している状態を示している。ここで、ＳＳ＿ＡＬＬ信号線２１の選択信号は負論理であり、Ｌｏｗレベルが選択している状態である。

図３のタイムチャートに示すように、送受信するデータの同期用クロックを供給するＳＣＫ信号線２２から分岐して各スレーブ側デバイスそれぞれに供給する第１ＳＣＫ信号線２２１、第２ＳＣＫ信号線２２２、第３ＳＣＫ信号線２２３には、図２において説明したように、８ビットシフトレジスタ１５、８ビットシフトレジスタ１６、ＳＣＫ＿（１／２）信号線２５のシフト用クロックによって、マスター側デバイス１０から出力される８ビットの同期用クロックを順次８ビットずつシフトして、順番に、第１スレーブ側ＰＫＧ１１、第２スレーブ側ＰＫＧ１２、第３スレーブ側ＰＫＧ１３に対する同期用クロックが供給されている。

一方、すべてのスレーブ側デバイスに共通に１本化されているＳＳ＿ＡＬＬ信号線２１は、マスター側デバイス１０から、第１ＳＣＫ信号線２２１を経由して第１スレーブ側ＰＫＧ１１に８ビットの同期用クロックが供給されるタイミングに同期して、８ビットの同期用クロックが供給されている時間の間だけ、第１スレーブ側ＰＫＧ１１を選択するような選択信号を出力している。ここで、図３に示すように、第１ＳＣＫ信号線２２１の同期用クロックの第１ビットのＮｅｇａｔｉｖｅ ｅｄｇｅに同期して、ＳＳ＿ＡＬＬ信号線２１がＬｏｗレベルに遷移して、第１スレーブ側ＰＫＧ１１を選択した状態に遷移し、第１ＳＣＫ信号線２２１の同期用クロックの最終の第８ビットの終了時点で、ＳＳ＿ＡＬＬ信号線２１がＨｉｇｈレベルに遷移して、第１スレーブ側ＰＫＧ１１の選択状態が終了する。

第１ＳＣＫ信号線２２１の同期用クロックが供給され、かつ、ＳＳ＿ＡＬＬ信号線２１が第１スレーブ側ＰＫＧ１１を選択した状態にある場合には、図３のＭＯＳＩ信号線２３、ＭＩＳＯ信号線２４に示すように、マスター側デバイス１０と第１スレーブ側ＰＫＧ１１に実装されているＥＥＰＲＯＭ（スレーブ側デバイス）との間では、８ビットの同期用クロックに同期した状態で、８ビット単位のデータが全二重通信モードで送受信されることになる。なお、ＭＯＳＩ信号線２３、ＭＩＳＯ信号線２４により送受信されるデータの転送動作は、マスター側デバイス１０と第１スレーブ側ＰＫＧ１１に実装されているＥＥＰＲＯＭのいずれかから送信されるオペレーションコードによって決定される。

マスター側デバイス１０が、第１スレーブ側ＰＫＧ１１に実装されているＥＥＰＲＯＭではなく、第２スレーブ側ＰＫＧ１２または第３スレーブ側ＰＫＧ１３に実装されているＥＥＰＲＯＭとの間でデータの送受信を行う状態に切り替えたい場合には、第２ＳＣＫ信号線２２２または第３ＳＣＫ信号線２２３に同期用クロックが供給されるタイミングに同期させて、ＳＳ＿ＡＬＬ信号線２１をＬｏｗレベルに遷移させて、第２スレーブ側ＰＫＧ１２または第３スレーブ側ＰＫＧ１３を選択した状態に設定すれば良い。

次に、図３に示したタイムチャートのうち、マスター側デバイス１０からのＳＣＫ信号線２２上の８ビットの同期用クロックを、８ビットシフトレジスタ１５、８ビットシフトレジスタ１６、および、ＳＣＫ＿（１／２）信号線２５のシフト用クロックによって、８ビットずつ順次シフトさせて、ＳＣＫ信号線２２１の他に、第２ＳＣＫ信号線２２２、第３ＳＣＫ信号線２２３の各信号線それぞれに供給する８ビットの同期用クロックの出力タイミングについて、図４に示す拡大図を用いて説明する。図４は、図３のタイムチャートのうち、第１ＳＣＫ信号線２２１、第２ＳＣＫ信号線２２２、第３ＳＣＫ信号線２２３の各信号線それぞれに供給する８ビットの同期用クロックの出力タイミングを説明するための拡大タイムチャートである。

図４の上段側に示すように、第１スレーブ側ＰＫＧ１１に供給する第１ＳＣＫ信号線２２１の８ビット同期用クロックの各ビットを、ＳＣＫ＿（１／２）信号線２５のシフト用クロックのＰｏｓｉｔｉｖｅ ｅｄｇｅによって、８ビットシフトレジスタ１５にラッチして順次シフトすることにより、８ビット分シフトされた時間後に、ＳＣＫ＿（１／２）信号線２５のシフト用クロックのＰｏｓｉｔｉｖｅ ｅｄｇｅに同期して、第２スレーブ側ＰＫＧ１２に供給する第２ＳＣＫ信号線２２２の８ビット同期用クロックが出力されてくる。

しかる後、図４の下段側に示すように、第２スレーブ側ＰＫＧ１２に供給する第２ＳＣＫ信号線２２２の８ビット同期用クロックの各ビットを、ＳＣＫ＿（１／２）信号線２５のシフト用クロックのＮｅｇａｔｉｖｅ ｅｄｇｅによって、８ビットシフトレジスタ１６にラッチして順次シフトすることにより、さらに、８ビット分シフトした時間後に、ＳＣＫ＿（１／２）信号線２５のシフト用クロックのＮｅｇａｔｉｖｅ ｅｄｇｅに同期して、第３スレーブ側ＰＫＧ１３に供給する第３ＳＣＫ信号線２２３の８ビット同期用クロックが出力されてくる。

つまり、図１のような３個のスレーブ側デバイスの場合に限らず、さらに多くのスレーブ側デバイスをカスケード接続している場合については、スレーブ側ＰＫＧ間でＳＣＫ＿（１／２）信号線２５のシフト用クロックのクロックエッジを正負の順番に交互に切り替えていくようにトグルさせることにより、前段のスレーブ側デバイスに供給される同期用クロックとの間に、（１／４）クロック分のインターバル時間を置くと同時に、８ビット分の時間ずつ遅れたタイミングで出力するように、ＳＣＫ信号線２２上の同期用クロックを順次各８ビットシフトレジスタに取り込むようにすれば良い。

以上に説明したような動作を行うことによって、図１に示したバスシステムは、スレーブ側デバイスを選択するためのＳＳ信号線をＳＳ＿ＡＬＬ信号線２１に１本化して、すべてのスレーブ側デバイスに共通な信号線とすることが可能になり、而して、スレーブ側デバイスの増減の如何に関わらず、たとえ、マスター側デバイスと異なる基板上にスレーブ側デバイスが実装されるような場合であっても、コネクタを経由する信号線の本数が変更にならず、機能の追加等に柔軟に対応することが可能なバスシステムおよび情報処理機器を実現することができる。

なお、図１ないし図４に示した本第１の実施形態においては、８ビットの同期用クロックを用いている例を示したが、本発明はかかる場合に限るものではなく、前述したように、動作を規定するオペレーションコードのビット長に応じて、同期用クロックのビット数を決定すれば、如何なるビット数であっても良い。

また、マスター側デバイス１０から第１スレーブ側ＰＫＧ１１用として出力する同期用クロック（あらかじめ定めたビットレートからなる８ビットの同期用クロック）の周期を、現在接続している各スレーブ側デバイスそれぞれへの同期用クロックの供給が一巡した後に、第１番目のスレーブ側デバイスが実装された第１スレーブ側ＰＫＧ１１に再度供給するまでの周期として、現在カスケード接続しているスレーブ側デバイスの個数分に比例した時間として説明した。しかし、本発明はかかる場合に限るものではなく、マスター側デバイス１０にカスケード接続することが可能なスレーブ側デバイスの最大個数分に比例した時間としても良い。かくのごとく最大個数分に比例した時間とした場合には、スレーブ側デバイスとのデータを送受信する動作が遅くなるという欠点が生じる一方、スレーブ側デバイスの接続台数の増減が発生した場合であっても、マスター側デバイス１０から供給する同期用クロックの周期を変更することが不要であり、各スレーブ側デバイスの動作速度も増減前の状態をそのまま維持することができるという利点が得られる。

また、スレーブ側デバイスを選択するＳＳ＿ＡＬＬ信号線２１の選択信号を、スレーブ側ＰＫＧに供給する場合について説明したが、該選択信号を、第１ＳＣＫ信号線２２１〜第３ＳＣＫ信号線２２３に出力される同期用クロックとの論理積を行うゲート信号として用いるようにしても良い。つまり、ＳＳ＿ＡＬＬ信号線２１の選択信号によって選択したスレーブ側デバイスに対してのみ、同期用クロックを供給するようにしても良い。

また、ＳＣＫ＿（１／２）信号線２５によって供給するシフト用クロックのビットレートをあらかじめ定めた同期用クロックのビットレートの２倍のビットレートに設定する場合について説明したが、前述したように、かかる場合のみに限るものではなく、同期用クロックのビットレートよりも高いビットレートであり、かつ、前述したようなインターバル時間を適切に確保することができ、かつ、同期用クロックを８ビットシフトレジスタ１５、８ビットシフトレジスタ１６において確実にラッチし、シフトすることが可能であれば、如何なるビットレートであっても構わない。

また、一例として、トレーサビリティ情報を読み書きする不揮発性メモリＥＥＰＲＯＭ（ＳＰＩメモリ）を含むセキュリティＩＣを、スレーブ側デバイスとして備える場合について例示したが、セキュリティＩＣの仕様如何によっては、該セキュリティＩＣをマスター側デバイスとして備えるようにしても良い。

（第２の実施形態）
次に、本発明の第２の実施形態について、図５を用いて詳細に説明する。図５は、本発明の第２の実施形態におけるＳＰＩバス形式のバスシステムの接続構成を示す接続構成図である。なお、図５においても、図１に示した接続構成図と同様、マスター側デバイス１０に対してスレーブ側デバイスを実装するスレーブ側基板（Package：ＰＫＧ）が、３個、第１スレーブ側ＰＫＧ１１、第２スレーブ側ＰＫＧ１２、第３スレーブ側ＰＫＧ１３としてコネクタ２０を介してカスケード接続されている場合について示している。

図５に示すように、本第２の実施形態においては、送受信するデータの同期用クロックを供給するＳＣＫ（Serial Clock）信号線２２、選択したスレーブ側デバイスにマスター側デバイス１０からデータを送信するＭＯＳＩ（Master Out Slave In）信号線２３、選択したスレーブ側デバイスからマスター側デバイス１０にデータを送信するＭＩＳＯ（Master In Slave Out）信号線２４、ＳＣＫ信号線２２にカスケードされた８ビットシフトレジスタ１５、８ビットシフトレジスタ１６に対してシフト用クロックを供給するＳＣＫ＿（１／２）信号線２５については、図１のバスシステムの場合と同じであるが、スレーブ側デバイスを選択するための選択信号を送信するＳＳ＿ＡＬＬ（Slave Select_All）信号線２１が、図１のバスシステムの場合とは異なっている。

つまり、図５のバスシステムの構成においては、スレーブ側デバイスを選択するための選択信号を送信するＳＳ＿ＡＬＬ信号線２１は、接地されて、常にＬｏｗレベルに設定されており、第１スレーブ側ＰＫＧ１１、第２スレーブ側ＰＫＧ１２、第３スレーブ側ＰＫＧ１３のいずれも、常に選択されたＥｎａｂｌｅ状態に設定されている。したがって、マスター側デバイス１０およびコネクタ２０からは、ＳＳ＿ＡＬＬ信号線２１を削除して、図１の場合よりも、信号線の本数を削減することが可能になっている。

図５のように、ＳＳ＿ＡＬＬ信号線２１を常にＥｎａｂｌｅ状態に設定しても、第１の実施形態の図３のタイムチャートに示したように、第１スレーブ側ＰＫＧ１１、第２スレーブ側ＰＫＧ１２、第３スレーブ側ＰＫＧ１３それぞれに対してＳＣＫ信号線２２から供給する同期用クロックは、８ビットシフトレジスタ１５、８ビットシフトレジスタ１６により、８ｂｉｔずつタイミングをずらした状態に設定されているので、マスター側デバイス１０と各スレーブ側ＰＫＧに実装されているスレーブ側デバイスとの間で送受信するデータがＭＯＳＩ信号線２３、ＭＩＳＯ信号線２４上で衝突することがなく、いずれのスレーブ側ＰＫＧに実装されているスレーブ側デバイスとの間のデータ通信も問題なく実施することができる。

図５のバスシステムの動作タイミングについて、図６のタイムチャートを用いてさらに説明する。図６は、図５のバスシステムの動作タイミングの一例を示すタイムチャートであり、ＳＳ＿ＡＬＬ信号線２１が常にＥｎａｂｌｅ状態に固定されて、全スレーブ側ＰＫＧを選択している状態を示している。なお、図６においても、図３の場合と同様、ＳＳ＿ＡＬＬ信号線２１の選択信号は負論理であり、Ｌｏｗレベルに設定されている状態を示している。

図５のタイムチャートに示すように、ＳＳ＿ＡＬＬ信号線２１は、図３の場合とは異なり、常にＥｎａｂｌｅ状態に固定されて、第１スレーブ側ＰＫＧ１１、第２スレーブ側ＰＫＧ１２、第３スレーブ側ＰＫＧ１３のいずれも、常に選択されている状態になっている。一方、送受信するデータの同期用クロックを供給するＳＣＫ信号線２２から分岐して各スレーブ側デバイスに供給する第１ＳＣＫ信号線２２１、第２ＳＣＫ信号線２２２、第３ＳＣＫ信号線２２３には、第１の実施形態の場合と同様に、８ビットシフトレジスタ１５、８ビットシフトレジスタ１６、および、ＳＣＫ＿（１／２）信号線２５のシフト用クロックによって、マスター側デバイス１０から出力される８ビットの同期用クロックを順次８ビットずつシフトして、順番に、第１スレーブ側ＰＫＧ１１、第２スレーブ側ＰＫＧ１２、第３スレーブ側ＰＫＧ１３に対する８ビットの同期用クロックとして出力されている。

したがって、第１スレーブ側ＰＫＧ１１、第２スレーブ側ＰＫＧ１２、第３スレーブ側ＰＫＧ１３それぞれに実装されているスレーブ側デバイスは、図６のＭＯＳＩ信号線２３、ＭＩＳＯ信号線２４に示すように、第１ＳＣＫ信号線２２１、第２ＳＣＫ信号線２２２、第３ＳＣＫ信号線２２３からの８ビットの同期用クロックが供給するタイミングになった時点で、直ちに、マスター側デバイス１０との間で、８ビット単位のデータを全二重通信モードで送受信することが可能になる。なお、ＭＯＳＩ信号線２３、ＭＩＳＯ信号線２４により送受信されるデータの転送動作は、図３の場合と同様、マスター側デバイス１０と各スレーブ側ＰＫＧ１１〜１３に実装されているＥＥＰＲＯＭとのいずれかから送信されるオペレーションコードによって決定される。

以上に説明したように、図５に示したバスシステムにおいては、マスター側デバイス１０およびコネクタ２０にＳＳ＿ＡＬＬ信号線２１を用意する必要がなくなり、マスター側デバイス１０内の信号線の本数、コネクタ２０のピン数を図１のバスシステムの場合よりも削減することが可能になるとともに、図１のバスシステムの場合と同様に、スレーブ側デバイスの増減の如何に関わらず、たとえ、マスター側デバイスと異なる基板上にスレーブ側デバイスが実装されるような場合であっても、コネクタを経由する信号線の本数が変更にならず、機能の追加等に柔軟に対応することが可能なバスシステムおよび情報処理機器を実現することができる。

（第３の実施形態）
次に、本発明の第３の実施形態について、図７を用いて詳細に説明する。図７は、本発明の第３の実施形態におけるＳＰＩバス形式のバスシステムの接続構成を示す接続構成図である。図７においても、図１、図５に示した接続構成図と同様、マスター側デバイス１０に対してスレーブ側デバイスを実装するスレーブ側基板（Package：ＰＫＧ）が、３個、第１スレーブ側ＰＫＧ１１、第２スレーブ側ＰＫＧ１２、第３スレーブ側ＰＫＧ１３としてコネクタ２０を介してカスケード接続されている場合について示している。

図７に示すように、本第３の実施形態においては、スレーブ側デバイスを選択するための選択信号を送信するＳＳ＿ＡＬＬ（Slave Select_All）信号線２１、信号線および送受信するデータの同期用クロックを供給するＳＣＫ（Serial Clock）信号線２２、ＳＣＫ信号線２２にカスケードされた８ビットシフトレジスタ１５、８ビットシフトレジスタ１６に対してシフト用クロックを供給するＳＣＫ＿（１／２）信号線２５については、図５のバスシステムの場合と同じであるが、選択したスレーブ側デバイスにマスター側デバイス１０からデータを送信するＭＯＳＩ（Master Out Slave In）信号線２３、選択したスレーブ側デバイスからマスター側デバイス１０にデータを送信するＭＩＳＯ（Master In Slave Out）信号線２４が備えられていない点が、図５や図１のバスシステムの場合とは異なっている。

つまり、図７のバスシステムの構成においては、マスター側デバイスと各スレーブ側デバイスとの間でデータを送受信する信号線が、図５や図１のＭＯＳＩ信号線２３、ＭＩＳＯ信号線２４のように、双方向の全二重通信が可能な２本からなっているのではなく、双方向のピンポン伝送が可能な１本のみのＳＤＩＯ（Single Data Input/Output）信号線２６からなっている場合を示している。かくのごときピンポン伝送を行うバスシステムの構成は、第１スレーブ側ＰＫＧ１１、第２スレーブ側ＰＫＧ１２、第３スレーブ側ＰＫＧ１３それぞれに実装されているスレーブ側デバイス（図７においては、ＥＥＰＲＯＭ（すなわちＳＰＩメモリ））の通信規格としてピンポン伝送機能が備わっている場合に採用することができる。

なお、図７においては、第２の実施形態の図５のバスシステムと同様、ＳＳ＿ＡＬＬ信号線２１を常にＥｎａｂｌｅ状態に設定している例を示しているが、第１の実施形態の図１のバスシステムのように、ＳＳ＿ＡＬＬ信号線２１を接地することなく、マスター側デバイス１０からの選択信号を供給するような構成であっても勿論構わない。

図７に示す構成においては、図５の場合と同様、第１の実施形態の図３のタイムチャートに示したように、第１スレーブ側ＰＫＧ１１、第２スレーブ側ＰＫＧ１２、第３スレーブ側ＰＫＧ１３それぞれに対してＳＣＫ信号線２２から供給する同期用クロックは、８ビットシフトレジスタ１５、８ビットシフトレジスタ１６により、８ｂｉｔずつタイミングをずらした状態に設定されているので、マスター側デバイス１０と各スレーブ側ＰＫＧに実装されているスレーブ側デバイスとの間で送受信するデータがＳＤＩＯ信号線２６上で衝突することなく、いずれのスレーブ側ＰＫＧに実装されているスレーブ側デバイスとの間のデータ通信も問題なく実施することができる。

図７のバスシステムの動作タイミングについて、図８のタイムチャートを用いてさらに説明する。図８は、図７のバスシステムの動作タイミングの一例を示すタイムチャートであり、マスター側デバイス１０とスレーブ側デバイスとの間のデータを１本のＳＤＩＯ信号線２６によりピンポン伝送している状態を示している。なお、図８においても、図６の場合と同様、ＳＳ＿ＡＬＬ信号線２１が常にＥｎａｂｌｅ状態に固定されて、全スレーブ側ＰＫＧを選択している状態であり、Ｌｏｗレベルに常に設定されている状態を示している。

図８のタイミングチャートに示すように、ＳＳ＿ＡＬＬ信号線２１は、図６の場合と同様、常にＥｎａｂｌｅ状態に固定されて、第１スレーブ側ＰＫＧ１１、第２スレーブ側ＰＫＧ１２、第３スレーブ側ＰＫＧ１３のいずれも、常に選択されている状態になっている。一方、送受信するデータの同期用クロックを供給するＳＣＫ信号線２２から分岐して各スレーブ側デバイスに供給する第１ＳＣＫ信号線２２１、第２ＳＣＫ信号線２２２、第３ＳＣＫ信号線２２３には、第１の実施形態の場合と同様に、８ビットシフトレジスタ１５、８ビットシフトレジスタ１６、および、ＳＣＫ＿（１／２）信号線２５のシフト用クロックによって、マスター側デバイス１０から出力される８ビットの同期用クロックを順次８ビットずつシフトして、順番に、第１スレーブ側ＰＫＧ１１、第２スレーブ側ＰＫＧ１２、第３スレーブ側ＰＫＧ１３に対する８ビットの同期用クロックとして出力されている。

したがって、第１スレーブ側ＰＫＧ１１、第２スレーブ側ＰＫＧ１２、第３スレーブ側ＰＫＧ１３それぞれに実装されているスレーブ側デバイスは、図８のＳＤＩＯ信号線２６に示すように、第１ＳＣＫ信号線２２１、第２ＳＣＫ信号線２２２、第３ＳＣＫ信号線２２３からの８ビットの同期用クロックが供給するタイミングになった時点で、直ちに、マスター側デバイス１０との間で、８ビット単位のデータをピンポン伝送モードで送受信することが可能になる。なお、ＳＤＩＯＯ信号線２６により送受信されるデータの転送方向は、マスター側デバイス１０からのオペレーションコードおよび各スレーブ側デバイスのＥＥＰＲＯＭの仕様によって決定される。

以上に説明したように、図７に示したバスシステムにおいては、データを送受信する信号線をＳＤＩＯ信号線１本のみとすることによって、信号線の本数、コネクタ２０のピン数を図１や図５のバスシステムの場合よりも削減することが可能になるとともに、図１や図５のバスシステムの場合と同様に、スレーブ側デバイスの増減の如何に関わらず、たとえ、マスター側デバイスと異なる基板上にスレーブ側デバイスが実装されるような場合であっても、コネクタを経由する信号線の本数が変更にならず、機能の追加等に柔軟に対応することが可能なバスシステムおよび情報処理機器を実現することができる。

以上、本発明の好適な実施形態の構成を説明した。しかし、かかる実施形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではないことに留意されたい。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であることが、当業者には容易に理解できよう。

１０ マスター側デバイス
１１ 第１スレーブ側ＰＫＧ
１２ 第２スレーブ側ＰＫＧ
１３ 第３スレーブ側ＰＫＧ
１５ ８ビットシフトレジスタ
１６ ８ビットシフトレジスタ
２０ コネクタ
２１ ＳＳ＿ＡＬＬ信号線
２１ａ ＳＳ（Slave Select）信号線
２１ｂ ＳＳ（Slave Select）信号線
２１ｃ ＳＳ（Slave Select）信号線
２２ ＳＣＫ（Serial Clock）信号線
２３ ＭＯＳＩ（Master Out Slave In）信号線
２４ ＭＩＳＯ（Master In Slave Out）信号線
２５ ＳＣＫ＿（１／２）信号線
２６ ＳＤＩＯ信号線
１５１ Ｄフリップフロップ
１６１ Ｄフリップフロップ
２２１ 第１ＳＣＫ信号線
２２２ 第２ＳＣＫ信号線
２２３ 第３ＳＣＫ信号線

Claims (9)

1. マスター・スレーブ型の同期式シリアル通信用のバスシステムの一つであるＳＰＩ（Serial Peripheral Interface）バス形式のバスシステムであって、カスケード接続した１ないし複数のスレーブ側デバイスに対してマスター側デバイスから同期用クロックを供給するＳＣＫ（Serial Clock）信号線は、あらかじめ設定された所定ビット数からなる同期用クロックを、１ないし複数の前記スレーブ側デバイスのうち、先頭に接続された第１番目の前記スレーブ側デバイスのみに前記マスター側デバイスから供給し、第２番目以降の前記スレーブ側デバイスそれぞれを、前記所定ビット数分ずつシフトするシフトレジスタを介在させた状態で前記ＳＣＫ信号線にカスケード接続することによって、第２番目以降の前記スレーブ側デバイスそれぞれに対する前記同期用クロックが、第１番目の前記スレーブ側デバイスに供給される前記同期用クロックから、順次、前記所定ビット数ずつ時間が遅れたタイミングで供給される状態にして、各前記スレーブ側デバイスを選択する選択信号を送信するためにそれぞれに対して個別に接続していたＳＳ（Slave Select）信号線を、すべての前記スレーブ側デバイスに共通化した１本のみの信号線とすることを特徴とするバスシステム。
2. あらかじめ設定される前記同期用クロックの前記所定ビット数は、前記マスター側デバイスと各前記スレーブ側デバイスとの間で交換する、動作規定用のオペレーションコードのビット長に依存して決定されることを特徴とする請求項１に記載のバスシステム。
3. 前記所定ビット数からなる前記同期用クロックを前記マスター側デバイスから出力する周期は、現在カスケード接続している前記スレーブ側デバイスの個数分すべてに対して前記同期用クロックを供給するまでに要する時間またはカスケード接続が可能な前記スレーブ側デバイスの最大個数分すべてに対して前記同期用クロックを供給するまでに要する時間のいずれかに相当する時間とすることを特徴とする請求項１または２に記載のバスシステム。
4. 前記ＳＣＫ線にカスケード接続された前記シフトレジスタのシフト動作を駆動させるためのシフト用クロックを、前記マスター側デバイスから前記シフトレジスタに供給するためのシフト用クロック信号線を備えていることを特徴とする請求項１ないし３のいずれかに記載のバスシステム。
5. 前記シフト用クロックのビットレートは、前記同期用クロックを前記シフトレジスタにおいてラッチし、かつ、前記スレーブ側デバイスに供給する前記同期用クロックと、前段の前記スレーブ側デバイスに供給する前記同期用クロックとの間にあらかじめ設定したインターバル間隔を確保するために、前記所定ビット数からなる前記同期用クロックのビットレートよりも高いビットレートとすることを特徴とする請求項４に記載のバスシステム。
6. 前記ＳＳ信号線を、すべての前記スレーブ側デバイスを常時選択している状態にイネーブル化した状態に設定し、各前記スレーブ側デバイスは、前記スレーブ側デバイスごとに前記所定ビット数ずつずれたタイミングで供給されてくる前記同期用クロックを受信した時点で、直ちに、前記マスター側デバイスとの間のデータ転送を開始することができることを特徴とする請求項１ないし５のいずれかに記載のバスシステム。
7. 前記マスター側デバイスと前記スレーブ側デバイスとの間のデータ転送を行う信号線が、全二重データ転送動作が可能なＭＯＳＩ（Master Out Slave In）信号線、ＭＩＳＯ（Master In Slave Out）信号線の２本の信号線の代わりに、ピンポン転送動作を行う１本のＳＤＩＯ（Single Data Input/Output）信号線からなっていることを特徴とする請求項１ないし６のいずれかに記載のバスシステム。
8. 前記スレーブ側デバイスまたは前記マスター側デバイスとして、トレーサビリティ情報を読み書きする不揮発性メモリを備えたセキュリティＩＣ（Integrated Circuit）を含んでいることを特徴とする請求項１ないし７のいずれかに記載のバスシステム。
9. マスター側デバイスと１ないし複数のスレーブ側デバイスとを備え、前記マスター側デバイスと前記スレーブ側デバイスとの間をマスター・スレーブ型のバスシステムを用いて接続する情報処理機器において、前記バスシステムを、請求項１ないし８のいずれかに記載のバスシステムによって構成することを特徴とする情報処理機器。

Images