CN116208254A - 信号降速电路、误码检测器和数字信号接收机 - Google Patents

Abstract

本发明涉及电子技术领域，提供一种信号降速电路、误码检测器和数字信号接收机。电路包括：第一降速单元，用于对输入的第一信号进行降速；信号选择器件，与第一降速单元电连接，用于从降速后的第一信号和输入的第二信号中选择出目标信号；第一信号的信号速率高于第二信号的信号速率，第一信号的信号速率范围与第二信号的信号速率范围不同；第二降速单元，与信号选择器件电连接，用于将目标信号降速，以形成多路并行降速信号。由于第一信号的信号速率高于第二信号的信号速率，且第一信号的信号速率范围与第二信号的信号速率范围不同，本发明从第一信号和第二信号组成的较大信号速率范围的信号中选择目标信号进行降速，实现增大信号检测范围。

Description

信号降速电路、误码检测器和数字信号接收机

技术领域

本发明涉及电子技术领域，尤其涉及一种信号降速电路、误码检测器和数字信号接收机。

背景技术

随着光通信技术的不断发展，以光导纤维为传输介质的光通信系统的传输速度也在不断提高。为保证光通信系统的高效传输，如何保证光通信系统中的光通信器件的稳定性和可靠性也变得尤为重要。

在光通信器件的测试中，常常需要使用误码检测器。现有的误码检测器，只能接收光通信协议中如3.25Gbps、10.3125Gbps、25Gbps等固定信号速率点，信号检测范围窄。

发明内容

本发明提供一种信号降速电路、误码检测器和数字信号接收机，用以解决现有技术中误码检测器信号检测范围窄的缺陷。

本发明提供一种信号降速电路，包括：

第一降速单元，用于对输入的第一信号进行降速；

信号选择器件，与所述第一降速单元电连接，用于从降速后的所述第一信号和输入的第二信号中选择出目标信号；所述第一信号的信号速率高于所述第二信号的信号速率，所述第一信号的信号速率范围与所述第二信号的信号速率范围不同；

第二降速单元，与所述信号选择器件电连接，用于将所述目标信号降速，以形成多路并行降速信号。

根据本发明提供的一种信号降速电路，所述信号降速电路还包括时钟恢复单元；所述时钟恢复单元用于将所述第一信号转换成时钟信号，以将所述时钟信号输入至所述第一降速单元和所述第二降速单元。

根据本发明提供的一种信号降速电路，所述第二降速单元选用第一解串器，所述第一解串器输出所述多路并行降速信号；所述时钟恢复单元包括：

第一时钟恢复器件，用于将所述第一信号转换成所述时钟信号；

第一相位稳定单元；与所述第一时钟恢复器件电连接，用于基于所述时钟信号形成相互之间相位一致的第一子时钟信号和第二子时钟信号，以将所述第一子时钟信号输入至所述第一解串器，以及将所述第二子时钟信号输入至所述第一降速单元。

根据本发明提供的一种信号降速电路，所述第一相位稳定单元包括：

第一分路器，用于将所述第一时钟恢复器件的所述时钟信号，分成两路信号速率相同的第一分路信号和第二分路信号；所述第一分路信号作为所述第一子时钟信号；

第一倍频器，与所述第一分路器电连接，用于将输入的所述第二分路信号进行倍频，以将倍频后的第二分路信号输入至所述第一降速单元；所述倍频后的第二分路信号作为所述第二子时钟信号。

根据本发明提供的一种信号降速电路，所述第二降速单元包括：

第二解串器，用于将目标信号进行降速形成两路信号速率相同的第一降速信号和第二降速信号；

第三解串器，与所述第二解串器电连接，用于将所述第一降速信号降速形成多路信号速率相同的第三降速信号；

第四解串器，与所述第二解串器电连接，用于将所述第二降速信号降速形成多路信号速率相同的第四降速信号；多路所述第三降速信号和多路所述第四降速信号作为所述多路并行降速信号；

所述时钟恢复单元包括：

第二时钟恢复器件，用于将所述第一信号转换成所述时钟信号；

第二相位稳定单元，与所述第二时钟恢复器件电连接，用于基于所述时钟信号形成相互之间相位一致的第三子时钟信号、第四子时钟信号和第五子时钟信号，以将所述第三子时钟信号分别输入至所述第三解串器和所述第四解串器，将所述第四子时钟信号输入至所述第二解串器，以及将所述第五子时钟信号输入至所述第一降速单元。

根据本发明提供的一种信号降速电路，所述第二相位稳定单元，包括：

第二分路器，用于将所述第二时钟恢复器件的所述时钟信号，分成两路信号速率相同的第三分路信号和第四分路信号；所述第三分路信号作为所述第三子时钟信号；

第二倍频器，与所述第二分路器电连接，用于将输入的所述第四分路信号进行倍频；

第三分路器，用于将倍频后的所述第四分路信号分成两路信号速率相同的第五分路信号和第六分路信号；所述第五分路信号作为所述第四子时钟信号；

第三倍频器，与所述第三分路器电连接，用于将输入的所述第六分路信号进行倍频，以将倍频后的第六分路信号输入至所述第一降速单元；所述倍频后的第六分路信号作为所述第五子时钟信号。

根据本发明提供的一种信号降速电路，所述信号降速电路还包括分别与所述第一降速单元和所述时钟恢复单元电连接的第四分路器，所述第四分路器用于将输入的第一信号分别输入至所述第一降速单元和所述时钟恢复单元。

根据本发明提供的一种信号降速电路，所述信号选择器件选用单刀双掷开关或电压继电器。

本发明还提供一种误码检测器，包括所述的信号降速电路，以及与所述信号降速电路的第二降速单元电连接的处理器。

本发明还提供一种数字信号接收机，包括所述的误码检测器。

本发明提供的信号降速电路、误码检测器和数字信号接收机，通过信号选择器件从降速后的所述第一信号和输入的第二信号中选择出目标信号，以将目标信号输入第二降速单元形成多路并行降速信号。由于第一信号的信号速率高于所述第二信号的信号速率，且所述第一信号的信号速率范围与所述第二信号的信号速率范围不同，本发明实施例实现从第一信号和第二信号组成的较大信号速率范围的信号中选择目标信号进行降速，实现增大信号检测范围。

附图说明

为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明提供的信号降速电路的电路原理图之一；

图2是本发明提供的信号降速电路的电路原理图之二；

图3是现有技术中解串器的各路信号时序示意图；

图4是本发明提供的信号降速电路的电路原理图之三。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参照图1，本发明的一种信号降速电路100，包括：第一降速单元10、信号选择器件20以及第二降速单元30。

第一降速单元10，用于对输入的第一信号进行降速。其中，第一降速单元10具体可选用各种实现信号降速的电子器件。例如，第一降速单元10可选用解串器。第一信号可以是较高速率的数据信号。例如第一信号可以是信号速率在32Gb/s-64Gb/s范围内的数据信号。

在一个实施例中，第一降速单元10可选用1：2宽带解串器。通过1：2宽带解串器可将输入的第一信号dp/dn分成两路输出信号q1p/q1n、q2p/q2n。输入的第一信号的信号速率最高可达64Gb/s，输出的信号速率范围为3.125Gb/s～32Gb/s。当第一信号可以是信号速率在32Gb/s-64Gb/s范围内的数据信号，经过第一降速单元10后的输出信号速率范围是16Gb/s-32Gb/s范围内的数据信号。

信号选择器件20，与第一降速单元10电连接，用于从降速后的第一信号和输入的第二信号中选择出目标信号。其中第一信号的信号速率高于第二信号的信号速率，第一信号的信号速率范围与第二信号的信号速率范围不同。例如，当第一信号是信号速率在32Gb/s-64Gb/s范围内的数据信号时，第二信号可以是信号速率在1Gb/s-32Gb/s的数据信号，例如3.25Gbps、10.3125Gbps、25Gbps等。

信号选择器件20可选用各种实现信号二选一的器件。例如信号选择器件20可选用单刀双掷开关或电压继电器。通过信号选择器件20可自由选择从降速后的第一信号和输入的第二信号中选择出目标信号，并基于目标信号进行降速。例如第一信号是48Gb/s的数据信号时，经过第一降速单元10得到24Gb/s的数据信号。此时输入的第二信号是10.3125Gbps的数据信号。通过信号选择器件20可选择24Gb/s的数据信号或10.3125Gbps的数据信号进入第二降速单元30进行降速。从而相比现有误码检测器只能输入3.25Gbps、10.3125Gbps、25Gbps等固定信号速率点进行降速，本发明实施例可输入第一信号（例如信号速率为32Gb/s-64Gb/s）和第二信号（例如信号速率为1Gb/s-32Gb/s）组成的较大信号速率范围的数据信号，以进行误码检测。

第二降速单元30，与信号选择器件20电连接，用于将目标信号降速，以形成多路并行降速信号。同样的，第二降速单元30具体可选用各种实现信号降速的电子器件。例如，第二降速单元30可选用解串器。通过第二降速单元30对目标信号的高速信号进行串并转换处理，生成可供FPGA（英文全称Field-Programmable Gate Array，译为现场可编程门阵列）等处理器处理的多路低速并行信号。在其他实施例中，第二降速单元30也可选用串行解串器，通过串行解串器的多级解串器降速得到目标速率的多路并行降速信号。

本发明实施例通过信号选择器件20从降速后的第一信号和输入的第二信号中选择出目标信号，以将目标信号输入第二降速单元30形成多路并行降速信号。由于第一信号的信号速率高于第二信号的信号速率，且第一信号的信号速率范围与第二信号的信号速率范围不同，本发明实现从第一信号和第二信号组成的较大信号速率范围的信号中选择目标信号进行降速，实现增大信号检测范围。另外，本发明实施例也能够实现高速数字信号的降速处理。

根据本发明提供的一种信号降速电路100，请参照图1，信号降速电路100还包括时钟恢复单元40；时钟恢复单元40用于将第一信号转换成时钟信号，以将时钟信号输入至第一降速单元10和第二降速单元30。

现有电路中，往往需要提供与第一信号同步的时钟源输入第一降速单元10和第二降速单元30，保证第一降速单元10的时钟信号和第二降速单元30的时钟信号相位不失调。而本发明实施例通过时钟恢复单元40从第一信号当中恢复出来时钟信号，并将时钟信号输入至第一降速单元10和第二降速单元30，本发明实施例不需要再外接和第一信号同步的时钟信号输入第一降速单元10和第二降速单元30，保证第一降速单元10和第二降速单元30的时钟信号相位不失调，提高第一降速单元10和第二降速单元30的稳定性，提高第一降速单元10的输入信号和时钟信号的同源性，以及提高第二降速单元30的输入信号和时钟信号的同源性。

根据本发明提供的一种信号降速电路100，第二降速单元30选用第一解串器31，第一解串器31输出多路并行降速信号。第一解串器31可选用1：2宽带解串器。通过1：2宽带解串器可将输入的第一信号dp/dn分成两路输出信号q1p/q1n、q2p/q2n。

在本发明实施例的其他方面，请参照图2，时钟恢复单元40包括：第一时钟恢复器件41和第一相位稳定单元42。

第一时钟恢复器件41，用于将第一信号转换成时钟信号。具体的，第一时钟恢复器件41可选用锁相环，第一时钟恢复器件41输入的第一信号是参考信号，第一时钟恢复器件41输出的时钟信号频率范围取决于内部锁相环的VCO（Voltage-controlled oscillator，压控振荡器）频率。在一个实施例中，当第一信号是信号速率在32Gb/s-64Gb/s范围内的数据信号时，通过第一时钟恢复器件41将第一信号转换成500MHz~16GHz的时钟信号。

对于第一降速单元10和第二降速单元30而言，如图3所示，第一降速单元10和第二降速单元30的时钟信号c、输入信号d必须共享一个时钟源，它们需要具有完全相同的频率和相位。如果时钟信号和输入信号之间出现相位失调，第一降速单元10和第二降速单元30就会出现错误的输出信号。

本发明实施例中第一相位稳定单元42与第一时钟恢复器件41电连接，用于基于时钟信号形成相互之间相位一致的第一子时钟信号和第二子时钟信号，以将第一子时钟信号输入至第一解串器31，以及将第二子时钟信号输入至第一降速单元10。从而输入至第一解串器31的第一子时钟信号，与输入至第一降速单元10的第二子时钟信号相位一致，从而降低第一降速单元10和第二降速单元30出现错误的输出信号的风险。

根据本发明提供的一种信号降速电路100，第一相位稳定单元42包括：第一分路器421和第一倍频器422。

第一分路器421，用于将第一时钟恢复器件41的时钟信号，分成两路信号速率相同的第一分路信号和第二分路信号；第一分路信号作为第一子时钟信号。其中，第一分路信号和第二分路信号的速率均与第一时钟恢复器件41输出的时钟信号相同。第一分路信号和第二分路信号可理解为第一时钟恢复器件41的时钟信号划分的两路相同信号。

第一倍频器422，与第一分路器421电连接，用于将输入的第二分路信号进行倍频，以将倍频后的第二分路信号输入至第一降速单元10；倍频后的第二分路信号作为第二子时钟信号。其中，第一倍频器422可使用信号频率加倍的倍频器。

传统的多个解串器的时钟信号之间存在分频关系，即通过将输入解串器A的时钟信号的频率减半，将频率减半后的时钟信号输入下一级解串器B。由于多个解串器的时钟信号之间存在分频关系会导致多个解串器的时钟信号之间的相位随机变化，导致解串器输出错误信号。

本发明实施例通过第一时钟恢复器件41从输入的第一信号中恢复得到时钟信号，并通过第一倍频器422将时钟信号分出的第二分路信号倍频，从而使得输入至第一解串器31的第一子时钟信号，与输入至第一降速单元10的第二子时钟信号相位一致，从而进一步降低第一降速单元10和第二降速单元30的输出错误信号的风险，提高电路的稳定性。

根据本发明提供的一种信号降速电路100，请参照图4，第二降速单元30包括：第二解串器32、第三解串器33以及第四解串器34。

第二解串器32，用于将目标信号进行降速形成两路信号速率相同的第一降速信号和第二降速信号。其中，第二解串器32可选用1：2宽带解串器。通过1：2宽带解串器可将输入的信号dp/dn分成两路输出信号q1p/q1n、q2p/q2n。

第三解串器33，与第二解串器32电连接，用于将第一降速信号降速形成多路信号速率相同的第三降速信号。其中，第三解串器33可选用1：2宽带解串器。通过1：2宽带解串器可将输入的信号dp/dn分成两路输出信号q1p/q1n、q2p/q2n。

第四解串器34，与第二解串器32电连接，用于将第二降速信号降速形成多路信号速率相同的第四降速信号；多路第三降速信号和多路第四降速信号作为多路并行降速信号。其中，第四解串器34可选用1：2宽带解串器。通过1：2宽带解串器可将输入的信号dp/dn分成两路输出信号q1p/q1n、q2p/q2n。

本发明实施例通过第二解串器32、第三解串器33和第四解串器34组成串行解串器的结构，实现对第一信号或第二信号的多级降速。需要说明的是，第二降速单元30不限于第二解串器32、第三解串器33和第四解串器34组成的二级解串器结构，在其他实施例中，第二降速单元30还可以是二级以上的三级解串器结构，四级解串器结构等。第二降速单元30的解串器级数具体可根据实际需要的信号速率确定。

在本发明实施例的其他方面，请参照图4，时钟恢复单元40包括：第二时钟恢复器件43和第二相位稳定单元44。

第二时钟恢复器件43，用于将第一信号转换成时钟信号。具体的，第二时钟恢复器件43可选用锁相环，第二时钟恢复器件43输入的第一信号是参考信号，第一时钟恢复器件41输出的时钟信号频率范围取决于内部锁相环的VCO（Voltage-controlled oscillator，压控振荡器）频率。在一个实施例中，当第一信号是信号速率在32Gb/s-64Gb/s范围内的数据信号时，通过第二时钟恢复器件43将第一信号转换成500MHz~16GHz的时钟信号。

第二相位稳定单元44，与第二时钟恢复器件43电连接，用于基于时钟信号形成相互之间相位一致的第三子时钟信号、第四子时钟信号和第五子时钟信号，以将第三子时钟信号分别输入至第三解串器33和第四解串器34，将第四子时钟信号输入至第二解串器32，以及将第五子时钟信号输入至第一降速单元10。

本发明实施例中第二相位稳定单元44与第二时钟恢复器件43电连接，用于基于时钟信号形成相互之间相位一致的第三子时钟信号、第四子时钟信号和第五子时钟信号，从而使得输入至第三解串器33和第四解串器34的第三子时钟信号的相位，与输入至第二解串器32的第四子时钟信号的相位，以及与输入至第一降速单元10的第五子时钟信号相位一致，从而降低第一降速单元10和第二降速单元30出现错误的输出信号的风险。

在本发明实施例的其他方面，第二相位稳定单元44，包括：第二分路器441、第二倍频器442、第三分路器443和第三倍频器444。

第二分路器441，用于将第二时钟恢复器件43的时钟信号，分成两路信号速率相同的第三分路信号和第四分路信号；第三分路信号作为第三子时钟信号。其中，第三分路信号和第四分路信号的速率均与第二时钟恢复器件43输出的时钟信号相同。第三分路信号和第四分路信号可理解为第二时钟恢复器件43的时钟信号划分的两路相同信号。

第二倍频器442，与第二分路器441电连接，用于将输入的第四分路信号进行倍频。其中，第二倍频器442可使用信号频率加倍的倍频器。

第三分路器443，用于将倍频后的第四分路信号分成两路信号速率相同的第五分路信号和第六分路信号；第五分路信号作为第四子时钟信号。其中，第五分路信号和第六分路信号的速率均与倍频后的第四分路信号相同。第五分路信号和第六分路信号可理解为倍频后的第四分路信号划分的两路相同信号。

第三倍频器444，与第三分路器443电连接，用于将输入的第六分路信号进行倍频，以将倍频后的第六分路信号输入至第一降速单元10；倍频后的第六分路信号作为第五子时钟信号。其中，第三倍频器444可使用信号频率加倍的倍频器。

同理，传统的多个解串器的时钟信号之间存在分频关系，即通过将输入解串器A的时钟信号的频率减半，将频率减半后的时钟信号输入下一级解串器B。由于多个解串器的时钟信号之间存在分频关系会导致多个解串器的时钟信号之间的相位随机变化，导致解串器输出错误信号。

本发明实施例通过第二时钟恢复器件43从输入的第一信号中恢复得到时钟信号，通过第二倍频器442将时钟信号分出的第四分路信号倍频，通过第三倍频器444将输入的第六分路信号进行倍频，从而使得输入至第三解串器33和第四解串器34的第三子时钟信号的相位，与输入至第二解串器32的第四子时钟信号的相位，以及与输入至第一降速单元10的第五子时钟信号相位均一致，从而进一步降低第一降速单元10和第二降速单元30的输出错误信号的风险，提高电路的稳定性。

在本发明实施例的其他方面，信号降速电路100还包括分别与第一降速单元10和时钟恢复单元40电连接的第四分路器50，第四分路器50用于将输入的第一信号分别输入至第一降速单元10和时钟恢复单元40。通过第四分路器50将第一信号划分成两路相同信号分别输入至第一降速单元10和时钟恢复单元40。

本发明还提供一种误码检测器（未图示），包括的信号降速电路100，以及与信号降速电路100的第二降速单元30电连接的处理器。其中，处理器可以是各种逻辑处理器，如FPGA等。

具体的，FPGA的标准管脚用于接收低速测试信号，速率范围为50Mb/s～500Mb/s。FPGA的高速测试信号是通过GTX高速管脚输入，共9路，速率范围为500Mb/s～12.5Gb/s。其中一路GTX高速管脚直接接收输入信号，其速率范围500Mb/s～12.5Gb/s。另外八路GTX高速管脚则分别用于接收信号降速电路100的第二降速单元30电输出的多路并行降速信号。其中多路并行降速信号的每一路信号是信号速率范围12.5Gb/s～64Gb/s的第一信号经过本发明实施例的信号降速电路100降速所得。

上述信号降速电路100可用于误码检测器的结构中。信号降速电路100的具体结构参照上述实施例，由于本误码检测器采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。

本发明还提供一种数字信号接收机（未图示），包括的误码检测器。

上述误码检测器可用于数字信号接收机的结构中。误码检测器的具体结构参照上述实施例，由于本数字信号接收机采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种信号降速电路，其特征在于，包括：

第一降速单元，用于对输入的第一信号进行降速；

信号选择器件，与所述第一降速单元电连接，用于从降速后的所述第一信号和输入的第二信号中选择出目标信号；所述第一信号的信号速率高于所述第二信号的信号速率，所述第一信号的信号速率范围与所述第二信号的信号速率范围不同；

第二降速单元，与所述信号选择器件电连接，用于将所述目标信号降速，以形成多路并行降速信号。

2.根据权利要求1所述的信号降速电路，其特征在于，所述信号降速电路还包括时钟恢复单元；所述时钟恢复单元用于将所述第一信号转换成时钟信号，以将所述时钟信号输入至所述第一降速单元和所述第二降速单元。

3.根据权利要求2所述的信号降速电路，其特征在于，所述第二降速单元选用第一解串器，所述第一解串器输出所述多路并行降速信号；所述时钟恢复单元包括：

第一时钟恢复器件，用于将所述第一信号转换成所述时钟信号；

第一相位稳定单元，与所述第一时钟恢复器件电连接，用于基于所述时钟信号形成相互之间相位一致的第一子时钟信号和第二子时钟信号，以将所述第一子时钟信号输入至所述第一解串器，以及将所述第二子时钟信号输入至所述第一降速单元。

4.根据权利要求3所述的信号降速电路，其特征在于，所述第一相位稳定单元包括：

第一分路器，用于将所述第一时钟恢复器件的所述时钟信号，分成两路信号速率相同的第一分路信号和第二分路信号；所述第一分路信号作为所述第一子时钟信号；

第一倍频器，与所述第一分路器电连接，用于将输入的所述第二分路信号进行倍频，以将倍频后的第二分路信号输入至所述第一降速单元；所述倍频后的第二分路信号作为所述第二子时钟信号。

5.根据权利要求2所述的信号降速电路，其特征在于，所述第二降速单元包括：

第二解串器，用于将目标信号进行降速形成两路信号速率相同的第一降速信号和第二降速信号；

第三解串器，与所述第二解串器电连接，用于将所述第一降速信号降速形成多路信号速率相同的第三降速信号；

第四解串器，与所述第二解串器电连接，用于将所述第二降速信号降速形成多路信号速率相同的第四降速信号；多路所述第三降速信号和多路所述第四降速信号作为所述多路并行降速信号；

所述时钟恢复单元包括：

第二时钟恢复器件，用于将所述第一信号转换成所述时钟信号；

第二相位稳定单元，与所述第二时钟恢复器件电连接，用于基于所述时钟信号形成相互之间相位一致的第三子时钟信号、第四子时钟信号和第五子时钟信号，以将所述第三子时钟信号分别输入至所述第三解串器和所述第四解串器，将所述第四子时钟信号输入至所述第二解串器，以及将所述第五子时钟信号输入至所述第一降速单元。

6.根据权利要求5所述的信号降速电路，其特征在于，所述第二相位稳定单元，包括：

第二分路器，用于将所述第二时钟恢复器件的所述时钟信号，分成两路信号速率相同的第三分路信号和第四分路信号；所述第三分路信号作为所述第三子时钟信号；

第二倍频器，与所述第二分路器电连接，用于将输入的所述第四分路信号进行倍频；

第三分路器，用于将倍频后的所述第四分路信号分成两路信号速率相同的第五分路信号和第六分路信号；所述第五分路信号作为所述第四子时钟信号；

第三倍频器，与所述第三分路器电连接，用于将输入的所述第六分路信号进行倍频，以将倍频后的第六分路信号输入至所述第一降速单元；所述倍频后的第六分路信号作为所述第五子时钟信号。

7.根据权利要求2所述的信号降速电路，其特征在于，所述信号降速电路还包括分别与所述第一降速单元和所述时钟恢复单元电连接的第四分路器，所述第四分路器用于将输入的所述第一信号分别输入至所述第一降速单元和所述时钟恢复单元。

8.根据权利要求1至7任一项所述的信号降速电路，其特征在于，所述信号选择器件选用单刀双掷开关或电压继电器。

9.一种误码检测器，其特征在于，包括权利要求1至8任一项所述的信号降速电路，以及与所述信号降速电路的第二降速单元电连接的处理器。

10.一种数字信号接收机，其特征在于，包括权利要求9所述的误码检测器。

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