CN107147395A - 一种基于双环频率综合的正交调制器输出dac同步电路 - Google Patents

Abstract

本发明公开了一种基于双环频率综合的正交调制器输出DAC同步电路，包括I路频率综合器、Q路频率综合器、I路DAC、Q路DAC和可变延时模块，I路频率综合器产生I路DAC所需的采样时钟，I路DAC对I路DAC采样时钟进行1/N分频处理，一路发送至正交调制器的I路、Q路，使正交调制器I路、Q路数据按照I路分频时钟同步处理和输出，另一路经相位延迟后，输出给Q路频率综合器；Q路频率综合器以I路分频时钟作为参考信号，将其与Q路DAC输出的Q路分频时钟进行鉴相、低通滤波和N倍频，产生Q路DAC采样时钟。本发明解决星载高可靠调制器I/Q路高速DAC输出数据不同步的问题。

Description

一种基于双环频率综合的正交调制器输出DAC同步电路

技术领域

本发明属于卫星通信同步电路技术领域，具体涉及一种基于双环频率综合的正交调制器输出DAC同步电路，可以用于高可靠星载GMSK调制器，也可用于其他星载模拟正交调制器的I、Q路DAC数据同步。

背景技术

随着卫星技术的发展，星载调制器的调制方式须满足带外辐射小、频带利用率高且可靠性高的需求。GMSK调制是一种典型的恒包络数字调制技术，具有带外辐射小、频带利用率及适合非线性信道传输的特点。因此，星载调制器采取GMSK调制方式。GMSK调制器是正交调制器，对于正交调制器而言，基带数据DAC的I/Q同步是影响调制器性能的关键，I/Q基带DAC数据同步直接影响星载调制器的高低温下频谱性能、旁瓣抑制等指标甚至影响解调性能。

如图1所示，现有的GMSK调制器包括数字信号基带成形处理FPGA，用于对I路和Q路数字信号进行基带成形处理；成形后的I路和Q路信号通过高速DAC完成数模转换；高速DAC输出的模拟信号(I+、I-和Q+、Q-)经过电平转换进行微波调制，形成微波调制射频信号。

如图2所示，上述电路中具体的I路DAC和Q路DAC时钟方案为：I路和Q路的采样时钟由一个频率综合器产生，时钟经过差分变换后同时送入I路和Q路DAC，作为DAC的数据采样钟。由于I路DAC和Q路DAC内部独立的分频器，两片DAC内部分频电路独立存在，起始分频时间不能完全保证一致，因此，虽然两片DAC输入时钟为同一时钟源输出的同频同相信号，但2分频后可能出现180度相差，4分频后就会出现4种可能的相差，而电路设计中两片DAC的输入数据均由第一片DAC的4分频时钟产生，图5和图6分别为DAC输出的4分频钟和数据的时序和DAC内部锁相环功能时序，按照芯片手册的时序说明，当4分频时钟对齐时，DAC采样钟刚好对准数据中央，如果相位出现不一致则Q路数据可能会采样临界，导致两路DAC输出数据不同步，进而导致调制器频谱出现杂散频谱。

发明内容：

本发明解决的技术问题是：克服现有星载高可靠调制器实现过程中的由于高速DAC输出数据不同步带来的频谱杂散问题，提供一种基于双环频率综合的正交调制器输出DAC同步电路。

本发明的技术解决方案是：一种基于双环频率综合的正交调制器输出DAC同步电路，该电路包括I路频率综合器、Q路频率综合器、I路DAC、Q路DAC和可变延时模块，其中：

I路频率综合器，用于产生I路DAC所需的采样时钟，将该采样时钟输出至I路DAC，所述I路DAC采样时钟频率记为f_s；

I路DAC，根据I路DAC采样时钟f_s对正交调制器输出的I路数字信号进行数模转换，得到I路模拟信号，对I路DAC采样时钟进行分频处理，得到频率为的I路分频时钟，将I路分频时钟分成两路，一路发送至正交调制器的I路、Q路时钟输入端，使正交调制器I路、Q路数据按照I路分频时钟同步处理和输出，另一路发送至可变延时模块，所述N≥2；

可变延时模块，将I路分频时钟进行相位延迟后，输出给Q路频率综合器；

Q路频率综合器，以I路分频时钟作为参考信号，将其与Q路DAC输出的Q路分频时钟进行鉴相、低通滤波和N倍频，产生Q路DAC采样时钟，输出至Q路DAC，所述Q路DAC采样时钟的频率与I路DAC采样时钟的频率相同；

Q路DAC，根据Q路DAC采样时钟对Q路数字信号进行数模转换，得到Q路模拟信号，对Q路DAC采样时钟进行分频处理，得到频率为的Q路分频时钟，将分频后的时钟发送至Q路频率综合器。

所述I路DAC和Q路DAC输出I路分频时钟和Q路分频时钟分别反馈至I路DAC和Q路DAC，作为I路DAC和Q路内部鉴相器的参考输入，与I路DAC和Q路DAC的分频时钟鉴相、滤波输出。

所述相位延迟可以通过外部设置为其中，以保证I路DAC和Q路DAC输出的分频时钟同相。

I路DAC和Q路DAC为TI公司的DAC5670SP。

所述I路DAC时钟信号为差分信号。

本发明与现有技术相比的有益效果是：

(1)、本发明采用了双环频率综合器产生I路和Q路DAC采样时钟，其中I路时钟由一个独立的频率综合器产生，同时以I路DAC分频的时钟作为参考，与Q路分频的时钟进行鉴相，产生Q路DAC所需的采样时钟，解决了两路高速DAC的输出数据信号不同步的问题；

(2)、本发明采用将I路分频时钟同时发送至正交调制器的I路、Q路时钟输入端，用作正交调制器数字基带成形的处理时钟，保证了调制器I路、Q路数据输出完全同步；

(3)、本发明采用可变延时模块调节I路DAC输出的4分频钟(DLYCLK)和Q路DAC输出的4分频钟(DLYCLK)的相位差，实现了I路DAC和Q路DAC输出的分频时钟同相，保证了DAC输出数据采样正确；

(4)、本发明I路DAC时钟信号为差分信号，抗干扰能力强；

(5)、本发明实现简单，设计一致性好，易于调试，同批次投产多台产品，均一次成功；

(6)、本发明双环频率综合的同步电路可扩展性强，易于扩展，同步原理适用于多个DAC同步的电路。

附图说明

图1为GMSK调制实现原理图；

图2为传统I路和Q路DAC同步电路；

图3为频率综合器电路；

图4为DAC内部功能框图；

图5为DAC输出的4分频钟和数据的时序；

图6为DAC内部锁相环功能时序；

图7为本发明实施例双环频率综合DAC同步电路；

图8为本发明实施例多环多频率综合器同步电路。

具体实施方式

以下结合附图和具体实施例对本发明进行详细说明。

考虑到卫星在轨长期工作及其复杂的空间辐射环境，如图1所示星载调制器选用ACTEL公司对单粒子不敏感的反熔丝器件RTAX250-CQ352实现基带数据GMSK调制器设计及其高斯滤波处理，提高数据处理的可靠性。数模转换部分采用TI公司的两片DAC5670SP，配合FPGA完成基带成型处理。GMSK调制器设计的数字高斯滤波器为四倍采样，采样钟速率为基带数据速率的四倍，DAC5670SP器件最高支持2.4GHz采样，可以满足大多调制器的使用要求。

为了获得完全正交的两路基带数据，实现调制器良好的频谱性能，本发明提出了一种基于双环频率综合的正交调制器输出DAC同步电路，采用双环频率综合器的同步电路为DAC5670SP器件提供同步时钟，使得输出数据同步。

如图7所示，本发明提供的一种基于双环频率综合的正交调制器输出DAC同步电路包括I路频率综合器、Q路频率综合器、I路DAC、Q路DAC和可变延时模块，其中：

I路频率综合器(频率综合器电路如图3所示)，用于产生I路DAC所需的采样时钟，将该采样时钟输出至I路DAC，所述I路DAC采样时钟频率记为f_s；I路DAC采样时钟经过一个差分变换器后变换为差分信号，送入I路DAC的时钟差分输入端(DACCLK_P，DACCLK_N)；

I路DAC，根据I路DAC采样时钟f_s对正交调制器输出的I路数字信号进行数模转换，得到I路模拟信号。如图4所示，I路DAC数模变换时钟经过2分频后，一路送入输入DDR接收模块寄存器实现DDR数据接收，一路再送入2分频模块实现时钟4分频处理，4分频后的时钟进入I路DAC内部的锁相环环路，与数据输入的伴随时钟进行鉴相处理，经环路滤波器滤波后的延时因子输入给DAC内部可变延时模块，可变延时模块根据延时因子的数据对4分频钟进行延时处理，加入时延的时钟通过输出端口进行输出，延时后的4分频钟(即：I路分频时钟)一路送入FPGA，作为FPGA内部正交调制器的主时钟，FPGA在4分频钟的节拍下，同时处理I路和Q路基带数据，对其进行正交调制和基带成型滤波处理，输出同步的I路Q路数字信号；另一路发送至可变延时模块。

可变延时模块，将I路分频时钟进行相位延迟后，输出给Q路频率综合器；

Q路频率综合器，以可变延时模块输出的I路分频时钟作为参考信号，将其与Q路DAC输出的Q路分频时钟进行鉴相、低通滤波和4倍频处理，产生Q路DAC采样时钟，将其输出至Q路DAC，所述Q路DAC采样时钟的频率与I路DAC采样时钟的频率相同，即：Q路DAC采样时钟的频率为f_s；Q路锁相频率综合器产生Q路DAC的采样时钟，经过差分变换器变换为差分信号，输入Q路DAC，由Q路DAC器件内部完成数模变换、解复用去格式及接收DDR数据等功能。

Q路DAC，根据Q路DAC采样时钟对Q路数字信号进行数模转换，得到Q路模拟信号，对Q路DAC采样时钟进行分频处理，得到频率为的Q路分频时钟，将分频后的时钟发送至Q路频率综合器。

Q路频率综合器的鉴相器输入口时钟参考信号(来自I路)和鉴相信号(来自Q路)同频但非同相。可变延时模块的目的是为了使得两个信号支路的相位时延可调，在具体的实现电路中，可变延时模块对I支路分频时钟进行延时，产生了4条延时支路，相比Q支路，路径延时分别为0T、1/4T、2/4T、3/4T(T为)，根据实际时延情况选择合适相位延迟的路径，实现了I路DAC和Q路DAC输出的分频时钟同相，保证了DAC输出数据采样正确。

同步电路延时路径选择方法：使用示波器同时测试I路DAC输出的4分频钟(DLYCLK)和Q路DAC输出的4分频钟(DLYCLK)的相位差，根据相位差选择I路预留的4分频钟的延时路径，尽量减小其相位差。

进一步地，为了使得DAC采样时钟与FPGA处理后的数据的时钟同步，所述I路DAC和Q路DAC输出I路分频时钟和Q路分频时钟分别反馈至I路DAC和Q路DAC，作为I路DAC和Q路内部鉴相器的参考输入，与I路DAC和Q路DAC的内部分频时钟鉴相、滤波输出，产生DAC内部的延时模块的延时因子，使得DAC分频时钟延时输出，最终DAC分频时钟与FPGA内部正交调制器的主时钟同步，防止异步时序造成的数据错采。

所述I路频率综合器和Q路频率综合器包括时钟参考、鉴相器、低通滤波器和VCO。其中I路和Q路频率综合器在结构上是一致的，不同在于时钟参考，I路的时钟参考由用户自己选择定义，而Q路的时钟参考是由I路DAC的分频钟提供。鉴相器是对时钟参考信号和鉴相信号(I路鉴相信号为VCO输出时钟的分频信号，Q路鉴相信号为Q路DAC输出的分频时钟)进行鉴相，鉴相输出信号经过低通滤波器滤波后输出，作为VCO的控制电压，VCO输出需要的时钟信号。

综上所述，I路DAC的采样时钟通过一个独立的频率综合器产生，且通过DAC内部的延时可变因子调整时钟相位关系，保证数据采样的正确性；Q路DAC采样通过外部的以I路DAC的4分频钟为参考信号的频率综合器产生采样时钟，保证了Q路的数据的正确性。

采用双环的频率综合器可以实现两片高速DAC的数据同步，本发明同样适用于多片DAC的数据同步。图8给出了本发明的扩展方案，该方案中包括了多片高速DAC，每个DAC的采样时钟由独立的频率综合器产生。3片及以上高速DAC的同步，第一路的时钟参考由用户自己选择定义，第二路和第三路的时钟参考由第一路DAC的分频时钟提供，具体实施方式与双环两片DAC同步相同。

本发明实现简单，设计一致性好，易于调试，同批次投产多台产品，均一次成功。

以上所述，仅为本发明最佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明记录的技术范围内，可轻易想到的变化或者替换，都应涵盖在本发明的保护范围之内。

本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。

Claims (5)

1.一种基于双环频率综合的正交调制器输出DAC同步电路，其特征在于包括I路频率综合器、Q路频率综合器、I路DAC、Q路DAC和可变延时模块，其中：

I路频率综合器，用于产生I路DAC所需的采样时钟，将该采样时钟输出至I路DAC，所述I路DAC采样时钟频率记为f_s；

I路DAC，根据I路DAC采样时钟f_s对正交调制器输出的I路数字信号进行数模转换，得到I路模拟信号，对I路DAC采样时钟进行分频处理，得到频率为的I路分频时钟，将I路分频时钟分成两路，一路发送至正交调制器的I路、Q路时钟输入端，使正交调制器I路、Q路数据按照I路分频时钟同步处理和输出，另一路发送至可变延时模块，所述N≥2；

可变延时模块，将I路分频时钟进行相位延迟后，输出给Q路频率综合器；

Q路频率综合器，以I路分频时钟作为参考信号，将其与Q路DAC输出的Q路分频时钟进行鉴相、低通滤波和N倍频，产生Q路DAC采样时钟，输出至Q路DAC，所述Q路DAC采样时钟的频率与I路DAC采样时钟的频率相同；

Q路DAC，根据Q路DAC采样时钟对Q路数字信号进行数模转换，得到Q路模拟信号，对Q路DAC采样时钟进行分频处理，得到频率为的Q路分频时钟，将分频后的时钟发送至Q路频率综合器。

2.根据权利要求1所述的基于双环频率综合的正交调制输出DAC同步电路，其特征在于所述I路DAC和Q路DAC输出I路分频时钟和Q路分频时钟分别反馈至I路DAC和Q路DAC，作为I路DAC和Q路内部鉴相器的参考输入，与I路DAC和Q路DAC的分频时钟鉴相、滤波输出。

3.根据权利要求1所述的基于双环频率综合的正交调制输出DAC同步电路，其特征在于所述相位延迟可以通过外部设置为其中，以保证I路DAC和Q路DAC输出的分频时钟同相。

4.根据权利要求1所述的基于双环频率综合的正交调制输出DAC同步电路其特征在于I路DAC和Q路DAC为TI公司的DAC5670SP。

5.根据权利要求1所述的基于双环频率综合的正交调制输出DAC同步电路其特征在于所述I路DAC时钟信号为差分信号。