CN113934679A - 一种fpga通用dac接口模块及接口方法 - Google Patents

一种fpga通用dac接口模块及接口方法 Download PDF

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李永翔
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Abstract

本发明公开了一种FPGA通用DAC接口实现结构，包括异步时钟处理模块、异步数据处理模块和滤波模块，异步时钟处理模块接收输入数据同步时钟，进行异步时钟处理后输出输出数据同步时钟，异步数据处理模块接收输入数据并进行异步数据处理，处理后的数据传送至滤波模块，对多余信号频谱进行滤波，将多种DAC转换速率统一到一种转换速率。本发明具有硬件兼容性优点，通用性强。

Description

一种FPGA通用DAC接口模块及接口方法
技术领域
本发明属于通信技术领域，涉及一种FPGA通用DAC接口模块及接口方法。
背景技术
在目前的通信系统中，调制及解调功能运算量较大，通常采用易于并行处理的FPGA器件实现。调制后的信号送到DAC(Digital to Analog Convertor)器件，实现数/模转换功能。FPGA器件与DAC器件之间的接口模块将数据率由符号速率提升到DAC转换速率，该接口模块一般由内插及成形滤波实现。DAC芯片的转换速率等于符号速率与内插倍数的乘积。
对于不同的通信系统，符号速率、内插倍数不尽相同，因此DAC转换速率也不同。为了获得不同频率的DAC转换时钟，常规的处理方法需要对时钟管理芯片的软件参数进行重新配置及调试，此外还需要对DAC器件后级模拟滤波器参数进行重新设计，通用性不强。
发明内容
(一)发明目的
本发明的目的是：提供一种FPGA通用DAC接口模块及接口方法，利用接口模块将多种DAC转换速率统一到一种转换速率，在不同项目开发调试时，软件参数及硬件不需要重新设计调试，即减少了新项目软件调试的工作量，又具有硬件兼容性优点，通用性强。
(二)技术方案
为了解决上述技术问题，本发明提供一种FPGA通用DAC接口实现结构包括异步时钟处理模块、异步数据处理模块和滤波模块，异步时钟处理模块接收输入数据同步时钟，进行异步时钟处理后输出输出数据同步时钟，异步数据处理模块接收输入数据并进行异步数据处理，处理后的数据传送至滤波模块，对多余信号频谱进行滤波，将多种DAC转换速率统一到一种转换速率。
输出数据同步时钟和统一到一种转换速率的输出数据传送至DAC模块。
为便于描述，对DAC接口相关信号进行下述定义：输入数据同步时钟为原始DAC数据同步时钟，用clka表示，输入数据为原始DAC数据，用dataa表示；输出数据同步时钟为DAC转换速率变换后的DAC数据同步时钟，用clkb表示，输出数据为DAC转换速率变换后的DAC数据，用datab表示。在设计时，clkb时钟频率值大于2倍的clka时钟频率值。
基于上述FPGA通用DAC接口实现结构，本实施例FPGA通用DAC接口实现方法的过程为：对输入及输出的DAC数据同步时钟进行异步时钟处理，并对输入及输出的DAC数据利用FIFO进行异步数据处理，再对多余信号频谱进行滤波，从而将多种DAC转换速率统一到一种转换速率。
具体地，实现方法的具体步骤如下：
异步时钟处理：见附图2，利用clkb对clka进行2级触发得到clka2，再提取clka2的上升沿作为FIFO的读使能信号rden。
异步数据处理：见附图3，利用FIFO实现跨时钟域异步数据处理。FIFO的写时钟端口连接clka，写数据端口连接dataa；FIFO的读时钟端口连接clkb，读使能端口连接rden，由步骤1)获得，读出数据记为datab_buf。
滤波：滤波器频域响应见图4，利用滤波器滤除datab_buf的多余频谱分量(见图4阴影部分所示)，得到信号datab。
将滤波后的数据datab及clkb送FPGA后级的DAC模块。
(三)有益效果
上述技术方案所提供的FPGA通用DAC接口模块及接口方法，具有硬件兼容性优点，通用性强。
附图说明
图1为DAC接口模块组成及对外连接关系示意图。
图2为异步时钟处理模块结构示意图。
图3为异步数据处理模块接口示意图。
图4为滤波器频域响应示意图。
具体实施方式
为使本发明的目的、内容和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
见附图1所示，本实施例FPGA通用DAC接口实现结构包括异步时钟处理模块、异步数据处理模块和滤波模块，异步时钟处理模块接收输入数据同步时钟，进行异步时钟处理后输出输出数据同步时钟，异步数据处理模块接收输入数据并进行异步数据处理，处理后的数据传送至滤波模块，对多余信号频谱进行滤波，将多种DAC转换速率统一到一种转换速率。
输出数据同步时钟和统一到一种转换速率的输出数据传送至DAC模块。
为便于描述，对DAC接口相关信号进行下述定义：输入数据同步时钟为原始DAC数据同步时钟，用clka表示，输入数据为原始DAC数据，用dataa表示；输出数据同步时钟为DAC转换速率变换后的DAC数据同步时钟，用clkb表示，输出数据为DAC转换速率变换后的DAC数据，用datab表示。在设计时，clkb时钟频率值大于2倍的clka时钟频率值。
基于上述FPGA通用DAC接口实现结构，本实施例FPGA通用DAC接口实现方法的过程为：对输入及输出的DAC数据同步时钟进行异步时钟处理，并对输入及输出的DAC数据利用FIFO进行异步数据处理，再对多余信号频谱进行滤波，从而将多种DAC转换速率统一到一种转换速率。
具体地，实现方法的具体步骤如下：
异步时钟处理：见附图2，利用clkb对clka进行2级触发得到clka2，再提取clka2的上升沿作为FIFO的读使能信号rden。
异步数据处理：见附图3，利用FIFO实现跨时钟域异步数据处理。FIFO的写时钟端口连接clka，写数据端口连接dataa；FIFO的读时钟端口连接clkb，读使能端口连接rden，由步骤1)获得，读出数据记为datab_buf。
滤波：滤波器频域响应见图4，利用滤波器滤除datab_buf的多余频谱分量(见图4阴影部分所示)，得到信号datab。
将滤波后的数据datab及clkb送FPGA后级的DAC模块。
经过上述步骤，即可将多种DAC转换速率clka统一到一种DAC转换速率clkb，从而实现FPGA通用DAC接口方法。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (10)

1.一种FPGA通用DAC接口实现结构，其特征在于，包括异步时钟处理模块、异步数据处理模块和滤波模块，异步时钟处理模块接收输入数据同步时钟，进行异步时钟处理后输出输出数据同步时钟，异步数据处理模块接收输入数据并进行异步数据处理，处理后的数据传送至滤波模块，对多余信号频谱进行滤波，将多种DAC转换速率统一到一种转换速率。
2.如权利要求1所述的FPGA通用DAC接口实现结构，其特征在于，所述输出数据同步时钟和统一到一种转换速率的输出数据传送至DAC模块。
3.如权利要求1所述的FPGA通用DAC接口实现结构，其特征在于，所述异步数据处理模块接收输入数据利用FIFO进行异步数据处理。
4.如权利要求1所述的FPGA通用DAC接口实现结构，其特征在于，所述输入数据同步时钟为原始DAC数据同步时钟，用clka表示，输入数据为原始DAC数据，用dataa表示；输出数据同步时钟为DAC转换速率变换后的DAC数据同步时钟，用clkb表示，输出数据为DAC转换速率变换后的DAC数据，用datab表示。
5.如权利要求4所述的FPGA通用DAC接口实现结构，其特征在于，所述clkb时钟频率值大于2倍的clka时钟频率值。
6.一种FPGA通用DAC接口实现方法，其特征在于，基于权利要求5所述的FPGA通用DAC接口实现结构进行，实现方法的过程为：对输入及输出的DAC数据同步时钟进行异步时钟处理，并对输入及输出的DAC数据利用FIFO进行异步数据处理，再对多余信号频谱进行滤波，将多种DAC转换速率统一到一种转换速率。
7.如权利要求6所述的FPGA通用DAC接口实现方法，其特征在于，异步时钟处理时，利用clkb对clka进行2级触发得到clka2，再提取clka2的上升沿作为FIFO的读使能信号rden。
8.如权利要求7所述的FPGA通用DAC接口实现方法，其特征在于，异步数据处理时，利用FIFO实现跨时钟域异步数据处理，FIFO的写时钟端口连接clka，写数据端口连接dataa；FIFO的读时钟端口连接clkb，读使能端口连接rden，读出数据记为datab_buf。
9.如权利要求8所述的FPGA通用DAC接口实现方法，其特征在于，滤波时，利用滤波器滤除datab_buf的多余频谱分量，得到信号datab；将滤波后的数据datab及clkb送FPGA后级的DAC模块。
10.一种基于权利要求6-9中任一项所述FPGA通用DAC接口实现方法在通信技术领域中的应用。
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