JPWO2014192574A1

JPWO2014192574A1 - 送信回路

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Publication number: JPWO2014192574A1
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Inventors: 喜明土居
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Abstract

本発明の送信回路は、直交変調器からの位相変調信号をパルス信号に変換し、このパルス信号をデルタシグマ変調器のサンプリングクロックとする比較器と、ベースバンドクロックで動作する回路とデルタシグマ変調器との間に設けられた非同期クロック乗せ換え部及び内挿補間回路と、を有する。非同期クロック乗せ換え部は、ベースバンドクロックに同期した振幅成分信号を、サンプリングクロックをＮ分周したＮ分周クロックに同期した振幅成分信号に変換する。内挿補間回路は、Ｎ分周クロックにおける１サンプルの変化量とサンプリングクロックにおける１サンプルの変化量とが同一となるように、非同期クロック乗せ換え部の出力信号を内挿補間する。

Description

本発明は、無線通信システムにおける送信装置に利用される送信回路に関する。

無線通信システムにおける送信装置は、直交ベースバンド信号から得られる信号を増幅して送信する送信回路を備えている。この送信回路は、小型化及び低消費電力化を図る目的から、高効率化が求められている。

そこで、近年では、例えばＤ級増幅器やＥ級増幅器に代表される、高い電力効率を有するスイッチング増幅器を電力増幅器として採用するため、デルタシグマ変調器を用いた送信回路が注目されている。尚、本明細書では、「デルタシグマ変調器」という表記は、デルタシグマ変調器及びシグマデルタ変調器の双方を意味するものとする。

一般的に、直交ベースバンド信号Ｉ（ｔ）、Ｑ（ｔ）を、直交変調器を用いて、発振器からの搬送波周波数ｆｃで直交変調すると、直交変調した変調信号ｅ（ｔ）は、以下の式１で表すことができる。

ここで、ベースバンド信号の振幅（振幅成分）を以下の式２で表せるＡ（ｔ）とし、ベースバンド信号の位相（角度成分）を以下の式３で表せるθ（ｔ）とすると、上記式１の変調信号ｅ（ｔ）は、以下の式４に置き換えることができる。

上記式４は、以下の式５で表される、振幅が１の位相変調信号Ｐ（ｔ）と、上記式２の振幅成分信号Ａ（ｔ）と、の乗算結果に相当する。

ここで、直交ベースバンド信号Ｉ（ｔ）、Ｑ（ｔ）を以下の式６及び式７で変換すると、振幅が１で角度成分情報のみを有する角度成分信号Ｉ’（ｔ）、Ｑ’（ｔ）が得られる。

上記式５の位相変調信号Ｐ（ｔ）は、角度成分信号Ｉ’（ｔ）、Ｑ’（ｔ）を直交変調器によって搬送波周波数ｆｃで直交変調した信号に等しい。

従って、変調信号ｅ（ｔ）は、次のようにして得ることができる。まず、直交ベースバンド信号Ｉ（ｔ）、Ｑ（ｔ）を、上記式２で表せる振幅成分信号Ａ（ｔ）と、上記式６及び式７で表せる角度成分信号Ｉ’（ｔ）、Ｑ’（ｔ）と、に分離する。続いて、角度成分信号Ｉ’（ｔ）、Ｑ’（ｔ）を直交変調器によって搬送波周波数ｆｃで直交変調して位相変調信号Ｐ（ｔ）を得る。その後、位相変調信号Ｐ（ｔ）に対して振幅成分信号Ａ（ｔ）を乗算することによって変調信号ｅ（ｔ）を得る。

以上の構成を利用して、以下に説明する通り、振幅成分信号Ａ（ｔ）をデルタシグマ変調することによって、スイッチング増幅器を用いた高効率な送信回路が実現可能となる。

図１に、特許文献１に記載の関連技術の送信回路の構成を示す。

図１に示す通り、特許文献１に記載の送信回路は、位相変調器１ａと、乗算器２ａと、デルタシグマ変調器３ａと、バンドパスフィルタ（ＢＰＦ：Band Pass Filter）４ａと、前処理回路６と、スイッチング増幅器７と、発振器８、９と、を有している。尚、スイッチング増幅器７は、図１では「ＰＡ（Power Amplifier）」と表記している。

尚、特許文献２には、図２に示す通り、図１に示した送信回路からスイッチング増幅器７を取り除いたものに相当する送信回路が記載されている。図２において、周波数変調器１ｂ、振幅変調器２ｂ、デルタシグマ変調器３ｂ、バンドパスフィルタ４ｂ、及びデータ発生器５は、それぞれ、図１に示した位相変調器１ａ、乗算器２ａ、デルタシグマ変調器３ａ、バンドパスフィルタ４ａ、及び前処理回路６と等価である。

そのため、以下では、図１に示した特許文献１に記載の送信回路の説明のみを行うこととする。

前処理回路６は、直交ベースバンド信号Ｉ（ｔ）、Ｑ（ｔ）を、振幅成分信号Ａ（ｔ）と、角度成分信号Ｉ’（ｔ）、Ｑ’（ｔ）と、に分離して出力する。

位相変調器１ａは、直交変調器に相当し、角度成分信号Ｉ’（ｔ）、Ｑ’（ｔ）から位相変調信号Ｐ（ｔ）を生成する。

デルタシグマ変調器３ａは、振幅成分信号Ａ(ｔ)を、デルタシグマ変調して振幅パルス変調信号Ａ’（ｔ）に変換する。

乗算器２ａは、振幅パルス変調信号Ａ’(ｔ)によって、位相変調信号Ｐ（ｔ）を振幅変調する。これにより、乗算器２ａの出力信号は、一定振幅の位相変調信号Ｐ（ｔ）が振幅パルス変調信号Ａ’(ｔ)の“１”又は“０”の情報に従ってオンオフ変調された信号となる。よって、乗算器２ａの出力信号の振幅はゼロ又は一定値となる。

スイッチング増幅器７は、乗算器２ａの出力信号を増幅する。乗算器２ａの出力信号の振幅は、上述の通り、ゼロ又は一定値である。従って、乗算器２ａの出力信号をスイッチング増幅器７で増幅しても、電力増幅器の非線形性に伴う歪が発生せず、且つ、スイッチング増幅器７が本来備えている高い電力効率で信号を増幅して送信することが可能である。

ここで、振幅パルス変調信号Ａ’（ｔ）は、上述の通り、デルタシグマ変調器３ａによって振幅成分信号Ａ(ｔ)をデルタシグマ変調した信号である。そのため、振幅パルス変調信号Ａ’（ｔ）は、以下の式８に示す通り、デルタシグマ変調器３ａの入力信号である振幅成分信号Ａ（ｔ）に対して、１ビット化パルス変調に伴う量子化ノイズＮ（ｔ）が付加された信号となる。

振幅パルス変調信号Ａ’（ｔ）を用いて、位相変調信号Ｐ（ｔ）を乗算器２ａで振幅変調すると、乗算器２ａの出力信号にも量子化ノイズが発生する。

量子化で発生する量子化ノイズをＱ（ｔ）とし、Ｑ（ｔ）のＺ変換をＱ（ｚ）とする。例えば、デルタシグマ変調器３ａに１次デルタシグマ変調器を採用した場合には、１次デルタシグマ変調器の伝達特性におけるノイズシェーピング特性により、１次デルタシグマ変調器の出力に残留するノイズＮ（ｚ）は、以下の式９で表せる。

尚、上記式９において、Ｚ^-1は、デルタシグマ変調器３ａのクロックレートにおける１サンプル遅延を意味する。

従って、上記式８のＺ変換は以下の式１０の通りである。

上記式９は、言い換えれば、周波数軸上で一様に分布する量子化ノイズＱ（ｚ）のうちの低周波側（送信信号帯域）のノイズを、高周波側（送信信号帯域外）に移動分布させる、デルタシグマ変調器３ａのノイズシェーピング特性を表す式である。

そのため、上記式９で表せるデルタシグマ変調器３ａのノイズシェーピング特性を最適にすることにより、量子化ノイズは、スイッチング増幅器７の後段のバンドパスフィルタ４ａで減衰させ、抑圧することが可能となる。

ここで、デルタシグマ変調器３ａのノイズシェーピング特性は、デルタシグマ変調の次数とオーバーサンプリング比（ＯＳＲ：Over Sampling Ratio）とによって決定される。しかし、このノイズシェーピング特性が最適でない場合、バンドパスフィルタ４ａの阻止域よりも低い周波数（送信信号帯域内）に残留したノイズによって、送信装置に要求される無線特性を満足できなくなるという課題がある。

特許文献１に関連する非特許文献１には、ＩＥＥＥ（Institute of Electrical and Electronic Engineers）８０２．１１ｂＯＦＤＭ（Orthogonal Frequency Division Multiplexing）信号に対して、所望の信号対ノイズ比の特性を得るためのデルタシグマ変調器の条件が記載されている。具体的には、非特許文献１の例では、シミュレーションレベルでも、元のベースバンド信号におけるサンプリング周波数２０ＭＨｚに対して、ＯＳＲが３２倍（すなわち６４０ＭＨｚ）や６４倍（すなわち１．２８ＧＨz）のクロック周波数で動作するデルタシグマ変調器が要求される。

一般的に、ベースバンド信号を処理するＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）は、容易にロジック回路やフィルタ回路を構築できるという利点を有している。しかし、ＦＰＧＡやＡＳＩＣの動作クロック周波数（コアだけでなく入出力を含む）は、近年の微細化プロセスにおいてさえも、最高で２００ＭＨｚから４００ＭＨｚ台である。そのため、上記所望のＯＳＲは、ＦＰＧＡやＡＳＩＣでは実現できない。よって、上記所望のＯＳＲは、非特許文献２にあるような、数ＧＨｚのクロックで動作するディジタルＲＦ回路で実現する必要がある。

また、数ＧＨｚのクロックで動作するディジタルＲＦ回路において、上記所望のＯＳＲを満足するアップサンプリング処理及び高次のフィルタリング処理を実現できたとしても、以下の課題が残る。

図１に示した関連技術において、位相変調器１ａの出力信号である搬送波周波数ｆｃの位相変調信号Ｐ（ｔ）はアナログ連続信号である。また、発振器９からの搬送波（周波数ｆｃ）と、発振器８からのデルタシグマ変調用サンプリングクロック（周波数ｆｓ）と、は非同期である。仮に両信号の元の基準発振源が共通であったとしても、各々の信号の相違（正弦波信号か矩形クロック信号）によるデューティ差分があったり、伝達経路が異なったりする場合には、両信号間の時間関係が一定になるよう管理できない。このことから、両信号は非同期となる。

上述の通り、乗算器２ａでは、デルタシグマ変調器３ａの出力信号である振幅パルス変調信号Ａ’（ｔ）で位相変調信号Ｐ（ｔ）をオンオフ変調する。このオンオフ変調動作において、位相変調信号Ｐ（ｔ）における搬送波（周波数ｆｃ）とデルタシグマ変調用サンプリングクロック（周波数ｆｓ）とが非同期である場合、その影響を軽減するには、ｆｓよりもｆｃが十分大きくなるよう配慮する必要がある。

特許文献１に関連する非特許文献１においても、ｆｓよりもｆｃが十分大きい（ｆｓ << ｆｃ）という条件が記載されている。しかし、実際には、上述の通り、ｆｓには約６００ＭＨｚから約２ＧＨｚの周波数が必要である。これに対して、ＵＴＲＡ（Universal Terrestrial Radio Access）及びＥ−ＵＴＲＡ（Evolved Universal Terrestrial Radio Access）における無線周波数ｆｃは７００ＭＨｚから３．５ＧＨｚである。従って、ｆｃは、ｆｓとほぼ同じか、又は、ｆｓと非常に近い値の非同期クロックとなる。この場合、信号遷移のタイミングずれによって、位相変調信号Ｐ（ｔ）を振幅パルス変調信号Ａ’（ｔ）でオンオフ変調した信号が、所望のパルス波形にならないという問題が発生する。

尚、位相変調信号Ｐ（ｔ）における搬送波（周波数ｆｃ）とデルタシグマ変調用サンプリングクロック（周波数ｆｓ）との同期化手法として、位相変調器１ａをアナログ回路ではなく、同期化されたクロック系のディジタル回路で実現する方法が考えられる。この場合、Ｉ’（ｔ）、Ｑ’（ｔ）を搬送波周波数ｆｃの４倍のサンプリングレートまでアップサンプリングし、Ｉ’（ｔ）に１、０、−１、０、・・・を、Ｑ’（ｔ）に０、１、０、−１、・・・を繰り返し乗算することで、ディジタル直交変調が実現可能である。しかし、上述の通り、ｆｃは７００ＭＨｚから３．５ＧＨｚである。そのため、位相変調器１ａをｆｃの４倍のレート、すなわち２．８ＧＨｚから１４ＧＨｚで動作させる必要があり、難易度が高く課題が多い。

また、特許文献３では、位相変調信号における搬送波とデルタシグマ変調用サンプリングクロックとを同期化する手法として、特許文献３の図１１にあるような手法が提案されている。具体的には、この手法では、直交変調器（ＩＱモジュレータ）によって搬送波で直交変調した位相変調信号を、パルス位相信号生成器によってパルス位相信号に変換し、当該パルス位相信号をデルタシグマ変調器のクロックとして用いている。しかし、この手法では、デルタシグマ変調用サンプリングクロックは、搬送波とは同期できているものの、デルタシグマ変調器に入力されるベースバンド信号の振幅成分信号のデータ自体とは同期できていない。そのため、デルタシグマ変調器は、非同期クロック間でデータ転送を行うことになる。従って、デルタシグマ変調器において、入力信号である振幅成分信号の遷移時間中の無効データをサンプリングしてしまうという問題が発生する。

尚、特許文献３の図３、図１４、図３６の例では、振幅成分信号も、ディジタルベースバンド信号ではなく、搬送波による直交変調器（ＩＱモジュレータ）で直交変調された後の信号から生成しているので、上記問題は生じない。しかし、デルタシグマ変調器の入力信号がアナログ信号であるため、デルタシグマ変調過程において、デルタシグマ変調器の出力信号と入力信号との差分を演算する際に、搬送波周波数ｆｃで動作する１ビットＤ／Ａコンバータが必要となり、実現は困難である。

特開２０１１−１３５２００号公報特許第３８７８０２９号公報国際公開第２０１１／０７８１２０号

E. Umali, Y. Toyama and Y. Yamao, "Power Spectral Analysis of the Envelope Pulse-Width Modulation (EPWM) Transmitter for High Efficiency Amplification of OFDM Signals", Proc. IEEE VTC Spring, May 2008. A. Frappe, B. Stefanelli, A. Flament, A. Kaiser and A. Cathelin, "A digital ΔΣ RF signal generator for mobile communication transmitters in 90nm CMOS", in IEEE RF IC Symp., June 2008.

以上の通り、関連技術においては、数ＧＨｚのクロックで動作するディジタルＲＦ回路を使用すれば、量子化ノイズを低減できる可能性はある。

しかし、量子化ノイズを低減できたとしても、デルタシグマ変調用サンプリングクロックを、搬送波と同期させるだけでなく、デルタシグマ変調器に入力される振幅成分信号のデータ自体とも同期させることはできないという課題がある。

そこで、本発明は、上述した課題を解決し、量子化ノイズを低減することができると共に、デルタシグマ変調用サンプリングクロックを、搬送波と同期させるだけでなく、デルタシグマ変調器に入力される振幅成分信号のデータ自体とも同期させることができる送信回路を提供することを目的とする。

本発明の送信回路は、
ベースバンド信号の振幅成分信号をデルタシグマ変調して振幅パルス変調信号を出力するデルタシグマ変調器と、前記ベースバンド信号の角度成分信号を搬送波で直交変調して位相変調信号を出力する直交変調器と、前記振幅パルス変調信号と前記位相変調信号とを乗算し、当該乗算結果を電力増幅器に出力する第１の乗算器と、を有する送信回路であって、
前記位相変調信号をパルス信号に変換する比較器と、
ベースバンドクロックで動作する回路と前記デルタシグマ変調器との間に設けられた非同期クロック乗せ換え部及び内挿補間回路と、を更に有し、
前記デルタシグマ変調器は、前記比較器が前記位相変調信号を変換したパルス信号をサンプリングクロックとして使用して動作し、
前記非同期クロック乗せ換え部は、前記ベースバンドクロックに同期した振幅成分信号を、前記サンプリングクロックをＮ（Ｎは２以上の自然数）分周したＮ分周クロックに同期した振幅成分信号に変換して前記内挿補間回路に出力し、
前記内挿補間回路は、前記Ｎ分周クロックにおける１サンプルの変化量と前記サンプリングクロックにおける１サンプルの変化量とが同一となるように、前記非同期クロック乗せ換え部の出力信号を内挿補間して前記デルタシグマ変調器に出力する。

本発明の送信回路によれば、量子化ノイズを低減し、かつ、デルタシグマ変調用サンプリングクロックを、搬送波と同期させるだけでなく、デルタシグマ変調器に入力される振幅成分信号のデータ自体とも同期させることができるという効果が得られる。

特許文献１に記載の関連技術の送信回路の構成を示すブロック図である。特許文献２に記載の関連技術の送信回路の構成を示すブロック図である。本発明の一実施形態の送信回路の一構成例を示すブロック図である。図３に示したサンプリングレート変換型デルタシグマ変調回路１２の一構成例を示すブロック図である。図４に示した非同期クロック乗せ換え部１００の一構成例を示すブロック図である。図５に示した非同期クロック乗せ換え部１００における非同期クロック間のクロック乗せ換え処理を示すタイミングチャート図である。図３に示した送信回路における各部の信号の信号波形を示す図である。図４に示したサンプリングレート変換型デルタシグマ変調回路１２から、内挿補間回路１０７を取り除いたサンプリングレート変換型デルタシグマ変調回路２０の構成を示すブロック図である。図８に示したサンプリングレート変換型デルタシグマ変調回路２０を使用した送信回路における、ＬＴＥ５ＭＨｚＯＦＤＭＡ信号に対する乗算器１７の出力信号のスペクトル波形を示す図である。図８に示したサンプリングレート変換型デルタシグマ変調回路２０を使用した送信回路における、ＬＴＥ２０ＭＨｚＯＦＤＭＡ信号に対する乗算器１７の出力信号のスペクトル波形を示す図である。図４に示したサンプリングレート変換型デルタシグマ変調回路１２から、内挿補間回路１０７及びデルタシグマ変調器１１３を取り除いたサンプル＆ホールド回路２１の構成を示すブロック図である。図４に示したサンプリングレート変換型デルタシグマ変調回路１２からデルタシグマ変調器１１３を取り除いた内挿補間回路２２の構成を示すブロック図である。図１１に示したサンプル＆ホールド回路２１でレート変換された振幅成分信号Ａ”（ｔ）と位相変調信号Ｐ（ｔ）とを乗算器１７で乗算した信号を、直交座標平面で表した信号波形を示す図である。図１２に示した内挿補間回路２２でレート変換された振幅成分信号Ａ”（ｔ）と位相変調信号Ｐ（ｔ）とを乗算器１７で乗算した信号を、直交座標平面で表した信号波形を示す図である。図１３−ａに示した信号及び図１３−ｂに示した信号のスペクトル波形を示す図である。図４に示したサンプリングレート変換型デルタシグマ変調回路１２を使用した送信回路における、２０ＭＨｚのＬＴＥＯＦＤＭＡ信号に対する乗算器１７の出力信号のスペクトル波形を示す図である。

以下に、本発明を実施するための形態について図面を参照して説明する。
（１）本実施形態の構成の説明
図３に、本発明の一実施形態の送信回路の一構成例を示す。

図３に示す通り、本実施形態の送信回路は、ディジタルベースバンド信号生成部１０と、分離処理部１１と、サンプリングレート変換型デルタシグマ変調回路１２と、ディジタルアナログ変換部１３ａ、１３ｂと、直交変調器１４と、発振器１５と、比較器１６と、乗算器１７と、スイッチング増幅器１８と、バンドパスフィルタ（ＢＰＦ）１９と、を有している。サンプリングレート変換型デルタシグマ変調回路１２は、非同期クロック乗せ換え部１００と、内挿補間回路１０７と、デルタシグマ変調器１１３と、を有している。尚、スイッチング増幅器１８は、図３では「ＰＡ」と表記している。また、図３では、乗算器１７が、第１の乗算器に相当し、また、ディジタルベースバンド信号生成部１０及び分離処理部１１が、ベースバンドクロック（周波数ｆｂ）で動作する回路に相当する。

ディジタルベースバンド信号生成部１０は、直交ベースバンド信号Ｉ（ｔ）、Ｑ（ｔ）を生成して出力する。

分離処理部１１は、ディジタルベースバンド信号生成部１０から出力された直交ベースバンド信号Ｉ（ｔ）、Ｑ（ｔ）を、上記式２で表せる振幅成分信号Ａ（ｔ）と、上記式６及び式７で表せる角度成分信号Ｉ’（ｔ）、Ｑ’（ｔ）と、に分離して出力する。振幅成分信号Ａ（ｔ）はサンプリングレート変換型デルタシグマ変調回路１２に入力され、角度成分信号Ｉ’（ｔ）、Ｑ’（ｔ）をディジタルアナログ変換部１３ａ、１３ｂに入力される。

サンプリングレート変換型デルタシグマ変調回路１２は、分離処理部１１から出力された振幅成分信号Ａ（ｔ）をデルタシグマ変調して振幅パルス変調信号Ａ’（ｔ）に変換し、変換した振幅パルス変調信号Ａ’（ｔ）を出力する。サンプリングレート変換型デルタシグマ変調回路１２の内部回路構成及び動作については後述する。

ディジタルアナログ変換部１３ａ、１３ｂは共に、不図示のＤ／Ａコンバータとローパスフィルタ（ＬＰＦ：Low Pass Filter）とで構成される。ディジタルアナログ変換部１３ａ、１３ｂは、分離処理部１１から出力された角度成分信号Ｉ’（ｔ）、Ｑ’（ｔ）を、それぞれアナログ信号に変換して出力する。

直交変調器１４は、ディジタルアナログ変換部１３ａ、１３ｂから出力されたアナログの角度成分信号を、発振器１５から出力された搬送波（周波数ｆｃ）で直交変調して位相変調信号Ｐ（ｔ）に変換し、変換した位相変調信号Ｐ（ｔ）を出力する。

比較器１６は、直交変調器１４から出力された位相変調信号Ｐ（ｔ）の電圧を、所定の閾値と比較することで“０”又は“１”と判定し、その判定結果を基に、位相変調信号Ｐ（ｔ）をデューティ５０％のパルス信号に変換して出力する。

サンプリングレート変換型デルタシグマ変調回路１２には、比較器１６から、位相変調信号Ｐ（ｔ）を変換したパルス信号が入力され、このパルス信号をデルタシグマ変調用サンプリングクロック（周波数ｆｓ）として使用する。ここでは、デルタシグマ変調用サンプリングクロックが搬送波そのものではないので搬送波と区別する目的と、関連技術の図１との関係を示す目的とのために、デルタシグマ変調用サンプリングクロックの周波数をｆｓと表記している。しかし、実際には、デルタシグマ変調用サンプリングクロックは、搬送波と同一周波数ｆｃの位相変調信号Ｐ（ｔ）に同期したクロックである。

更に、サンプリングレート変換型デルタシグマ変調回路１２には、分離処理部１１からベースバンドクロック（周波数ｆｂ）も入力される。そのため、サンプリングレート変換型デルタシグマ変調回路１２は、ベースバンドクロック（周波数ｆｂ）に同期した入力データである振幅成分信号Ａ（ｔ）を、デルタシグマ変調用サンプリングクロック（周波数ｆｓ）に同期したデータに変換する。

乗算器１７は、サンプリングレート変換型デルタシグマ変調回路１２から出力された振幅パルス変調信号Ａ’（ｔ）と直交変調器１４から出力された位相変調信号Ｐ（ｔ）とを乗算する。これにより、位相変調信号Ｐ（ｔ）は、振幅情報を有する振幅パルス変調信号Ａ’（ｔ）でオンオフ変調されることになる。乗算器１７の出力信号は、例えばＤ級増幅器やＥ級増幅器に代表されるスイッチング増幅器１８に入力される。

スイッチング増幅器１８は、乗算器１７の出力信号を増幅して出力する。スイッチング増幅器１８の出力信号には、デルタシグマ変調器１１３のノイズシェーピング特性によって送信信号帯域外に移動分布させた量子化ノイズが存在する。

バンドパスフィルタ１９は、スイッチング増幅器１８の出力信号に存在する量子化ノイズを減衰させる。これにより、所望の無線特性を達成することができる。

次に、サンプリングレート変換型デルタシグマ変調回路１２の構成及び動作について、数式及び図面を用いて詳細に説明する。

図４に、サンプリングレート変換型デルタシグマ変調回路１２の一構成例を示す。

図４に示す通り、サンプリングレート変換型デルタシグマ変調回路１２は、上述した、非同期クロック乗せ換え部１００と、内挿補間回路１０７と、デルタシグマ変調器１１３と、を有する他、分周器１１５を有している。

まず、非同期クロック乗せ換え部１００について説明する。

非同期クロック乗せ換え部１００は、非同期クロック間のクロック乗せ換え処理を行う。クロック乗せ換えとは、あるクロック（入力クロック）に同期したデータ（入力データ）を、入力クロックとは異なる周波数のクロック（出力クロック）に同期したデータ（出力データ）に変換することである。異なるクロック間でデータを受け渡すための技術として、要求信号（ＲＥＱ）と確認信号（ＡＣＫ）というハンドシェイク信号のやりとりによって、有効データの取り込みタイミングをフリップフロップに通知しながらデータ転送を行う手法がある（例えば、特許文献４：特許第４３９４６２０号公報）。

非同期クロック乗せ換え部１００が必要である理由は、上述の特許文献３で説明した通り、デルタシグマ変調器において、入力信号である振幅成分信号の遷移時間中の無効データをサンプリングしてしまうという問題を解決するためである。

非同期クロック乗せ換え部１００の一構成例として、図５に示す回路構成を提案する。尚、図５の回路は、回路簡略化の目的から、転送するデータ自体を特許文献４の要求信号として扱う構成としている。

図５に示す通り、非同期クロック乗せ換え部１００として提案する回路は、第１の論理ブロック（ＦＦ１：フリップフロップ１）と、第２の論理ブロック（ＦＦ２：フリップフロップ２、ＦＦ３：フリップフロップ３）と、第３の論理ブロック（ＦＦ４：フリップフロップ４、ＦＦ５：フリップフロップ５）と、第４の論理ブロック（ＩＮＶ：インバータ回路、ＡＮＤ：アンド回路、ＯＲ：オア回路）と、を有している。

第１の論理ブロック（ＦＦ１：フリップフロップ１）は、入力クロックａに同期したデータ入力側の要求信号ＲＥＱａを出力する。

第２の論理ブロック（ＦＦ２：フリップフロップ２、ＦＦ３：フリップフロップ３）は、入力クロックａに同期した要求信号ＲＥＱａを、出力クロックｂに同期したデータに乗せ換えてデータ出力信号として出力すると同時に、当該データ出力信号を出力クロックｂに同期したデータ出力側の確認信号ＡＣＫｂとして出力する。

第３の論理ブロック（ＦＦ４：フリップフロップ４、ＦＦ５：フリップフロップ５）は、出力クロックｂに同期した確認信号ＡＣＫｂを、入力クロックａに同期したデータ入力側の確認信号ＡＣＫａに乗せ換えて出力する。

第４の論理ブロック（ＩＮＶ：インバータ回路、ＡＮＤ：アンド回路、ＯＲ：オア回路）は、入力クロックａに同期した上述の要求信号ＲＥＱａと、入力クロックａに同期したデータに乗せ換えて返された上述の確認信号ＡＣＫａと、のハンドシェイク処理を行うことによって、データ出力側への転送が完了するまでデータ入力信号の変化を次の要求信号ＲＥＱａの変化に反映することを待ち合わせる。

図６に、図５に示した回路における非同期クロック間のクロック乗せ換え処理のタイミングチャート図を示す。

図６に示す通り、図５に示した回路においては、異なる周波数の非同期クロックである入力クロックａと出力クロックｂ間で、入力クロックａに同期したデータ入力信号が、出力クロックｂに同期したデータ出力信号に変換されていることがわかる。尚、ハンドシェイク信号を用いた手法自体は公知技術であるため、詳細な説明は省略する。

非同期クロック乗せ換え部１００において、入力クロックは、図４に示したベースバンドクロック（周波数ｆｂ）である。また、出力クロックは、図４に示したデルタシグマ変調用サンプリングクロック（周波数ｆｓ）を、分周器１１５でＮ（Ｎは２以上の自然数）分周した、周波数ｆｓ／ＮのＮ分周クロックである。

以上に示した非同期クロック乗せ換え部１００の動作によって、ベースバンドクロック（周波数ｆｂ）に同期した入力データである振幅成分信号Ａ（ｔ）は、デルタシグマ変調用サンプリングクロック（周波数ｆｓ）をＮ分周したＮ分周クロック（周波数ｆｓ／Ｎ）に同期したデータに変換された後、後段の内挿補間回路１０７に出力される。

次に、内挿補間回路１０７について説明する。

ここでは、内挿補間回路１０７を小規模の回路で実現するため、以下のように内挿補間処理を行う方法を提案する。まず、内挿補間の条件は、内挿後の出力クロック周波数ｆｏが、入力クロック周波数ｆｉのＮ倍となるという条件とする。そして、この条件で、入力クロック周波数ｆｉ（周期Ｔｉ）に対する入力信号ｘ（ｔ）と、内挿後の出力クロック周波数ｆｏ（周期Ｔｏ）に対する出力信号ｙ（ｔ）間で、それぞれ１サンプルの変化量が同一となるよう内挿補間する。

内挿後の出力クロック周波数ｆｏ（周期Ｔｏ）におけるサンプリング処理を基準にすると、上記条件は以下の式１１で表すことができる。

上記式１１をＺ変換すると、以下の式１２の通りである。

したがって、提案する内挿補間処理の伝達関数は以下の式１３の通りである。

ここで、式１３の右辺分子のＺ^-Ｎは、内挿後の出力クロック周波数ｆｏ（周期Ｔｏ）でのサンプリング処理においてはＮクロック分の遅延である。しかし、入力クロック周波数ｆｉでサンプリング処理においては、１サンプル遅延、すなわち入力クロック周波数ｆｉの１クロック遅延であることには変わりない。そのため、実際の内挿補間回路１０７は、図４に示す通り、小規模で且つ容易な構成で実現できる。

具体的には、図４に示した内挿補間回路１０７は、加算器１０１及び１サンプル遅延素子１０２から構成される第１の回路ブロックと、加算器１０３及び１サンプル遅延素子１０４から構成される第２の回路ブロックと、乗算係数保持部１０６と、乗算器１０５と、を有している。尚、図４では、加算器１０１、１０３が、それぞれ、第１、第２の加算器に相当し、また、１サンプル遅延素子１０２，１０４が、それぞれ、第１、第２の１サンプル遅延素子に相当し、また、乗算器１０５が、第２の乗算器に相当する。

第１の回路ブロックは、以下の式１４の伝達関数を実現する回路ブロックであり、デルタシグマ変調用サンプリングクロック（周波数ｆｓ）をＮ分周したＮ分周クロック（周波数ｆｓ／Ｎ）で動作する。

具体的には、第１の回路ブロックにおいて、１サンプル遅延素子１０２は、非同期クロック乗せ換え部１００の出力信号を１サンプル分遅延させて出力する。また、加算器１０１は、非同期クロック乗せ換え部１００の出力信号から１サンプル遅延素子１０２の出力信号を減算し、当該減算結果を出力する。

第２の回路ブロックは、以下の式１５の伝達関数を実現する回路ブロックであり、デルタシグマ変調用サンプリングクロック（周波数ｆｓ）で動作する。

具体的には、第２の回路ブロックにおいて、１サンプル遅延素子１０４は、加算器１０３の出力信号を１サンプル分遅延させて出力する。また、加算器１０３は、第１の回路ブロック内の加算器１０１の出力信号と１サンプル遅延素子１０４の出力信号とを加算し、当該加算結果を出力する。

乗算係数保持部１０６は、乗算係数（＝１／Ｎ）を保持する。

乗算器１０５は、第２の回路ブロック内の加算器１０３の出力信号を乗算係数（＝１／Ｎ）と乗算し、当該乗算結果をデルタシグマ変調器１１３に出力する。尚、乗算器１０５は、デルタシグマ変調用サンプリングクロック（周波数ｆｓ）で動作する。

第１の回路ブロックは、上述の通り、Ｎ分周クロック（周波数ｆｓ／Ｎ）で動作させる。そのため、周波数ｆｓ／Ｎのクロックに対する１サンプル遅延素子１０２はフリップフロップで実現できる。

また、第２の回路ブロックは、上述の通り、デルタシグマ変調用サンプリングクロック（周波数ｆｓ）で動作させる。そのため、周波数ｆｓのクロックに対する１サンプル遅延素子１０４はフリップフロップで実現できる。

最後に、デルタシグマ変調器１１３について説明する。

図４の例では、デルタシグマ変調器１１３として、１次デルタシグマ変調器の構成を示しており、デルタシグマ変調用サンプリングクロックの周波数はｆｓである。

図４に示したデルタシグマ変調器１１３は、加算器１１０及び１サンプル遅延素子１１１から構成される第３の回路ブロックと、加算器１０８及び１サンプル遅延素子１０９から構成される第４の回路ブロックと、比較器１１２と、を有している。

第３の回路ブロックは、上述した内挿補間回路１０７内の第２の回路ブロックと同一の構成であり、上記式１５と同一の伝達関数を実現する。

比較器１１２は、第３の回路ブロック内の加算器１１０の出力信号の電圧を、所定の閾値と比較することで“０”又は“１”と判定し、その判定結果を基に、加算器１１０の出力信号を１ビットに量子化してパルス信号に変換する。

ここで、比較器１１２における量子化の過程で発生する量子化ノイズのＺ変換をＱ（ｚ）とし、デルタシグマ変調器１１３の入力信号及び出力信号のＺ変換をそれぞれＶｉｎ（ｚ）及びＶｏｕｔ（ｚ）とする。すると、デルタシグマ変調器１１３の入出力の関係は以下の式１６で表される。

上記式１６を変形することで以下の式１７を得る。

上記式１７は、１次のデルタシグマ変調器におけるノイズシェーピング特性を表す式である。すなわち、上記式１７は、周波数軸上で一様に分布する量子化ノイズＱ（ｚ）のうちの低周波側（例えば送信信号帯域）のノイズを、（１−Ｚ^−１）なる特性を有するフィルタによって、高周波側（例えば送信信号帯域外）に移動分布させることが可能であることを示している。

第４の回路ブロックにおいて、１サンプル遅延素子１０９は、比較器１１２の出力信号を１サンプル分遅延させて出力する。また、加算器１０８は、内挿補間回路１０７の出力信号から１サンプル遅延素子１０９の出力信号を減算し、当該減算結果を第３の回路ブロック内の加算器１１０に出力する。
（２）本実施形態の動作の説明
サンプリングレート変換型デルタシグマ変調回路１２は、上述した構成を備える。

そのため、まず、ベースバンドクロック（周波数ｆｂ）に同期した入力データである振幅成分信号Ａ（ｔ）は、非同期クロック乗せ換え部１００において、デルタシグマ変調用サンプリングクロック（周波数ｆｓ）をＮ分周したＮ分周クロック（周波数ｆｓ／Ｎ）に同期したデータに乗せ換えられる。

次に、Ｎ分周クロック（周波数ｆｓ／Ｎ）に乗せ換えられた振幅成分信号は、内挿補間回路１０７において、デルタシグマ変調用サンプリングクロック（周波数ｆｓ）をＮ分周したＮ分周クロック（周波数ｆｓ／Ｎ）における１サンプルの変化量と、デルタシグマ変調用サンプリングクロック（周波数ｆｓ）における１サンプルの変化量と、が同一となるようにＮ倍内挿補間される。

その後、内挿補間された振幅成分信号は、デルタシグマ変調用サンプリングクロック（周波数ｆｓ）で動作するデルタシグマ変調器１１３において、振幅パルス変調信号Ａ’（ｔ）に変換されて出力される。

ここでは、オーバーサンプリング比を大きくする目的と、内挿補間回路１０７をＦＰＧＡやＡＳＩＣで小規模に実現する目的とのために、ディジタルベースバンド信号生成部１０において、周波数ｆｂを可能な限り高くしておくレート配分とする。

例えば、ディジタルベースバンド信号生成部１０の入力信号が、３ＧＰＰ（3rd Generation Partnership Project）のＥ−ＵＴＲＡ（Evolved Universal Terrestrial Radio Access)におけるＬＴＥ（Long Term Evolution）ＯＦＤＭＡ信号であるとする。ＬＴＥＯＦＤＭＡ信号のＣｈａｎｎｅｌＢａｎｄｗｉｄｔｈが５ＭＨｚの場合は、元のサンプリングレートは７．６８ＭＨｚであり、また、ＣｈａｎｎｅｌＢａｎｄｗｉｄｔｈが２０ＭＨｚの場合は、元のサンプリングレートは３０．７２ＭＨｚである。例えば、後者の２０ＭＨｚの場合、ディジタルベースバンド信号生成部１０は、元のサンプリングレート３０．７２ＭＨｚに対して、その４倍ないし８倍までｆｂをアップサンプリングしておき、内挿補間回路１０７における内挿比の配分を小さくする。これにより、本発明で提案する小規模な内挿補間回路１０７でも十分な内挿効果を得ることが可能となる。当該内挿効果については、後述の（３）本実施形態の効果の説明の項で述べる。

デルタシグマ変調用サンプリングクロック（周波数ｆｓ）は、上述の通り、直交変調器１４の出力信号である位相変調信号Ｐ（ｔ）を比較器１６によってパルス信号に変換したクロックであり、また、搬送波と同一周波数ｆｃの位相変調信号Ｐ（ｔ）に同期したクロックである。

また、振幅成分信号Ａ（ｔ）は、非同期クロック乗せ換え部１００によって、ベースバンドクロック（周波数ｆｂ）に同期したデータから、デルタシグマ変調用サンプリングクロック（周波数ｆｓ）をＮ分周したＮ分周クロック（周波数ｆｓ／Ｎ）に同期したデータに乗せ換えられる。

そのため、本実施形態においては、小規模な送信回路のままで、デルタシグマ変調用サンプリングクロック（周波数ｆｓ）を、搬送波（周波数ｆｃ）と同期させることができると共に、デルタシグマ変調器１１３に入力される振幅成分信号のデータ自体とも同期させることができる。

図７に、図３に示した送信回路における各部の信号の信号波形図を示す。

具体的には、図７は、以下の各信号を示している。
・分離処理部１１において分離された後の角度成分信号Ｉ’（ｔ）及びＱ’（ｔ）
・振幅成分信号Ａ（ｔ）がサンプリングレート変換型デルタシグマ変調回路１２内の非同期クロック乗せ換え部１００及び内挿補間回路１０７によって内挿補間処理された後のデルタシグマ変調器１１３の入力信号
・角度成分信号Ｉ’（ｔ）、Ｑ’（ｔ）がディジタルアナログ変換部１３ａ、１３ｂ及び直交変調器１４によって発振器１５からの搬送波周波数ｆｃで直交変調された位相変調信号Ｐ（ｔ）のＩ相成分及びＱ相成分
・位相変調信号Ｐ（ｔ）を比較器１６によってパルス信号に変換したクロック（位相変調信号同期クロック）
・位相変調信号Ｐ（ｔ）に同期したクロック（周波数ｆｓ）をサンプリングクロックとして動作するサンプリングレート変換型デルタシグマ変調回路１２によって変換された、振幅パルス変調信号Ａ’（ｔ）
以上の通り、本実施形態においては、デルタシグマ変調用サンプリングクロック（周波数ｆｓ）は、搬送波（周波数ｆｃ）と同期しているため、乗算器１７において、振幅パルス変調信号Ａ’（ｔ）と位相変調信号Ｐ（ｔ）間の同期関係を維持した状態で、位相変調信号Ｐ（ｔ）をオンオフ変調することが可能となる。
（３）本実施形態の効果の説明
以上の通り、本実施形態の送信回路は、位相変調信号Ｐ（ｔ）は、比較器１６によって搬送波と同一周波数ｆｃのパルス信号に変換され、このパルス信号がデルタシグマ変調用サンプリングクロック（周波数ｆｓ）として使用される。また、振幅成分信号Ａ（ｔ）は、非同期クロック乗せ換え部１００によって、ベースバンドクロック（周波数ｆｂ）に同期したデータから、デルタシグマ変調用サンプリングクロック（周波数ｆｓ）をＮ分周したＮ分周クロック（周波数ｆｓ／Ｎ）に同期したデータに乗せ換えられる。

そのため、小規模回路のままで、デルタシグマ変調用サンプリングクロック（周波数ｆｓ）を、搬送波（周波数ｆｃ）と同期させることができると共に、デルタシグマ変調器１１３に入力される振幅成分信号のデータ自体とも同期させることができる。

これにより、乗算器１７において、デルタシグマ変調器１１３から出力される振幅パルス変調信号Ａ’（ｔ）と位相変調信号Ｐ（ｔ）間の同期関係を維持した状態で、位相変調信号Ｐ（ｔ）をオンオフ変調することが可能となる。また、デルタシグマ変調器１１３において、入力信号である振幅成分信号の遷移時間中の無効データをサンプリングしてしまうことを回避することが可能となる。

また、本実施形態の送信回路は、内挿補間回路１０７の効果により、小規模回路のままで、量子化ノイズの低減も実現可能である。この点につき、以下に説明する。

本発明に係る内挿補間回路１０７の効果を示すため、図４に示したサンプリングレート変換型デルタシグマ変調回路１２から内挿補間回路１０７のみを取り除いた、図８に示すサンプリングレート変換型デルタシグマ変調回路２０を想定する。尚、図８は、図４に示した内挿補間回路１０７が無い以外は図４と同一なので図面の説明は省略する。

以下、図４に示したサンプリングレート変換型デルタシグマ変調回路１２の動作と、図８に示したサンプリングレート変換型デルタシグマ変調回路２０の動作と、を比較する。

図８に示す通り、サンプリングレート変換型デルタシグマ変調回路２０は、内挿補間処理を行っていない。そのため、まず、ベースバンドクロック（周波数ｆｂ）に同期した振幅成分信号Ａ（ｔ）は、非同期クロック乗せ換え部１００において、デルタシグマ変調用サンプリングクロック（周波数ｆｓ）をＮ分周したＮ分周クロック（周波数ｆｓ／Ｎ）に同期したデータに乗せ換えられる。その後、Ｎ分周クロック（周波数ｆｓ／Ｎ）に乗せ換えられた振幅成分信号は、位相変調信号Ｐ（ｔ）に同期したデルタシグマ変調用サンプリングクロック（周波数ｆｓ）で動作するデルタシグマ変調器１１３において、振幅パルス変調信号Ａ’（ｔ）に変換されて出力される。

この場合、デルタシグマ変調器１１３は、周波数ｆｓのサンプリングクロックで動作するため、周波数ｆｓ／Ｎのクロックでサンプル＆ホールドされた入力信号を、周波数ｆｓのサンプリングクロックで読み込むことになる。そのため、振幅パルス変調信号Ａ’（ｔ）は、周波数ｆｓのサンプリングに対して、時間軸上でＮ個ずつ同一データが連続する信号となる。従って、後段の乗算器１７で振幅パルス変調信号Ａ’（ｔ）と位相変調信号Ｐ（ｔ）とが乗算される際に、周波数ｆｓのサンプリングにおいて、位相変調信号Ｐ（ｔ）が連続的に変化（位相回転）するのに対して、振幅パルス変調信号Ａ’（ｔ）はＮサンプル毎にステップ的に変化する。

図９に、本発明に係る内挿補間回路１０７が無い、すなわち図８に示したサンプリングレート変換型デルタシグマ変調回路２０を使用した送信回路における、乗算器１７の出力信号のスペクトル波形（変調キャリア対ノイズ比＝Ｃ／Ｎ比）の一例を示す。

図９の例では、ディジタルベースバンド信号生成部１０の入力信号を、３ＧＰＰのＥ−ＵＴＲＡにおけるＣｈａｎｎｅｌＢａｎｄｗｉｄｔｈが５ＭＨｚのＬＴＥＯＦＤＭＡ信号（Ｅ−ＵＴＲＡテストモデル３．１）としている。また、ディジタルベースバンド信号生成部１０は、ＬＴＥ５ＭＨｚＯＦＤＭＡ信号の元のサンプリングレート７．６８ＭＨｚの３２倍の２４５．７６ＭＨｚまで、ｆｂをアップサンプリングしている。また、デルタシグマ変調用サンプリングクロックの周波数ｆｓはｆｂの４倍（Ｎ＝４）としている。そのため、図９の例では、元のサンプリングレートに対するオーバーサンプリング比は１２８となる（実際の信号帯域は４．５ＭＨｚであるので、実質のオーバーサンプリング比は２１８相当である）。

図８に示したサンプリングレート変換型デルタシグマ変調回路２０は、内挿補間処理を行っていない。そのため、振幅成分信号Ａ（ｔ）は、元のサンプリングレートの３２倍でオーバーサンプリングされる。更に、デルタシグマ変調器１１３は、その４倍のサンプリングクロックで、Ｎサンプル分、すなわち図９の例では４サンプル分ホールドされた振幅成分信号を読み込む。そのため、実際の振幅変化に対しては、オーバーサンプリング比は確保できていない。

しかし、図９に示す通り、ＬＴＥ５ＭＨｚＯＦＤＭＡ信号のような狭帯域信号の場合には、振幅の最も速い４．５ＭＨｚの変化に対して、デルタシグマ変調器１１３の入力信号における上述のサンプル＆ホールドの影響は小さい。従って、デルタシグマ変調器１１３におけるオーバーサンプリング比に対する理論値相当のノイズ特性が得られている。

次に、図１０に、本発明に係る内挿補間回路１０７が無い、すなわち図８に示したサンプリングレート変換型デルタシグマ変調回路２０を使用した送信回路における、乗算器１７の出力信号のスペクトル波形（変調キャリア対ノイズ比＝Ｃ／Ｎ比）の他の例を示す。

図１０の例では、ディジタルベースバンド信号生成部１０の入力信号を、３ＧＰＰのＥ−ＵＴＲＡにおけるＣｈａｎｎｅｌＢａｎｄｗｉｄｔｈが２０ＭＨｚのＬＴＥＯＦＤＭＡ信号（Ｅ−ＵＴＲＡテストモデル３．１）としている。また、ディジタルベースバンド信号生成部１０は、ＬＴＥ２０ＭＨｚＯＦＤＭＡ信号の元のサンプリングレート３０．７２ＭＨｚの８倍の２４５．７６ＭＨｚまで、ｆｂをアップサンプリングしている。また、デルタシグマ変調用サンプリングクロックの周波数ｆｓは、図９と同一の条件の、ｆｂの４倍（Ｎ＝４）としている。そのため、図１０の例では、元のサンプリングレートに対するオーバーサンプリング比は３２となる（実際の信号帯域は１８ＭＨｚであるので実質のオーバーサンプリング比は５４相当である）。

尚、図９及び図１０の例においては、単位帯域当たりの電力を同一としているため、信号の総電力は図９の例の方が６ｄＢ小さい。そのため、スペクトル波形における変調キャリアを０ｄＢとしたキャリア対ノイズ比（Ｃ／Ｎ比）は、図９の例の方が６ｄＢ劣化するという条件になっている。

図１０の例では、振幅成分信号Ａ（ｔ）は、元のサンプリングレートの８倍でオーバーサンプリングされる。更に、デルタシグマ変調器１１３は、その４倍のサンプリングクロックで、４サンプル分ホールドされた振幅成分信号を読み込む。そのため、実際の振幅変化に対しては、オーバーサンプリング比は確保できていない。ＬＴＥ２０ＭＨｚＯＦＤＭＡ信号のような広帯域信号の場合には、振幅の最も速い１８ＭＨｚの変化に対して、デルタシグマ変調器１１３の入力信号における上述のサンプル＆ホールドの影響は大きい。

そのため、図１０に示す通り、デルタシグマ変調器１１３におけるオーバーサンプリング比に対する理論ノイズ特性に比べて、変調キャリア近傍のノイズが劣化している。特にキャリア近傍のノイズは、バンドパスフィルタ１９の阻止域よりも低周波で抑圧できないため、所望の無線特性を満足できなくなるという問題がある。

次に、デルタシグマ変調器１１３の入力段でのサンプル＆ホールドの影響より、広帯域信号におけるキャリア近傍にノイズが発生することについて説明する。

ここでは、図１１に示す通り、図４に示したサンプリングレート変換型デルタシグマ変調回路１２から、本発明に係る内挿補間回路１０７とデルタシグマ変調器１１３とを取り除いた、フリップフロップ回路１１４によるサンプル＆ホールド回路２１を想定する。更に、図１２に示す通り、図４に示したサンプリングレート変換型デルタシグマ変調回路１２からデルタシグマ変調器１１３を取り除いた内挿補間回路２２を想定する。

以下、図３に示したサンプリングレート変換型デルタシグマ変調回路１２を図１１に示したサンプル＆ホールド回路２１に置き換えた送信回路の動作と、図３に示したサンプリングレート変換型デルタシグマ変調回路１２を図１２に示した内挿補間回路２２に置き換えた送信回路の動作と、を比較する。ここでは、ディジタルベースバンド信号生成部１０の入力信号は図１０で説明した際と同一のＬＴＥ２０ＭＨｚＯＦＤＭＡ信号とし、ｆｂ、ｆｓ、Ｎの関係も図１０で説明した際の条件と同一とする。

図１１及び図１２の回路の相違点は、本発明に係る内挿補間回路１０７の有無にある。尚、図１１及び図１２の回路は共に、既に説明済みの回路から一部の機能を取り除いた回路であるため、図面の説明は省略する。

図３に示したサンプリングレート変換型デルタシグマ変調回路１２を図１１に示したサンプル＆ホールド回路２１に置き換えた送信回路と、図３に示したサンプリングレート変換型デルタシグマ変調回路１２を図１２に示した内挿補間回路２２に置き換えた送信回路は共に、デルタシグマ変調器１１３が無い。そのため、振幅成分信号Ａ（ｔ）が図１１及び図１２の回路でそれぞれサンプリングレートが変換された振幅成分信号Ａ”（ｔ）は、乗算器１７で位相変調信号Ｐ（ｔ）と乗算される。この乗算結果である信号ｅ”（ｔ）は、上記式４のＡ（ｔ）をＡ”（ｔ）に置き換えた、以下の式１８で表される。

尚、上記式１８におけるＰ（ｔ）は上記式５と同一である。

まず、図３に示したサンプリングレート変換型デルタシグマ変調回路１２を図１１に示したサンプル＆ホールド回路２１に置き換えた送信回路では、本発明に係る内挿補間回路１０７が無い。そのため、振幅成分信号Ａ”（ｔ）が乗算器１７で位相変調信号Ｐ（ｔ）と乗算される際に、周波数ｆｓのサンプリング（Δｔ＝１／ｆｓ）において、位相変調信号Ｐ（ｔ）が連続的に変化（位相回転）するのに対して、振幅成分信号Ａ”（ｔ）はＮサンプル、すなわち、この例では４サンプル毎にステップ的に変化する。

これに対して、図３に示したサンプリングレート変換型デルタシグマ変調回路１２を図１２に示した内挿補間回路２２に置き換えた送信回路では、本発明に係る内挿補間回路１０７が有る。そのため、振幅成分信号Ａ”（ｔ）は内挿補間回路１０７によって、近似的ではあるが内挿補間処理された信号となる。そのため、振幅成分信号Ａ”（ｔ）が乗算器１７で位相変調信号Ｐ（ｔ）と乗算される際に、周波数ｆｓのサンプリング（Δｔ＝１／ｆｓ）において、振幅成分信号Ａ”（ｔ）は連続的に変化する。

本発明に係る内挿補間回路１０７の有無に応じた以上の差分を、デルタシグマ変調器が無い状態で表したものを図１３−ａ及び図１３−ｂに示す。図１３−ａ及び図１３−ｂは、サンプリングレートが変換された上記振幅成分信号Ａ”（ｔ）と位相変調信号Ｐ（ｔ）とを乗算器１７で乗算した信号の信号波形（一部）を直交座標平面で表したものである。図１３−ａは、本発明に係る内挿補間回路１０７が無い、図１１に示したサンプル＆ホールド回路２１の場合の例である。また、図１３−ｂは、本発明に係る内挿補間回路１０７が有る、図１２に示した内挿補間回路２２の場合の例である。

図１３−ａに示す通り、本発明に係る内挿補間回路１０７が無い場合の信号波形においては、位相はサンプル毎に連続的に回転しているが、振幅は４サンプル毎にステップ的に変化している。このことから、図１３−ａに示した信号波形は、本来あるべき軌跡から大きく外れていることがわかる。

これに対して、図１３−ｂに示す通り、本発明に係る内挿補間回路１０７が有る場合の信号波形においては、サンプル毎の連続的な位相回転に対し、振幅もほぼサンプル毎に連続的に変化している。

図１４に、図１３−ａ及び図１３−ｂに示した信号のスペクトル波形を示す。

図１４に示す通り、本発明に係る内挿補間回路１０７が無い、サンプル＆ホールド回路２１の場合には、上述の本来あるべき軌跡からの乖離によって歪が発生しており、当該歪のキャリア近傍の成分が、図１０におけるキャリア近傍のノイズに相当していることがわかる。

この歪は、非線形歪ではなく、振幅の変化速度に依存する歪である。この歪の影響は、例えば狭帯域の場合には、サンプルに対する振幅の変化が緩やかであるため、あるべき軌跡からの乖離影響が相対的に小さくなり、発生する歪は小さいものとなる。

一方、本発明に係る内挿補間回路１０７が有る場合には、上述の通り、近似的ではあるが小規模回路で内挿補間処理が実現されている。そのため、完全に歪を無くせてはいないが、デルタシグマ変調で発生する量子化ノイズよりも十分低いレベルまで、歪を低減することができている。

上述の通り、関連技術においては、理想的な内挿補間処理を実現するには、数ＧＨｚのクロックで動作するディジタルＲＦ回路によって高次のフィルタ回路を構築することが必要であった。しかし、ディジタルＲＦ回路による構築は実現性の難易度が非常に高いことから、本発明で提案した、小規模回路で実現できる内挿補間回路１０７の効果は大きい。

最後に、図１５に、本発明に係る内挿補間回路１０７を実装したサンプリングレート変換型デルタシグマ変調回路１２を使用した、図３に示した送信回路における、乗算器１７の出力信号のスペクトル波形（変調キャリア対ノイズ比＝Ｃ／Ｎ比）の一例を示す。

図１５の例では、ディジタルベースバンド信号生成部１０の入力信号を、３ＧＰＰのＥ−ＵＴＲＡにおけるＣｈａｎｎｅｌＢａｎｄｗｉｄｔｈが２０ＭＨｚのＬＴＥＯＦＤＭＡ信号（Ｅ−ＵＴＲＡテストモデル３．１）としている。尚、図１５の条件は、内挿補間回路１０７が有るという条件以外は、図１０で説明した際と同一条件である。

図１５に示す通り、本実施形態の送信回路の場合は、図１０に示した上述のキャリア近傍の歪が改善され、デルタシグマ変調における理論値相当のノイズ特性が得られていることがわかる。そのため、デルタシグマ変調器１１３のノイズシェーピング特性で高周波側に移動分布させた量子化ノイズは、スイッチング増幅器１８の後段のバンドパスフィルタ１９によって抑圧することができる。よって、所望の無線特性を満足することが可能となる。

以上の通り、本実施形態の送信回路によれば、小規模回路のままで、量子化ノイズを低減することができ、また、デルタシグマ変調用サンプリングクロックを、搬送波と同期させることができると共に、デルタシグマ変調器に入力される振幅成分信号のデータ自体とも同期させることができる。
（４）他の実施形態
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明の範囲内で当業者が理解し得る様々な変更をすることができる。

例えば、図４においては、デルタシグマ変調器１１３を、１次デルタシグマ変調器を用いて実現した例を示しているが、高次のデルタシグマ変調器を用いて実現することも考えられる。本発明の効果は、デルタシグマ変調器１１３の次数には関係なく得られるものである。尚、高次のデルタシグマ変調器を用いた場合も周辺構成に変化は無い。

また、乗算係数保持部１０６の乗算係数１／Ｎと、分周器１１５のＮ分周クロックと、におけるＮを変更する回路を設けることも考えられる。これにより、任意のｆｂとｆｓに対応することが可能となる。

更に、内挿補間回路１０７に関しては、上述の通り、関連技術においては、理想的な内挿補間処理を実現するには、数ＧＨｚのクロックで動作するディジタルＲＦ回路によって高次のフィルタ回路を構築することが必要であった。しかし、その実現性の難易度が非常に高いことから、図４においては、小規模回路で実現できる内挿補間回路１０７の例を示している。しかし、回路規模が大きくなることを許容すれば、高次のフィルタ回路で内挿補間処理を実現する構成も、本発明の構成に含まれることは言うまでもない。

本出願は、２０１３年５月３１日に出願された日本出願特願２０１３−１１５４３７を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims

ベースバンド信号の振幅成分信号をデルタシグマ変調して振幅パルス変調信号を出力するデルタシグマ変調器と、前記ベースバンド信号の角度成分信号を搬送波で直交変調して位相変調信号を出力する直交変調器と、前記振幅パルス変調信号と前記位相変調信号とを乗算し、当該乗算結果を電力増幅器に出力する第１の乗算器と、を有する送信回路であって、
前記位相変調信号をパルス信号に変換する比較器と、
ベースバンドクロックで動作する回路と前記デルタシグマ変調器との間に設けられた非同期クロック乗せ換え部及び内挿補間回路と、を更に有し、
前記デルタシグマ変調器は、前記比較器が前記位相変調信号を変換したパルス信号をサンプリングクロックとして使用して動作し、
前記非同期クロック乗せ換え部は、前記ベースバンドクロックに同期した振幅成分信号を、前記サンプリングクロックをＮ（Ｎは２以上の自然数）分周したＮ分周クロックに同期した振幅成分信号に変換して前記内挿補間回路に出力し、
前記内挿補間回路は、前記Ｎ分周クロックにおける１サンプルの変化量と前記サンプリングクロックにおける１サンプルの変化量とが同一となるように、前記非同期クロック乗せ換え部の出力信号を内挿補間して前記デルタシグマ変調器に出力する、送信回路。
前記非同期クロック乗せ換え部は、
前記ベースバンドクロックに同期した振幅成分信号を入力側要求信号として出力する第１の論理ブロックと、
前記ベースバンドクロックに同期した前記入力側要求信号を、前記Ｎ分周クロックに同期した振幅成分信号に変換して前記内挿補間回路に出力すると同時に、当該振幅成分信号を前記Ｎ分周クロックに同期した出力側確認信号として出力する第２の論理ブロックと、
前記Ｎ分周クロックに同期した前記出力側確認信号を、前記ベースバンドクロックに同期した入力側確認信号に変換して出力する第３の論理ブロックと、
前記入力側要求信号と前記入力側確認信号とのハンドシェイク処理を行う第４の論理ブロックと、を含む、請求項１に記載の送信回路。
前記内挿補間回路は、
前記Ｎ分周クロックで動作し、第１の加算器及び第１の１サンプル遅延素子から構成される第１の回路ブロックと、
前記サンプリングクロックで動作し、第２の加算器及び第２の１サンプル遅延素子から構成される第２の回路ブロックと、
前記サンプリングクロックで動作する第２の乗算器と、を含み、
前記第１の１サンプル遅延素子は、前記非同期クロック乗せ換え部の出力信号を１サンプル分遅延させて出力し、
前記第１の加算器は、前記非同期クロック乗せ換え部の出力信号から前記第１の１サンプル遅延素子の出力信号を減算し、当該減算結果を出力し、
前記第２の１サンプル遅延素子は、前記第２の加算器の出力信号を１サンプル分遅延させて出力し、
前記第２の加算器は、前記第１の加算器の出力信号と前記第２の１サンプル遅延素子の出力信号とを加算し、当該加算結果を出力し、
前記第２の乗算器は、前記Ｎを用いた乗算係数１／Ｎを前記第２の加算器の出力信号に乗算し、当該乗算結果を前記デルタシグマ変調器に出力する、請求項１又は２に記載の送信回路。
前記Ｎ分周クロック及び前記乗算係数１／Ｎにおける前記Ｎを変更する手段を更に有する、請求項３に記載の送信回路。