WO2013035523A1 - Ｒｆ信号生成回路、及び送信機 - Google Patents

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WO2013035523A1
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pulse
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modulator
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真一 堀
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日本電気株式会社
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Definitions

  • the present invention relates to an RF (Radio Frequency) signal generation circuit and a transmitter.
  • the present invention relates to an RF signal generation circuit that generates an RF pulse signal for wireless transmission from a digital signal, and a transmitter.
  • a transmission unit of a mobile phone or a wireless LAN (Local Area Network) communication device is required to operate with low power consumption while ensuring the accuracy of a transmission signal regardless of the magnitude of output power.
  • the power amplification circuit at the final stage of the transmission unit of the communication device occupies 50% or more of the power consumption of the entire communication device, and thus is required to have high power efficiency.
  • switching amplifier circuits have attracted attention as power amplifier circuits having high power efficiency.
  • the switching amplifier circuit assumes a pulse waveform signal as an input signal, and amplifies power while maintaining the waveform.
  • the pulse waveform signal amplified by the switching amplifier circuit is radiated from the antenna into the air after the filter element sufficiently suppresses frequency components other than the desired frequency component.
  • FIG. 12 shows an example of a circuit configuration of a class D amplifier circuit that is a typical example of a known switching amplifier circuit.
  • This class D amplifier circuit is formed by inserting two switch elements in series between a power source and a ground. Complementary pulse signals are input to the two switch elements as open / close control signals, and only one of the switch elements is controlled to be turned on. When the switch element on the power supply side is on and the switch element on the ground side is off, a voltage equal to the power supply voltage is output, and in the opposite case, the ground potential is output.
  • This class D amplifier circuit does not require a bias current. Therefore, the power loss is ideally zero.
  • these switch elements can be configured by MOS (Metal-Oxide-Semiconductor) field effect transistors, bipolar transistors, or the like.
  • FIG. 13 shows an example of a block configuration of a known transmitter using a class D amplifier circuit (for example, it can be inferred from the signal generator described in FIG. 1 of Non-Patent Document 1).
  • the transmitter includes an RF signal generator, a driver amplifier, a class D amplifier circuit, a filter, and the like, and amplifies the RF pulse signal generated by the RF signal generator by the driver amplifier and the class D amplifier circuit.
  • the filter circuit at the subsequent stage of the class D amplifier circuit removes unnecessary components of the RF pulse signal amplified by the class D amplifier circuit and reproduces the RF radio signal.
  • the RF signal generator includes a digital baseband processor, a polar converter, a ⁇ (delta sigma) modulator, a comparator, and a mixer.
  • the polar converter converts the orthogonal radio signal (I (t), Q (t)) generated by the digital baseband processor into an amplitude signal A (t) and a phase signal according to the following equations (1) and (2). Convert to P (t).
  • ⁇ is as shown in the following formula (3).
  • ⁇ C is an angular frequency corresponding to the carrier frequency.
  • the product of A (t) and P (t) is the RF radio signal RF (t).
  • the comparator converts the sinusoidal phase signal P (t) into a rectangular pulse signal by a comparison operation with zero as a threshold value.
  • This pulse phase signal PR (t) is expressed by the following equation (5).
  • H (t) is a harmonic component of P (t) that is generated when P (t) is rectangularized.
  • the ⁇ modulator operates in synchronization with a clock signal supplied from an external fixed clock source, and ⁇ modulates the amplitude signal A (t).
  • FIG. 14 shows a configuration diagram of a known first-order ⁇ modulator as a specific configuration example of the ⁇ modulator.
  • This ⁇ modulator includes a delay unit, a quantizer, and an adder / subtracter.
  • the quantizer is a 1-bit comparator that outputs 1 or ⁇ 1 depending on the threshold value of the input signal.
  • z e j (2 ⁇ f / fs) .
  • fs is a clock rate (sampling frequency) of the clock signal of the ⁇ modulator.
  • the above equation (6) means that the output signal includes the input signal and the quantized noise multiplied by (1-z ⁇ 1 ) as a coefficient.
  • the absolute value of (1-z ⁇ 1 ) is close to zero in a frequency region sufficiently smaller than the sampling frequency, and is 2 which is the maximum value at the Nyquist frequency (defined as 1 ⁇ 2 of the sampling frequency).
  • the signal-to-quantization noise ratio in the output signal is expressed by the ratio of Y (z) and (1-z ⁇ 1 ) N (z) in the above equation (6)
  • this ⁇ modulation As the frequency range is sufficiently lower than the sampling frequency, the quantization noise becomes negligibly small and the signal-to-quantization noise ratio can be increased. On the other hand, in the high frequency region, the signal-to-quantization noise ratio is small. That is, the ⁇ modulator can suppress the quantization noise from being mixed into the band under a condition that the frequency bandwidth of the signal is sufficiently smaller than the sampling frequency.
  • the output signal of the ⁇ modulator is expressed by the following equation (7).
  • NH (t) is a component representing the quantization noise component (1-z ⁇ 1 ) ⁇ N (z) represented by the above equation (7) in the time domain, and A (z) is represented in the time domain. Is the sum of the image components of A (t) that occur above the Nyquist frequency. 13 outputs the product of the output signal of the ⁇ modulator and the output signal of the comparator.
  • the output signal MIX (t) of the mixer is expressed by the following equation (9) from the above equations (5) and (8).
  • the first term is the radio signal RF (t) represented by the above equation (4).
  • the RF signal generator can generate a pulse signal including a radio signal.
  • the radio signal can be amplified to a desired level.
  • the unnecessary components in the second term and thereafter in the above formula (9) are also amplified simultaneously, but components outside the band of the filter are removed by the filter connected to the subsequent stage of the class D amplifier circuit.
  • ACLR Adjacent Channel Leakage Ratio
  • W-CDMA Wideband Code Division Multiple Access
  • the pulse signal generated by the RF signal generator in the transmitter shown in FIG. 13 includes quantization noise in addition to the desired signal.
  • quantization noise outside the passband is suppressed by a filter connected to the output of the class D amplifier circuit.
  • the adjacent channel is in the band of the filter. Therefore, the quantization noise leaking to the adjacent channel cannot be removed by the filter. Therefore, the quantization noise must be sufficiently suppressed at the output of the class D amplifier circuit before the filter, or at least the output of the RF signal generator, to satisfy the ACLR standard.
  • the quantization noise cannot be sufficiently suppressed, and the ACLR of the W-CDMA standard for base stations cannot be satisfied.
  • the present invention is an RF signal generation circuit that generates an RF pulse signal that is wirelessly transmitted from a digital signal, a polar converter that generates an amplitude signal and a phase signal from the digital signal, and polar conversion
  • a signal decomposer that generates two signals, a pulse width control signal and a residual signal, a delta sigma modulator that delta-sigma modulates the residual signal, and a polar signal according to the pulse width control signal.
  • a pulse width modulator for pulse-modulating the phase signal output from the converter and outputting a pulse phase signal; a mixer for mixing the output signal of the delta-sigma modulator and the pulse phase signal to generate an RF pulse signal;
  • the signal decomposer includes a pulse width control signal and a residual signal under the condition that the product of the fundamental component of the pulse phase signal and the residual signal is equal to the amplitude signal.
  • the present invention is also a transmitter that generates an RF pulse signal that is wirelessly transmitted from a digital signal, a polar converter that generates an amplitude signal and a phase signal from the digital signal, and an amplitude signal output from the polar converter.
  • a signal decomposer that generates two signals, a pulse width control signal and a residual signal, and a delta-sigma modulation of the residual signal and an N-value delta-sigma that outputs a stepped signal of N (N is an integer of 2 or more) value
  • a pulse width modulator for pulse-modulating the phase signal output from the polar converter according to the pulse width control signal and outputting a pulse phase signal, an output signal of the N-value delta-sigma modulator, and a pulse phase signal
  • a class D amplifier circuit composed of a switch element connected to a power source having two or more different voltage values, and a signal decomposer comprising: The pulse width control signal and the residual signal are generated under the condition that the product of the fundamental wave component of the
  • the quantization noise generated in the ⁇ modulator can be reduced, and a pulse RF signal having a good S / N ratio (Signal to Noise ratio) can be obtained. Can be generated.
  • FIG. 6 is a diagram illustrating an example of the operation of the signal decomposer 113.
  • FIG. 3 is a circuit block diagram showing a specific configuration of a pulse width modulator 114.
  • FIG. It is a figure which shows an example of a structure of the mixer. It is a figure which shows an example of the block configuration of the transmitter 200 which concerns on 2nd Embodiment. It is a figure which shows an example of the block configuration of the transmitter 300 which concerns on 3rd Embodiment. It is a figure which shows an example of the block configuration of the transmitter 400 which concerns on 4th Embodiment.
  • FIG. 1 shows an example of a block configuration of a transmitter 100 according to the first embodiment.
  • the transmitter 100 includes an RF signal generator 110, a driver amplifier 120, and a class D amplifier circuit 130.
  • the RF signal generator 110 generates a pulse signal including a radio signal. This pulse signal is used together with a complementary signal of this pulse signal as an open / close control signal for the switch elements constituting the class D amplifier circuit 130 via the driver amplifier 120.
  • the pulse signal generated by the RF signal generator 110 can reduce quantization noise compared to the configuration example shown in FIG.
  • the RF signal generator 110 includes a digital baseband processor 111, a polar converter 112, a signal decomposer 113, a pulse width modulator 114, a ⁇ (delta sigma) modulator 115, and a mixer 116.
  • the polar converter 112 is a block that converts the orthogonal radio signal (I (t), Q (t)) generated by the digital baseband processor 111 into an amplitude signal A (t) and a phase signal P (t). Yes, the same as in the example shown in FIG.
  • the amplitude signal A (t) and the phase signal P (t) are expressed as the above equations (1) and (2), respectively.
  • the signal decomposer 113 decomposes the amplitude signal A (t) into a pulse width control signal Vpc and a residual signal Va. At that time, the signal decomposer 113 decomposes the amplitude signal A (t) under the restriction that the product of the pulse width (modulation) control signal Vpc and the residual signal Va becomes the amplitude signal A (t).
  • FIG. 2 shows an example of the operation of the signal decomposer 113.
  • the amplitude signal input to the signal decomposer 113 is standardized with a maximum value of 1.
  • the signal decomposer 113 outputs 0.5 as the pulse width control signal and outputs twice the input signal as the residual signal.
  • the input signal Vin is 0.5 to 1.0
  • 1.0 is output as the pulse width control signal
  • the input signal is output as it is as the residual signal.
  • the product of the pulse width control signal and the residual signal is always equal to the input signal.
  • the output algorithms of Va and Vpc change in two stages by comparing the magnitude of the input signal with respect to 0.5
  • N of the input signal -1 threshold values (b1, b2,..., B N-1 in ascending order) are changed by N algorithms according to the magnitude comparison.
  • b1, b2, ⁇ , b N-1 is an arbitrary number between 0 and 1, have a relationship of "b1 ⁇ b2 ⁇ ⁇ b N -1 ".
  • Va is (1 / b k ) ⁇ Vin
  • Vpc is b k .
  • the product of Va and Vpc is always Vin.
  • Va and Vpc shown in FIG. 10 are output with respect to the threshold value b which is an arbitrary numerical value from 0 to 1. That is, as the residual signal, when the input signal exceeds the threshold value b, the maximum value (here, 1) that can be handled by the signal decomposer 113 is fixed and output. When the input signal does not exceed the threshold value, the input signal is output. Is multiplied by an arbitrary value (here, the reciprocal 1 / b of the threshold value b) and output.
  • the waveform of Va is smooth and the frequency component of Va can be kept small.
  • the operation example shown in FIG. 11 is a more generalized operation example shown in FIG. That is, if the input signal does not exceed the arbitrary threshold value b as a residual signal, the input signal is multiplied by an arbitrary value c between 1 and 1 / b and output.
  • the threshold value b is exceeded, the residual signal is continuously connected in the vicinity of the threshold value when the threshold value is not exceeded, and the maximum value of the input range of the signal decomposer 113 is the output of the residual signal of the signal decomposer 113.
  • the input signal is converted and output as a residual signal so that the maximum value of the range is obtained (refer to the table of FIG. 11 for specific equations). In either case, the product of Va and Vpc is equal to Vin.
  • the pulse width modulator 114 receives the phase signal P (t) output from the polar converter 112 and converts this phase signal into a rectangular pulse signal.
  • the duty ratio of the pulse signal is controlled according to the pulse width control signal output from the signal decomposer 113.
  • a sine wave component having a frequency equal to the pulse rate also referred to as a Fourier component equal to the pulse rate, hereinafter referred to as a fundamental wave component and expressed as fbase
  • fbase a sine wave component having a frequency equal to the pulse rate
  • DCR is a duty ratio expressed in%.
  • the maximum value of fbase is normalized to 1.
  • the duty ratio at which the fundamental wave component fbase is the largest is 50%.
  • the pulse width modulator 114 controls the duty ratio according to the above equation (10) so that the fundamental wave component fbase becomes equal to the pulse width control signal.
  • FIG. 3 is a circuit block diagram showing a specific configuration of the pulse width modulator 114.
  • the pulse width modulator 114 is composed of a comparator. This comparator has an input terminal, a reference terminal, and an output terminal. If the signal input from the input terminal is larger than the reference value Vref input to the reference terminal, the comparator outputs high. As shown in the following equation (11), when the sine wave signal is overlapped with the DC signal Vx, when the input signal Vcomp_in is overlapped with the reference value Vref and Vx + f is given, the pulse signal output from the comparator The duty ratio (DCR) is expressed by the following equation (12).
  • the above equation (13) means that the fundamental wave component fbase included in the pulse signal can be controlled by the reference value Vref. Further, the following equation (14) is derived from the above equation (13).
  • the fundamental wave component included in the output pulse signal of the pulse width modulator 114 can be made equal to Vpc. it can.
  • the ⁇ modulator 115 has a function of ⁇ (delta sigma) modulation of the input signal, and is the same as the example shown in FIG.
  • ⁇ delta sigma
  • the mixer 116 outputs the product of the two input signals.
  • the mixer 116 receives the output of the ⁇ modulator 115 and the output of the pulse width modulator 114.
  • the output signal of the ⁇ modulator 115 described above is the output of the internal comparator and becomes 1 or ⁇ 1.
  • This signal is high / low (the signal output from the pulse width modulator 114 is also ,
  • the mixer 116 can be composed of one NAND operator shown in FIG.
  • the pulse signal output from the NAND operator is transmitted as an output signal of the RF signal generator 110 to the driver amplifier 120 at the next stage.
  • the quadrature radio signal generated by the digital baseband processor 111 is decomposed by the polar converter 112 into an amplitude signal A (t) and a phase signal P (t).
  • An amplitude signal A (t) is input to the signal decomposer 113.
  • the signal decomposer 113 switches the values of the residual signal and the pulse width control signal, which are output signals, according to the value of the input signal.
  • the amplitude signal is 0 to 0.5
  • the residual signal V a ⁇ 05 and the pulse width control signal V pc ⁇ 05 are expressed by the following equations (16) and (17), respectively.
  • the residual signal V a ⁇ 05 output from the signal decomposer 113 is input to the ⁇ modulator 115 as an input signal.
  • An external fixed clock source is used for the clock signal input to the ⁇ modulator 115.
  • the output signal W ⁇ 05 (z) of the ⁇ modulator 115 is given by the following formula (18) by substituting V a ⁇ 05 into Y (z) in the above formula (6) after Z conversion. It is done.
  • NH ⁇ 05 (t) represents the quantization noise component (1-z ⁇ 1 ) ⁇ N (z) represented by the above equation (18) in the time domain and 2 ⁇ A (z). This is the sum of 2 ⁇ A (t) image components that occur above the Nyquist frequency when expressed in the time domain.
  • the output signal of the ⁇ modulator 115 in the example shown by the above equation (8) and the output signal of the ⁇ modulator 115 of the present embodiment shown in the above equation (19) are compared, It is clear that the output signal of the delta-sigma modulator 115 of the form contains twice the amplitude signal A (t).
  • the energy of the pulse output from the ⁇ modulator 115 is constant (since the output signal of the ⁇ modulator 115 is a pulse waveform having a value of 1 or ⁇ 1, the energy defined by the square of the signal is Is always 1), the quantization noise NH ⁇ 05 (t) included in the present embodiment is larger than the quantization noise NH (t) of the known example by the amount of increase in the amplitude signal component. Get smaller.
  • phase signal output from the polar converter 112 is P (t) represented by the above equation (2).
  • the pulse width control signal Vpc output from the signal decomposer 113 is 0.5.
  • the pulse width modulator 114 that has received this pulse width control signal controls the fundamental wave component fbase to 0.5 in the pulse signal Vpout (t) output from the pulse width modulator 114. That is, the pulse signal Vpout (t) is expressed by the following equation (20).
  • g ⁇ 05 (H (t)) is a component other than 0.5 ⁇ P (t) included in Vpout (t), and is a harmonic component of P (t). Composed.
  • the mixer 116 outputs the product of the pulse signal Vpout (t) expressed by the above equation (20) and the output signal W ⁇ 05 (t) of the ⁇ modulator 115 expressed by the above equation (19). To do. Therefore, the output signal MIX (t) of the mixer 116 is expressed by the following equation (21).
  • the output pulse signal of the mixer 116 includes a radio signal component.
  • the second and subsequent terms are unnecessary components.
  • the output signal of the mixer 116 is transmitted as the RF pulse signal of the RF signal generator 110 to the next stage (driver amplifier 120, class D amplifier circuit 130).
  • the quantization noise NH ⁇ 05 (t) generated by the ⁇ modulator 115 is smaller than the known quantization noise NH (t).
  • the RF pulse signal generated in this embodiment is clearly known.
  • the quantization noise is smaller than that of the RF pulse signal.
  • the second term and the fourth term on the right side of the above formula (21) include g ⁇ 05 (H (t))
  • the frequency component is twice the frequency band occupied by the desired component. Bigger than that. Therefore, it can be removed by the filter 140 subsequent to the class D amplifier circuit 130.
  • the residual signal Va > 05 and the pulse width control signal Vpc> 05 are expressed by the following equations (22) and (23), respectively.
  • the amplitude signal A (t) is input to the ⁇ modulator 115.
  • the pulse width modulator 114 receives the phase signal P (t) and outputs a rectangular signal having a duty ratio of 50%.
  • the present embodiment performs the same operation as the example shown in FIG. That is, the RF pulse signal output from the RF signal generator 110 is expressed by the above equation (9).
  • the radio signal such as WCDMA greatly contributes to the reduction of the quantization noise of the present embodiment, considering that the average value of the amplitude signal is 0.5 or less.
  • FIG. 5 shows an example of a block configuration of a transmitter 200 according to the second embodiment of the present invention.
  • the transmitter 200 includes an RF signal generator 210, a driver amplifier 220, and a class D amplifier circuit 230.
  • the RF signal generator 210 generates a pulse signal including a radio signal. This pulse signal is used together with a complementary signal of this pulse signal as an open / close control signal for the switch element constituting the class D amplifier circuit 230 via the driver amplifier 220.
  • the driver amplifier 220 and the class D amplifier circuit 230 are the same as those of the same name in the first embodiment.
  • the RF signal generator 210 includes a digital baseband processor 211, a polar converter 212, a signal decomposer 213, a pulse width modulator 214, a ⁇ modulator 215, and a mixer 216, all of which It is the same as the circuit block of the same name that constitutes the RF signal generator 110 in the first embodiment.
  • the clock signal of the ⁇ modulator 215 is supplied from an external fixed clock source, whereas in the RF signal generator 210, the clock signal of the ⁇ modulator 215 is the pulse width modulator 214. Output signals are used.
  • the two pulse signals (the output signal of the ⁇ modulator 215 and the output signal of the pulse width modulator 214) input to the mixer 216 are synchronized. If the synchronization is not achieved, the signal transition timings of the two pulse signals are shifted. Therefore, a pulse having a pulse width much narrower than the pulse width of the input pulse signal is generated in the output pulse signal of the mixer 216. . As the pulse width becomes narrower, higher frequency components are included. Therefore, when an actual device is used, there arises a problem that the signal waveform tends to collapse due to the influence of parasitic elements. In this embodiment, occurrence of such a problem can be avoided.
  • FIG. 6 shows an example of a block configuration of a transmitter 300 according to the third embodiment of the present invention.
  • the transmitter 300 includes an RF signal generator 310, a driver amplifier 320, and a class D amplifier circuit 330.
  • the RF signal generator 310 generates a pulse signal including a radio signal. This pulse signal is used together with a complementary signal of this pulse signal as an open / close control signal for the switch element constituting the class D amplifier circuit 330 via the driver amplifier 320.
  • the driver amplifier 320 and the class D amplifier circuit 330 are the same as those of the same name in the first embodiment.
  • the RF signal generator 310 includes a digital baseband processor 311, a polar converter 312, a signal decomposer 313, a pulse width modulator 314, a ⁇ modulator 315, a comparator 317, and a mixer 316. These are all the same as the RF signal generator in the example shown in FIG. 13 and the circuit block of the same name constituting the RF signal generator 110 in the first embodiment shown in FIG.
  • the output signal from the pulse width modulator 214 is used as the clock signal of the ⁇ modulator 215, whereas in the RF signal generator 310, the clock signal of the ⁇ modulator 315 is used.
  • the duty ratio of the clock signal of the ⁇ modulator 315 may be smaller than 50%, but in the RF signal generator 310, it is always 50%.
  • the duty is smaller than 50%, a higher frequency component is generated, and there is a problem that the clock signal is easily broken due to the influence of the parasitic element in the actual device. In this embodiment, occurrence of such a problem can be avoided.
  • FIG. 7 shows an example of a block configuration of a transmitter 400 according to the fourth embodiment of the present invention.
  • the transmitter 400 includes an RF signal generator 410, a decoder 460, a driver amplifier 420, and a multi-level class D amplifier circuit 430.
  • the RF signal generator 410 generates a multilevel pulse signal including a radio signal. This pulse signal is input to the subsequent multi-level class D amplifier circuit 430 via the decoder 460, and the multi-level pulse signal is amplified while maintaining the waveform.
  • the output signal of the multi-level class D amplifier circuit 430 is radiated from the antenna 450 after unnecessary components are removed by the filter 440 in the subsequent stage.
  • N is an integer of 2 or more.
  • VP1, VP2,..., VPN in ascending order N is an integer of 2 or more.
  • the multi-value class D amplifier circuit 430 is composed of N switch elements. One end of these N switch elements (S1, S2,..., SN) is connected to each other, and is connected to the filter 440 at the subsequent stage as an output signal of the multi-level class D amplifier circuit 430. The other ends are respectively connected to power supplies having different voltage values (the power supply voltages connected to S1, S2,..., SN are VDD1, VDD2,..., VDDN in ascending order).
  • the decoder 460 turns on the switch element Sk constituting the multi-value class D amplifier circuit 430 and all the rest Turn off. In this state, VDD k is output from the multi-value class D amplifier circuit 430.
  • the interval between adjacent signal values of the multilevel pulse signal is The ratio of the interval between the adjacent voltage values of the power source connected to the multi-value class D amplifier circuit 430 is stored as in the following equation (24).
  • the RF signal generator 410 that generates a multilevel pulse signal includes a digital baseband processor 411, a polar converter 412, a signal decomposer 413, a pulse width modulator 414, a multilevel ⁇ modulator 415, and a mixer 416.
  • the RF signal generator 410 is the same as the RF signal generator 210 in the second embodiment shown in FIG. 5 except that the ⁇ modulator 215 is replaced with a multilevel ⁇ modulator 415.
  • FIG. 14 A circuit block diagram showing a specific example of the multi-value ⁇ modulator 415 is shown in FIG.
  • This circuit includes a delay unit, a multilevel quantizer, and an adder / subtracter. This is equivalent to a configuration in which the quantizer (hereinafter, binary quantizer) of the ⁇ modulator shown in FIG. 14 is replaced with a multilevel quantizer.
  • the quantizer hereinafter, binary quantizer
  • the multi-level quantizer has N output values (N is an integer of 2 or more) in this example.
  • N is an integer of 2 or more
  • one value is selected from the N values which are larger or smaller than the N ⁇ 1 threshold values of the input signal and output.
  • this equation corresponds to replacing N (z) included in the output signal of the ⁇ modulator with Nm (z). Since the multilevel quantizer has a larger number of possible values than the binary quantizer, the generated quantization noise Nm (z) is the quantization noise N ( z).
  • the signals input to the mixer 416 are the N-value output signal of the multilevel ⁇ modulator 415 and the pulse signal output from the pulse width modulator 414.
  • the pulse output from the mixer 416 is assigned by assigning the lowest value of the signal output from the multilevel ⁇ modulator 415 to 0 and assigning the pulse signal output from the pulse width modulator 414 to 1 or 0.
  • the possible value of the signal is equal to N values output from the multilevel ⁇ modulator 415.
  • the output signal of the mixer 416 is transmitted to the subsequent decoder 460 as the output signal of the RF signal generator 410.
  • the quantization noise is smaller than that in the second embodiment shown in FIG.
  • the quantization noise generated in the ⁇ modulator can be reduced, and a pulse RF signal having a good S / N ratio can be generated.
  • transmitter 110 RF signal generator 111 digital baseband processor 112 polar converter 113 signal decomposer 114 pulse width modulator 115 ⁇ modulator 116 mixer 120 driver amplifier 130 class D amplifier circuit

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Abstract

デジタル信号から無線送信するＲＦパルス信号を生成するＲＦ信号生成回路であって、前記デジタル信号から振幅信号と位相信号を生成するポーラ変換器と、　前記振幅信号を入力とし、パルス幅制御信号と残留信号の２つの信号を生成する信号分解器と、前記残留信号をデルタシグマ変調するデルタシグマ変調器と、前記パルス幅制御信号に従い、前記位相信号をパルス変調してパルス位相信号を出力するパルス幅変調器と、前記デルタシグマ変調器の出力信号と前記パルス位相信号とを混合してＲＦパルス信号を生成する混合器とを備え、前記信号分解器は、前記パルス位相信号の基本波成分と前記残留信号の積が、前記振幅信号と等しくなる条件のもとで、前記パルス幅制御信号と前記残留信号を生成する。

Description

ＲＦ信号生成回路、及び送信機
　本発明は、ＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）信号生成回路、及び送信機に関する。特に本発明は、デジタル信号から無線送信するＲＦパルス信号を生成するＲＦ信号生成回路、並びに送信機に関する。
　本願は、２０１１年９月９日に出願された特願２０１１－１９７００２号に基づき優先権を主張し、その内容をここに援用する。
　携帯電話や無線ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）の通信機器の送信部は、出力電力の大きさに関係なく、送信信号の精度を確保しつつ、低消費電力で動作することが求められる。特に、通信機器の送信部最終段の電力増幅回路は、通信機全体の消費電力の５０％以上を占めるため、高い電力効率であることが求められる。
　近年、スイッチング増幅回路は、高い電力効率を持つ電力増幅回路として注目されている。スイッチング増幅回路は、入力信号としてパルス波形信号を想定し、その波形を維持して電力増幅する。スイッチング増幅回路によって増幅されたパルス波形信号は、フィルタ素子によって所望の周波数成分以外の周波数成分が十分に抑圧された後に、アンテナより空中に放射される。
　図１２は、既知のスイッチング増幅回路の代表例であるＤ級増幅回路の回路構成の一例を示す。
　このＤ級増幅回路は、電源とグランドとの間に、２つのスイッチ素子が直列に挿入されて成る。２つのスイッチ素子には、開閉制御信号として相補的なパルス信号が入力され、どちらか一方のスイッチ素子のみがオン状態となるように制御される。出力は、電源側のスイッチ素子がオン、グランド側のスイッチ素子がオフの場合、電源電圧と等しい電圧が出力され、逆の場合、グランド電位が出力される。
　このＤ級増幅回路は、バイアス電流を必要としない。そのため、電力損失は、理想的には０になる。また、これらスイッチ素子は、ＭＯＳ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスタや、バイポーラトランジスタ等によって構成することができる。
　図１３は、Ｄ級増幅回路を用いた既知の送信機のブロック構成の一例を示す（例えば、非特許文献１のＦｉｇ.１に記載の信号生成器から類推できる）。
　この送信機は、ＲＦ信号生成器、ドライバアンプ、Ｄ級増幅回路、及びフィルタ等を備え、ＲＦ信号生成器により生成したＲＦパルス信号を、ドライバアンプ、及びＤ級増幅回路により増幅する。Ｄ級増幅回路の後段のフィルタ回路は、Ｄ級増幅回路で増幅されたＲＦパルス信号の不要成分を除去して、ＲＦ無線信号を再生する。
　ＲＦ信号生成器は、デジタルベースバンド・プロセッサ、ポーラ変換器、ΔΣ（デルタシグマ）変調器、比較器、混合器から構成される。
　ポーラ変換器は、デジタルベースバンド・プロセッサで生成した直交無線信号（Ｉ（ｔ），Ｑ（ｔ））を、下記の式（１）、（２）に従って、振幅信号Ａ（ｔ）と位相信号Ｐ（ｔ）に変換する。
Figure JPOXMLDOC01-appb-M000001
 　　　　　　　　　　　　　　　　　　


Figure JPOXMLDOC01-appb-M000002
 　　　　　　　　　　　　　　　　　　
　但し、αは、下記の式（３）のとおりである。
Figure JPOXMLDOC01-appb-M000003
 　　　　　　　　　　　　　　　　　　
　また、ωＣはキャリア周波数に対応した、角周波数である。なおまた、下記の式（４）に示すとおり、Ａ（ｔ）とＰ（ｔ）との積が、ＲＦ無線信号ＲＦ（ｔ）である。
Figure JPOXMLDOC01-appb-M000004
 　　　　　　　　　　　　　　　　　　
　比較器は、正弦波状の位相信号Ｐ（ｔ）を、ゼロを閾値とした比較動作により、矩形状のパルス信号に変換する。本パルス位相信号ＰＲ（ｔ）は、下記の式（５）で表される。
Figure JPOXMLDOC01-appb-M000005
 　　　　　　　　　　　　　　　　　　
　Ｈ（ｔ）は、Ｐ（ｔ）を矩形化した際に生じる、Ｐ（ｔ）の高調波成分である。
　ΔΣ変調器は、外部固定クロック源から供給されるクロック信号に同期して動作し、振幅信号Ａ（ｔ）をΔΣ変調する。ΔΣ変調器の具体的な構成例として、既知の１次のΔΣ変調器の構成図を図１４に示す。このΔΣ変調器は、遅延器、量子化器、加減算器で構成される。
　量子化器は、本例では、入力信号の閾値に対する大小で、１または－１を出力する、１ｂｉｔ比較器である。このΔΣ変調器の入力信号をＹ（ｚ）、出力信号Ｗ（ｚ）、量子化器で発生する量子化雑音をＮ（ｚ）であらわすと、これら３者の間には、下記の式（６）が成り立つ。
Figure JPOXMLDOC01-appb-M000006
 　　　　　　　　　　　　　　　　　　
　ここで、ｚ＝ｅｊ（２πｆ／ｆｓ）である。ｆｓは、ΔΣ変調器のクロック信号のクロックレート（サンプリング周波数）である。
　上記の式（６）は、出力信号には、入力信号と、量子化雑音に（１－ｚ－１）が係数として掛け合わされたものが、含まれることを意味している。（１－ｚ－１）の絶対値は、サンプリング周波数より十分に小さい周波数領域においてはゼロに近くなり、ナイキスト周波数（サンプリング周波数の１／２として定義）では、最大値である２となる。
　出力信号における、信号対量子化雑音比は、上記の式（６）のＹ（ｚ）、及び（１－ｚ－１）Ｎ（ｚ）の比で表されることを考慮すると、本ΔΣ変調器は、サンプリング周波数より十分低い周波数領域になるほど、量子化雑音は無視できるほどに小さくなり、信号対量子化雑音比を高くできる。一方で、高い周波数領域では、信号対量子化雑音比は小さくなる。
　すなわち、ΔΣ変調器は、信号の周波数帯域幅がサンプリング周波数よりも十分小さい条件においては、当該帯域への量子化雑音の混入を小さく抑えることができる。振幅信号Ａ（ｔ）をＺ変換したものとＡ（ｚ）とすると、ΔΣ変調器の出力信号は、下記の式（７）で表される。
Figure JPOXMLDOC01-appb-M000007
 　　　　　　　　　　　　　　　　　　
　時間ドメインで書き直すと、下記の式（８）となる。
Figure JPOXMLDOC01-appb-M000008
 　　　　　　　　　　　　　　　　　　
　ＮＨ（ｔ）は、上記の式（７）で表される量子化雑音成分（１－ｚ－１）・Ｎ（ｚ）を時間領域であらわした成分と、Ａ（ｚ）を時間領域で表現した際にナイキスト周波数以上に発生する、Ａ（ｔ）のイメージ成分の和となる。
　図１３の混合器は、ΔΣ変調器の出力信号と比較器の出力信号の積を出力する。混合器の出力信号ＭＩＸ（ｔ）は、上記の式（５）と（８）から、下記の式（９）のように表される。
Figure JPOXMLDOC01-appb-M000009
 　　　　　　　　　　　　　　　　　　
　上記第１項は、上記の式（４）で示す無線信号ＲＦ（ｔ）である。このことは、ＲＦ信号生成器は、無線信号を含んだパルス信号を生成できることを意味している。本パルス信号を、ドライバアンプを介してＤ級増幅回路に入力することで、無線信号を所望のレベルにまで増幅することができる。
　上記の式（９）の第２項以降の不要成分も同時に増幅されるが、Ｄ級増幅回路後段に接続されたフィルタによって、フィルタの帯域外の成分は、除去される。
Ｊｉｎｓｅｏｎｇ　Ｊｅｏｎｇ、Ｙｕａｎｘｕｎ　Ｅｔｈａｎ　Ｗａｎｇ、「Ａ　Ｐｏｌａｒ　Ｄｅｌｔａ－Ｓｉｇｍａ　Ｍｏｄｕｌａｔｉｏｎ　（ＰＤＳＭ）　Ｓｃｈｅｍｅ　ｆｏｒ　Ｈｉｇｈ　Ｅｆｆｉｃｉｅｎｃｙ　Ｗｉｒｅｌｅｓｓ　Ｔｒａｎｓｍｉｔｔｅｒｓ」、Ｍｉｃｒｏｗａｖｅ　Ｓｙｍｐｏｓｉｕｍ，２００７．ＩＥＥＥ／ＭＴＴ－Ｓ　Ｉｎｔｅｒｎａｔｉｏｎａｌ、Ｊｕｎｅ　２００７、ｐ．７３－７６
　ＡＣＬＲ（Ａｄｊａｃｅｎｔ　Ｃｈａｎｎｅｌ　Ｌｅａｋａｇｅ　Ｒａｔｉｏ）は、現状のキャリア規格にある項目の１つである。本項目は、所望の信号が占有するチャネルの隣のチャネルに漏洩する電力を、規格値以下に抑えることを要求するものである。
　例えば、基地局向けＷ－ＣＤＭＡ（Ｗｉｄｅｂａｎｄ　Ｃｏｄｅ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ）規格のＡＣＬＲでは、５ＭＨｚオフセットで、４５ｄＢ以上であることが求められる。
　図１３に示す送信機内のＲＦ信号生成器が発生するパルス信号には、所望信号の他に量子化雑音が含まれる。
　図１３に示す送信機においては、Ｄ級増幅回路の出力に接続されたフィルタによって通過帯域外の量子化雑音が抑圧される。しかしながら、通常、隣接チャネルは、フィルタの帯域内に存在する。そのため、隣接チャネルに漏れ出た量子化雑音は、フィルタでは除去することができない。よって、量子化雑音は、フィルタの手前のＤ級増幅回路の出力、又は少なくともＲＦ信号生成器の出力において十分抑圧されて、ＡＣＬＲ規格を満足しなければならない。
　しかしながら、図１３に示す信号生成手段によっては、量子化雑音を十分に抑えることができず、基地局向けＷ－ＣＤＭＡ規格のＡＣＬＲを満足することができない。
　上記課題を解決するために、本発明は、デジタル信号から無線送信するＲＦパルス信号を生成するＲＦ信号生成回路であって、デジタル信号から振幅信号と位相信号を生成するポーラ変換器と、ポーラ変換器から出力される振幅信号を入力とし、パルス幅制御信号と残留信号の２つの信号を生成する信号分解器と、残留信号をデルタシグマ変調するデルタシグマ変調器と、パルス幅制御信号に従い、ポーラ変換器から出力される位相信号をパルス変調してパルス位相信号を出力するパルス幅変調器と、デルタシグマ変調器の出力信号とパルス位相信号とを混合してＲＦパルス信号を生成する混合器とを備え、信号分解器は、パルス位相信号の基本波成分と残留信号の積が、振幅信号と等しくなる条件のもとで、パルス幅制御信号と残留信号を生成するＲＦ信号生成回路を提供する。
　本発明はまた、デジタル信号から無線送信するＲＦパルス信号を生成する送信機であって、デジタル信号から振幅信号と位相信号を生成するポーラ変換器と、ポーラ変換器から出力される振幅信号を入力とし、パルス幅制御信号と残留信号の２つの信号を生成する信号分解器と、残留信号をデルタシグマ変調し、Ｎ（Ｎは２以上の整数）値の段階的信号を出力するＮ値デルタシグマ変調器と、パルス幅制御信号に従い、ポーラ変換器から出力される位相信号をパルス変調してパルス位相信号を出力するパルス幅変調器と、Ｎ値デルタシグマ変調器の出力信号とパルス位相信号とを混合してＲＦパルス信号を生成する混合器と、２つ以上の異なる電圧値を持つ電源に接続されたスイッチ素子で構成されたＤ級増幅回路とを備え、信号分解器は、パルス位相信号の基本波成分と残留信号の積が、振幅信号と等しくなる条件のもとで、パルス幅制御信号と残留信号を生成し、Ｄ級増幅回路は、Ｎ値デルタシグマ変調器からの出力値に対応して、１つのスイッチ素子のみをオン状態とし、他のスイッチ素子をすべてオフ状態にする送信機も提供する。
　なおまた、上記の発明の概要は、本発明の特徴の全てを列挙したものではなく、それらの特徴に関するサブコンビネーションもまた、発明となり得る。
　以上の説明から明らかなように、この発明によれば、ΔΣ変調器で発生する量子化雑音を低減することができ、良好なＳ／Ｎ比（Ｓｉｇｎａｌ　ｔｏ　Ｎｏｉｓｅ　ｒａｔｉｏ）を持ったパルスＲＦ信号を生成することができる。
第１の実施形態に係る送信機１００のブロック構成の一例を示す図である。 信号分解器１１３の動作の一例を示す図である。 パルス幅変調器１１４の具体的な構成を示す回路ブロック図である。 混合器１１６の構成の一例を示す図である。 第２の実施形態に係る送信機２００のブロック構成の一例を示す図である。 第３の実施形態に係る送信機３００のブロック構成の一例を示す図である。 第４の実施形態に係る送信機４００のブロック構成の一例を示す図である。 多値ΔΣ変調器の具体例を示す回路ブロック図である。 信号分解器のその他の動作例を示す図である。 信号分解器のその他の動作例を示す図である。 信号分解器のその他の動作例を示す図である。 既知のスイッチング増幅回路の代表例であるＤ級増幅回路の回路構成の一例を示す図である。 Ｄ級増幅回路を用いた既知の送信機全体のブロック構成の一例を示す図である。 既知の１次のΔΣ変調器の構成図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、第１の実施形態に係る送信機１００のブロック構成の一例を示す。
　送信機１００は、ＲＦ信号生成器１１０、ドライバアンプ１２０、及びＤ級増幅回路１３０を備える。
　ＲＦ信号生成器１１０は、無線信号を内包したパルス信号を生成する。このパルス信号は、このパルス信号の相補信号と共に、ドライバアンプ１２０を介して、Ｄ級増幅回路１３０を構成するスイッチ素子の開閉制御信号に用いられる。
　ＲＦ信号生成器１１０によって生成されるパルス信号は、図１３に示す構成例よりも、量子化雑音を小さくすることができる。
　ＲＦ信号生成器１１０は、デジタルベースバンド・プロセッサ１１１、ポーラ変換器１１２、信号分解器１１３、パルス幅変調器１１４、ΔΣ（デルタシグマ）変調器１１５、及び混合器１１６を備える。
　ポーラ変換器１１２は、デジタルベースバンド・プロセッサ１１１によって生成された直交無線信号（Ｉ（ｔ），Ｑ（ｔ））を、振幅信号Ａ（ｔ）と位相信号Ｐ（ｔ）に変換するブロックであり、図１３に示す例におけるものと同様のものである。振幅信号Ａ（ｔ）、及び位相信号Ｐ（ｔ）は、それぞれ上記の式（１）、（２）のように表される。
　信号分解器１１３は、振幅信号Ａ（ｔ）を、パルス幅制御信号Ｖｐｃと、残留信号Ｖａとに分解する。その際、信号分解器１１３は、パルス幅（変調）制御信号Ｖｐｃと、残留信号Ｖａとの積が振幅信号Ａ（ｔ）となる制約のもとに、振幅信号Ａ（ｔ）を分解する。
　図２は、信号分解器１１３の動作の一例を示す。ここで、信号分解器１１３に入力される振幅信号は、最大値を１として規格化されているものとする。
　信号分解器１１３は、入力信号Ｖｉｎが０～０．５の場合、パルス幅制御信号として、０．５を出力し、残留信号として、入力信号の２倍を出力する。入力信号Ｖｉｎが０．５～１．０の場合には、パルス幅制御信号として、１．０を出力し、残留信号として、入力信号をそのまま出力する。
　入力信号Ｖｉｎが、いずれの値の場合でも、パルス幅制御信号と残留信号の積は、常に入力信号に等しい。
　信号分解器１１３のその他の動作例を図９～１１に示す。
　図２に示す動作例は、入力信号の０．５に対する大小比較によって、２段階でＶａ、及びＶｐｃの出力アルゴリズムが変化するのに対して、図９に示す動作例では、入力信号の、Ｎ－１個の閾値（小さい順にｂ１，ｂ２，・・・，ｂＮ－１）に対する大小比較によって、Ｎ通りのアルゴリズムにより変化する。ここで、ｂ１，ｂ２，・・・，ｂＮ－１は、０～１の間の任意の数で、「ｂ１＜ｂ２＜・・・＜ｂＮ－１」の関係を有する。
　図９に示すように、入力信号がｂｋ－１～ｂｋであった場合は、Ｖａは、（１／ｂｋ）・Ｖｉｎ、Ｖｐｃは、ｂｋとなる。また、ＶａとＶｐｃの積は、常にＶｉｎとなる。
　次に、図１０に示す動作例では、０～１の任意の数値である閾値ｂに対して図１０に示すＶａ，Ｖｐｃを出力する。
　すなわち、残留信号として、入力信号が当該閾値ｂを越えた場合には、本信号分解器１１３が扱える最大値（ここでは１）を固定して出力し、閾値を超えない場合には、入力信号を任意の値（ここでは上記閾値ｂの逆数1/ｂ）で逓倍して出力する。
　本動作例では、図２に示す例と比較して、Ｖａの波形が滑らかであり、Ｖａの周波数成分を小さく抑えられる。
　次に、図１１に示す動作例は、図１０に示す動作例をさらに一般化したものである。すなわち、残留信号として、入力信号が任意の閾値ｂを越えない場合には、入力信号を１～１/ｂの間の任意の値ｃだけ逓倍して出力する。閾値ｂを超える場合には、閾値近傍で、閾値を超えない場合の残留信号と連続的に接続され、また、信号分解器１１３の入力レンジの最大値が、信号分解器１１３の残留信号の出力レンジの最大値となるように、入力信号を変換して残留信号として出力する（具体的な式は、図１１の表参照）。
　いずれの場合も、ＶａとＶｐｃの積は、Ｖｉｎに等しくなる。
　以下では、信号分解器１１３の動作は、図２に示すものとして話を展開する。
　パルス幅変調器１１４は、ポーラ変換器１１２から出力される位相信号Ｐ（ｔ）を入力とし、本位相信号を矩形状のパルス信号に変換する。パルス信号に変換する際には、パルス信号のＤｕｔｙ比を、信号分解器１１３から出力されるパルス幅制御信号に従って制御する。本パルス信号において、パルスレートと等しい周波数の正弦波成分（パルスレートに等しいフーリエ成分ともいえる。以下、基本波成分と呼び、ｆｂａｓｅとして表す）は、下記の式（１０）で表される。
Figure JPOXMLDOC01-appb-M000010
 　　　　　　　　　　　　　　　　　　
　上記式において、ＤＣＲは、Ｄｕｔｙ比を％表記したものである。また、上記の式（１０）では、ｆｂａｓｅの最大値を１に規格化してある。本基本波成分ｆｂａｓｅがもっとも大きくなるＤｕｔｙ比は、５０％である。
　パルス幅変調器１１４は、上記の式（１０）に従い、本基本波成分ｆｂａｓｅがパルス幅制御信号に等しくなるように、Ｄｕｔｙ比を制御する。
　図３は、パルス幅変調器１１４の具体的な構成を示す回路ブロック図である。
　パルス幅変調器１１４は、比較器で構成される。本比較器は、入力端子、参照端子、出力端子を持ち、入力端子から入力される信号が、参照端子に入力される参照値Ｖｒｅｆよりも大きければハイ、小さければ、ローを出力する。
　入力信号Ｖｃｏｍｐ＿ｉｎが、下記の式（１１）で表されるように、直流信号Ｖｘに正弦波信号が重なっている場合、参照値ＶｒｅｆとしてＶｘ＋ｆを与えると、本比較器から出力されるパルス信号のＤｕｔｙ比（ＤＣＲ）は、下記の式（１２）で表される。
Figure JPOXMLDOC01-appb-M000011
 　　　　　　　　　　　　　　　　　　
Figure JPOXMLDOC01-appb-M000012
 　　　　　　　　　　　　　　　　　　
　上記は、ｆを０に設定すれば、Ｄｕｔｙ比は、５０％となり、ｆを大きくするほど、Ｄｕｔｙ比は小さくなることを意味している。
　上記の式（１０）と式（１２）から、下記の式（１３）が導かれる。
Figure JPOXMLDOC01-appb-M000013
 　　　　　　　　　　　　　　　　　　
　上記の式（１３）は、参照値Ｖｒｅｆにより、パルス信号に含まれる基本波成分ｆｂａｓｅを制御できることを意味している。
　また、上記の式（１３）より、下記の式（１４）が導かれる。
Figure JPOXMLDOC01-appb-M000014
 　　　　　　　　　　　　　　　　　　
　上記の式（１４）から、ｆとして、下記の式（１５）によって求められる値を用いことで、パルス幅変調器１１４の出力パルス信号に含まれる基本波成分をＶｐｃと等しい値にすることができる。
Figure JPOXMLDOC01-appb-M000015
 　　　　　　　　　　　　　　　　　　
　ΔΣ変調器１１５は、入力信号をΔΣ（デルタシグマ）変調する機能を持ち、図１４に示す例と同一ものである。ΔΣ変調器１１５の入力信号をＹ（ｚ）、出力信号をＷ（ｚ）、量子化器で発生する量子化雑音をＮ（ｚ）であらわすと、これら３者の間には、上記の式（６）が成立する。
　混合器１１６は、２つの入力信号の積を出力する。混合器１１６には、ΔΣ変調器１１５の出力と、パルス幅変調器１１４の出力が入力される。
　前述したΔΣ変調器１１５の出力信号は、内部の比較器の出力であり、１または－１となるが、本信号をｈｉｇｈ／ｌｏｗと見立てることにより（パルス幅変調器１１４から出力される信号も、ｈｉｇｈ／ｌｏｗとみなせるので）混合器１１６は、図４に示すＮＡＮＤ演算子１つで構成することが可能である。このＮＡＮＤ演算子から出力されるパルス信号が、ＲＦ信号生成器１１０の出力信号として、次段のドライバアンプ１２０に伝送される。
　以下、ＲＦ信号生成器１１０全体の動作について説明する。
　デジタルベースバンド・プロセッサ１１１で生成された直交無線信号は、ポーラ変換器１１２で、振幅信号Ａ（ｔ）と、位相信号Ｐ（ｔ）に分解される。
　信号分解器１１３には、振幅信号Ａ（ｔ）が入力される。信号分解器１１３は、入力信号の値の大きさによって、出力信号である、残留信号、及びパルス幅制御信号の値を切り替える。以下では、振幅信号が、０から０．５であった場合について述べる。
　残留信号Ｖａ＜０５、及びパルス幅制御信号Ｖｐｃ＜０５は、各々、下記の式（１６）、（１７）で表される。
Figure JPOXMLDOC01-appb-M000016
 　　　　　　　　　　　　　　　　　　
Figure JPOXMLDOC01-appb-M000017
 　　　　　　　　　　　　　　　　　　
　ΔΣ変調器１１５には、入力信号として信号分解器１１３から出力される残留信号Ｖａ＜０５が入力される。ΔΣ変調器１１５に入力されるクロック信号には、外部固定クロック源が用いられる。
　ΔΣ変調器１１５の出力信号Ｗ＜０５（ｚ）は、上記Ｖａ＜０５をＺ変換したのち上記の式（６）のＹ（ｚ）に代入することで、下記の式（１８）で与えられる。
Figure JPOXMLDOC01-appb-M000018
 　　　　　　　　　　　　　　　　　　
　これを時間ドメインで書き直すと、下記の式（１９）となる。
Figure JPOXMLDOC01-appb-M000019
 　　　　　　　　　　　　　　　　　　
　ＮＨ＜０５（ｔ）は、上記の式（１８）で表される量子化雑音成分（１－ｚ－１）・Ｎ（ｚ）を時間領域であらわしたものと、２×Ａ（ｚ）を時間領域で表現した際にナイキスト周波数以上に発生する、２×Ａ（ｔ）のイメージ成分の和となる。
　ここで、上記の式（８）で示す例における、ΔΣ変調器１１５の出力信号と、上記の式（１９）に示す本実施形態のΔΣ変調器１１５の出力信号の比較をすると、本実施の形態のΔΣ変調器１１５の出力信号の方が、振幅信号Ａ（ｔ）を２倍含んでいることが明らかである。
　ΔΣ変調器１１５から出力されるパルスのエネルギーは、一定である（ΔΣ変調器１１５の出力信号は、１または－１の値のパルス波形であるため、信号の２乗で定義されるエネルギーは、常に１である）ことを考慮すると、本実施の形態に含まれる量子化雑音ＮＨ＜０５（ｔ）は、振幅信号成分が増加した分だけ、既知の例の量子化雑音ＮＨ（ｔ）よりも小さくなる。
　ポーラ変換器１１２から出力される位相信号は、上記の式（２）で表されるＰ（ｔ）である。
　本位相信号を入力として生成されるパルス幅制御信号にて、Ｄｕｔｙ５０％（Ｖｐｃ＝１）でパルス(位相）信号ＰＲ（ｔ）を生成した場合、本パルス信号は、上記の式（５）で表される。
　信号分解器１１３に入力される振幅信号が０から０．５である場合は、信号分解器１１３から出力されるパルス幅制御信号Ｖｐｃは、０．５である。本パルス幅制御信号を受け取ったパルス幅変調器１１４は、パルス幅変調器１１４から出力されるパルス信号Ｖｐｏｕｔ（ｔ）において、基本波成分ｆｂａｓｅを、０．５に制御する。即ち、パルス信号Ｖｐｏｕｔ（ｔ）は、下記の式（２０）で表される。
Figure JPOXMLDOC01-appb-M000020
 　　　　　　　　　　　　　　　　　　
　上記の式（２０）で、ｇ＜０５（Ｈ（ｔ））は、Ｖｐｏｕｔ（ｔ）にふくまれる、０．５×Ｐ（ｔ）以外の成分であり、Ｐ（ｔ）の高調波成分で構成される。
　混合器１１６は、上記の式（２０）で表されるパルス信号Ｖｐｏｕｔ（ｔ）と、上記の式（１９）で表されるΔΣ変調器１１５の出力信号Ｗ＜０５（ｔ）の積を出力する。よって、混合器１１６の出力信号ＭＩＸ（ｔ）は、下記の式（２１）で表される。
Figure JPOXMLDOC01-appb-M000021
 　　　　　　　　　　　　　　　　　　
　上記の式（２１）の右辺第１項にみられるように、混合器１１６の出力パルス信号には、無線信号成分が含まれる。なおまた、第２項以降は、不要成分である。
　混合器１１６の出力信号は、ＲＦ信号生成器１１０のＲＦパルス信号として、次段（ドライバアンプ１２０、Ｄ級増幅回路１３０）に伝送される。
　ΔΣ変調器１１５で生成される量子化雑音ＮＨ＜０５（ｔ）は、前述したとおり、既知の量子化雑音ＮＨ（ｔ）よりも小さい。式（９）に示す例のＲＦパルス信号の右辺第３項と式（２１）の右辺第３項を比較することにより、明らかに本実施の形態で生成されるＲＦパルス信号は、既知の例のＲＦパルス信号よりも量子化雑音が小さくなる。
　なおまた、上記の式（２１）右辺における第２項、第４項は、ｇ＜０５（Ｈ（ｔ））を含んでいるため、周波数成分は、所望成分が占有する周波数帯よりも２倍以上大きい。よって、Ｄ級増幅回路１３０の後段のフィルタ１４０で除去が可能である。
　次に、信号分解器１１３に入力される振幅信号Ａ（ｔ）が、０．５から１であった場合について述べる。残留信号Ｖａ＞０５、及びパルス幅制御信号Ｖｐｃ＞０５は、各々、下記の式（２２）、（２３）で表される。
Figure JPOXMLDOC01-appb-M000022
 　　　　　　　　　　　　　　　　　　
Figure JPOXMLDOC01-appb-M000023
 　　　　　　　　　　　　　　　　　　
　本状況においては、ΔΣ変調器１１５には、振幅信号Ａ（ｔ）が入力される。また、パルス幅変調器１１４は、位相信号Ｐ（ｔ）が入力され、Ｄｕｔｙ比５０％の矩形信号が出力される。
　本状況においては、本実施の形態は、図１３に示す例と同じ動作をする。すなわち、ＲＦ信号生成器１１０から出力されるＲＦパルス信号は、上記の式（９）で示される。
　以上、本実施の形態においては、振幅信号Ａ（ｔ）が０から０．５の場合に、量子化雑音を小さくし、０．５から１の場合には、既知の例と同じ動作をする。一般的にＷＣＤＭＡ等の無線信号は、振幅信号の平均値は０．５以下であることを考慮すると、本実施の形態の量子化雑音低減への貢献は大きいといえる。
　図５は、本発明の第２の実施形態に係る送信機２００のブロック構成の一例を示す。
　送信機２００は、ＲＦ信号生成器２１０、ドライバアンプ２２０、及びＤ級増幅回路２３０を備える。
　ＲＦ信号生成器２１０は、無線信号を内包したパルス信号を生成する。このパルス信号は、このパルス信号の相補信号と共に、ドライバアンプ２２０を介して、Ｄ級増幅回路２３０を構成するスイッチ素子の開閉制御信号に用いられる。
　ドライバアンプ２２０、Ｄ級増幅回路２３０は、第１の実施形態における同名のものと同一である。
　ＲＦ信号生成器２１０は、デジタルベースバンド・プロセッサ２１１、ポーラ変換器２１２、信号分解器２１３、パルス幅変調器２１４、ΔΣ変調器２１５、混合器２１６から構成されており、これらは、すべて、第１の実施の形態におけるＲＦ信号生成器１１０を構成する同名の回路ブロックと同一である。
　ＲＦ信号生成器１１０では、ΔΣ変調器２１５のクロック信号は、外部固定クロック源から供給されているのに対し、ＲＦ信号生成器２１０では、ΔΣ変調器２１５のクロック信号は、パルス幅変調器２１４の出力信号が用いられる。本構成により、混合器２１６に入力される２つのパルス信号（ΔΣ変調器２１５の出力信号とパルス幅変調器２１４の出力信号）は、同期する。
　同期がとれていないと、２つのパルス信号の信号遷移のタイミングがずれるため、混合器２１６の出力パルス信号には、入力パルス信号のパルス幅よりも、ずっと狭いパルス幅を持ったパルスが発生する。パルス幅は、狭くなるほど、より高い周波成分を含むようになるため、実デバイスを用いた場合には、寄生素子の影響で信号波形が崩れやすくなるという問題が発生する。本実施の形態では、こうした問題の発生を回避することができる。
　図６は、本発明の第３の実施形態に係る送信機３００のブロック構成の一例を示す。
　送信機３００は、ＲＦ信号生成器３１０、ドライバアンプ３２０、及びＤ級増幅回路３３０を備える。
　ＲＦ信号生成器３１０は、無線信号を内包したパルス信号を生成する。このパルス信号は、このパルス信号の相補信号と共に、ドライバアンプ３２０を介して、Ｄ級増幅回路３３０を構成するスイッチ素子の開閉制御信号に用いられる。
　ドライバアンプ３２０、Ｄ級増幅回路３３０は、第１の実施形態における同名のものと同一である。
　ＲＦ信号生成器３１０は、デジタルベースバンド・プロセッサ３１１、ポーラ変換器３１２、信号分解器３１３、パルス幅変調器３１４、ΔΣ変調器３１５、比較器３１７、混合器３１６から構成されており、これらは、すべて、図１３に示す例におけるＲＦ信号生成器、及び図１に示す第１の実施の形態におけるＲＦ信号生成器１１０を構成する同名の回路ブロックと同一である。
　ＲＦ信号生成器２１０では、ΔΣ変調器２１５のクロック信号には、パルス幅変調器２１４からの出力信号を用いているのに対して、ＲＦ信号生成器３１０では、ΔΣ変調器３１５のクロック信号には、位相信号Ｐ（ｔ）を比較器３１７でＤｕｔｙ５０％のパルス信号に変換した信号を用いている。
　ＲＦ信号生成器２１０では、ΔΣ変調器３１５のクロック信号のＤｕｔｙ比は、５０％より小さくなる場合が発生するが、ＲＦ信号生成器３１０では、常に５０％である。Ｄｕｔｙが５０％より小さくなると、より高い周波数成分が発生して、実デバイスにおける寄生素子の影響により、クロック信号が崩れやすくなるという問題が発生する。本実施の形態では、こうした問題の発生を回避することができる。
　図７は、本発明の第４の実施形態に係る送信機４００のブロック構成の一例を示す。
　送信機４００は、ＲＦ信号生成器４１０、デコーダ４６０、ドライバアンプ４２０、及び多値Ｄ級増幅回路４３０を備える。
　ＲＦ信号生成器４１０は、無線信号を内包した多値パルス信号を生成する。このパルス信号は、デコーダ４６０を介して、後段の多値Ｄ級増幅回路４３０に入力され、多値パルス信号が、波形を維持した状態で、増幅される。
　多値Ｄ級増幅回路４３０の出力信号は、後段のフィルタ４４０で不要成分を除去したのち、アンテナ４５０から放射される。
　例として、多値パルスのとる値がＮ個ある（Ｎは２以上の整数。小さい順にＶＰ１，ＶＰ２，…，ＶＰＮとする）とする。
　多値Ｄ級増幅回路４３０は、図７内に示すように、Ｎ個のスイッチ素子で構成される。
　これらＮ個のスイッチ素子（Ｓ１，Ｓ２，・・・，ＳＮ）は、一端が互いに接続され、多値Ｄ級増幅回路４３０の出力信号として、後段のフィルタ４４０に接続される。もう一端は、各々、異なる電圧値の電源に接続される（Ｓ１，Ｓ２，・・・，ＳＮに接続される電源電圧を、小さい順にＶＤＤ１，ＶＤＤ２，…，ＶＤＤＮとする）。
　デコーダ４６０は、ＲＦ信号生成器４１０の出力信号がＶＰｋ（ｋは１からＮの整数）であった場合、多値Ｄ級増幅回路４３０を構成するスイッチ素子Ｓｋをオン状態にし、残りをすべてオフ状態にする。本状態においては、多値Ｄ級増幅回路４３０からは、ＶＤＤｋが出力される。
　なおまた、ＲＦ信号生成器４１０で生成される多値パルス信号に含まれる無線信号を、歪なく多値Ｄ級増幅回路４３０で増幅するために、多値パルス信号の隣接する信号値の間隔と、多値Ｄ級増幅回路４３０に接続される電源の、隣接する電圧値の間隔の比率は、下記の式（２４）のように保存される。
　　　　　　　　　　　　　　　　　　
　多値パルス信号を生成するＲＦ信号生成器４１０は、デジタルベースバンド・プロセッサ４１１、ポーラ変換器４１２、信号分解器４１３、パルス幅変調器４１４、多値ΔΣ変調器４１５、混合器４１６を備える。
　ＲＦ信号生成器４１０は、図５に示す第２の実施形態におけるＲＦ信号生成器２１０において、ΔΣ変調器２１５を多値ΔΣ変調器４１５に置き換えた構成に等しい。
　多値ΔΣ変調器４１５の具体例を示す回路ブロック図を図８に示す。
　本回路は、遅延器、多値量子化器、加減算器で構成される。図１４に示すΔΣ変調器の量子化器（以降、２値量子化器）を多値量子化器に置き換えた構成に等しい。
　多値量子化器は、本例では、Ｎ個（Ｎは２以上の整数）の出力値を持つとする。本多値量子化器では、入力信号のＮ－１個の閾値に対する大小で、Ｎ個のうち、１つの値が選択されて出力される。多値ΔΣ変調器４１５の入力信号をＹ（ｚ），出力信号Ｗ（ｚ）、多値量子化器で発生する量子化雑音をＮｍ（ｚ）であらわすと、これら３者の間には、下記の式（２５）が成り立つ。
Figure JPOXMLDOC01-appb-M000025
 　　　　　　　　　　　　　　　　　　

　本式は、上記の式（６）と比較すると、ΔΣ変調器の出力信号に含まれるＮ（ｚ）を、Ｎｍ（ｚ）に置き換えたことに相当する。多値量子化器は、２値量子化器に比較して、とりうる値の数が多いため、発生する量子化雑音Ｎｍ（ｚ）は、２値量子化器で発生する量子化雑音Ｎ（ｚ）より小さくなる。

　ＲＦ信号生成器４１０においては、混合器４１６に入力される信号は、多値ΔΣ変調器４１５のＮ値出力信号と、パルス幅変調器４１４から出力されるパルス信号である。
　多値ΔΣ変調器４１５から出力される信号の最低値を０に割り当て、また、パルス幅変調器４１４から出力されるパルス信号を、１または０と割り当てることにより、混合器４１６から出力されるパルス信号のとりうる値は、多値ΔΣ変調器４１５から出力されるＮ個の値に等しい。混合器４１６の出力信号が、ＲＦ信号生成器４１０の出力信号として、後段のデコーダ４６０に伝送される。

　以上、本実施形態においては、量子化雑音は、図５に示す第２の実施形態に比較して小さくなる。

　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は、上記実施の形態に記載の範囲には限定されない。上記実施の形態に、請求の範囲の記載範囲において、多様な変更又は改良を加えることが可能であることが当業者に明らかである。
　本発明によれば、ΔΣ変調器で発生する量子化雑音を低減することができ、良好なＳ／Ｎ比を持ったパルスＲＦ信号を生成することができる。
１００　送信機
１１０　ＲＦ信号生成器
１１１　デジタルベースバンド・プロセッサ
１１２　ポーラ変換器
１１３　信号分解器
１１４　パルス幅変調器
１１５　ΔΣ変調器
１１６　混合器
１２０　ドライバアンプ
１３０　Ｄ級増幅回路

Claims (9)

  1. 　デジタル信号から無線送信するＲＦパルス信号を生成するＲＦ信号生成回路であって、
    　前記デジタル信号から振幅信号と位相信号を生成するポーラ変換器と、
    　前記ポーラ変換器から出力される振幅信号を入力とし、パルス幅制御信号と残留信号の２つの信号を生成する信号分解器と、
    　前記残留信号をデルタシグマ変調するデルタシグマ変調器と、
    　前記パルス幅制御信号に従い、前記ポーラ変換器から出力される位相信号をパルス変調してパルス位相信号を出力するパルス幅変調器と、
    　前記デルタシグマ変調器の出力信号と前記パルス位相信号とを混合してＲＦパルス信号を生成する混合器と
    　を備え、
    　前記信号分解器は、前記パルス位相信号の基本波成分と前記残留信号の積が、前記振幅信号と等しくなる条件のもとで、前記パルス幅制御信号と前記残留信号を生成することを特徴とするＲＦ信号生成回路。
  2. 　前記信号分解器は、入力信号が任意の閾値を越えた場合には、入力信号を残留信号として出力し、超えない場合には、入力信号を任意の値で逓倍して残留信号として出力することを特徴とする請求項１に記載のＲＦ信号生成回路。
  3. 　前記信号分解器は、残留信号として、入力信号が任意の閾値を越えた場合には、本信号分解器が扱える最大値を固定して出力し、閾値を超えない場合には、入力信号を任意の値で逓倍して出力することを特徴とする請求項１に記載のＲＦ信号生成回路。
  4. 　前記信号分解器は、残留信号として、入力信号が任意の閾値を越えない場合には、入力信号を任意の値で逓倍して出力し、閾値を超える場合には、閾値近傍で、閾値を超えない場合の残留信号と連続的に接続され、また、前記信号分解器の入力レンジの最大値が、前記信号分解器の残留信号の出力レンジの最大値となるように、入力信号を変換して残留信号として出力することを特徴とする請求項１に記載のＲＦ信号生成回路。
  5. 　前記パルス幅変調器は、入力信号を参照値と比較して、比較結果を２値で出力する比較器で構成され、参照値として、前記パルス幅制御信号が用いられることを特徴とする請求項１に記載のＲＦ信号生成回路。
  6. 　前記デルタシグマ変調器は、パルス幅変調器から出力されるパルス位相信号に同期して動作することを特徴とする請求項１に記載のＲＦ信号生成回路。
  7. 　前記デルタシグマ変調器は、ポーラ変換器から出力される位相信号に同期して動作することを特徴とする請求項１に記載のＲＦ信号生成回路。
  8. 　前記デルタシグマ変調器は、内部にＮ（Ｎは任意の２以上の整数）値出力型比較器を持ち、出力信号は、Ｎ個の値の中からの選択値であることを特徴とする請求項１に記載のＲＦ信号生成回路。
  9. 　デジタル信号から無線送信するＲＦパルス信号を生成する送信機であって、
    　前記デジタル信号から振幅信号と位相信号を生成するポーラ変換器と、
    　前記ポーラ変換器から出力される振幅信号を入力とし、パルス幅制御信号と残留信号の２つの信号を生成する信号分解器と、
    　前記残留信号をデルタシグマ変調し、Ｎ（Ｎは２以上の整数）値の段階的信号を出力するＮ値デルタシグマ変調器と、
    　前記パルス幅制御信号に従い、前記ポーラ変換器から出力される位相信号をパルス変調してパルス位相信号を出力するパルス幅変調器と、
    　前記Ｎ値デルタシグマ変調器の出力信号と前記パルス位相信号とを混合してＲＦパルス信号を生成する混合器と、
    　２つ以上の異なる電圧値を持つ電源に接続されたスイッチ素子で構成されたＤ級増幅回路と
    　を備え、
    　前記信号分解器は、前記パルス位相信号の基本波成分と前記残留信号の積が、前記振幅信号と等しくなる条件のもとで、前記パルス幅制御信号と前記残留信号を生成し、
    　前記Ｄ級増幅回路は、前記Ｎ値デルタシグマ変調器からの出力値に対応して、１つのスイッチ素子のみをオン状態とし、他のスイッチ素子をすべてオフ状態にすることを特徴とする送信機。
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