CN113917974A - 一种fpga通用adc接口实现结构及实现方法 - Google Patents

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Abstract

本发明公开了一种FPGA通用ADC接口实现结构，其包括跨时钟域转换模块和插值滤波模块，跨时钟域转换模块连接ADC模块，插值滤波模块连接跨时钟域转换模块，ADC模块将ADC采样时钟和ADC采样数据传送至跨时钟域转换模块，跨时钟域转换模块将ADC采样时钟转换为FPGA工作时钟并传送至插值滤波模块，插值滤波模块在FPGA工作时钟控制下对ADC采样数据进行插值滤波，将数据率由ADC采样频率提升到FPGA工作时钟频率。本发明对硬件架构的适应性更强，更具通用性。

Description

一种FPGA通用ADC接口实现结构及实现方法
技术领域
本发明属于通信技术领域，涉及一种FPGA通用ADC接口实现结构及实现方法。
背景技术
在目前的通信系统中，调制及解调功能运算量较大，通常采用易于并行处理的FPGA器件实现。天线接收到的射频信号经射频通道下变频处理后，送到ADC(Analog toDigital Convertor)器件进行模/数转换，再送入FPGA器件进行解调运算。通常情况下，ADC的采样频率与FPGA的工作时钟相同。
随着芯片集成化程度越来越高，目前已经出现了多款将射频通道、DAC、ADC集成的一体化芯片，能够有效节省体积及功耗，顺应了设备小型化、低功耗发展需求，必将得到广泛的应用。但该类集成化芯片采样时钟受限，在将该类芯片与FPGA接口时，通常的做法需要将FPGA的工作时钟降低到集成化芯片采样频率范围内。当硬件架构从常规的射频通道+ADC器件设计向集成化芯片设计转变时，FPGA工作时钟的降低会导致调制解调方案及FPGA代码的大量更改，不利于通用化设计。
发明内容
(一)发明目的
本发明的目的是：提供一种FPGA通用ADC接口实现结构及实现方法，利用接口模块避免ADC采样频率对FPGA工作时钟的限制，实现对硬件架构的适应性更强，更具通用性。
(二)技术方案
为了解决上述技术问题，本发明提供一种FPGA通用ADC接口实现结构包括跨时钟域转换模块和插值滤波模块，跨时钟域转换模块连接ADC模块，插值滤波模块连接跨时钟域转换模块，ADC模块将ADC采样时钟和ADC采样数据传送至跨时钟域转换模块，跨时钟域转换模块将ADC采样时钟转换为FPGA工作时钟并传送至插值滤波模块，插值滤波模块在FPGA工作时钟控制下对ADC采样数据进行插值滤波，将数据率由ADC采样频率提升到FPGA工作时钟频率。
接口实现结构中，利用异步FIFO完成从ADC采样时钟到FPGA工作时钟的跨时钟域转换。ADC采样数据由FIFO读出。
接口实现结构中，ADC采样时钟用clka表示，ADC采样数据用dataa表示；FPGA工作时钟用clkb表示。在设计时，clkb时钟频率值大于2倍的clka时钟频率值。
基于上述FPGA通用ADC接口实现结构，本实施例FPGA通用ADC接口实现方法的过程为：首先利用异步FIFO从ADC采样时钟到FPGA工作时钟的跨时钟域转换，然后在FPGA工作时钟控制下对FIFO读出数据进行插值滤波，将数据率由ADC采样频率提升到FPGA工作时钟频率。
具体地，该方法包括以下步骤：
第一步：利用异步FIFO完成跨时钟域转换，见附图2：
将clka连接到FIFO的写时钟端口；
将dataa连接到FIFO的写数据端口；
将clkb连接到FIFO的读时钟端口；
将clkb送入NCO，利用公式fcw＝(clka/clkb)×232计算fcw值，生成与clka异步同频信号s_clka；利用clkb对s_clka提取上升沿，记为rden，连接到FIFO的读使能端口；
读取FIFO缓存数据，记为s_dataa。
第二步：插值滤波：对FIFO缓存数据s_dataa进行插值滤波，将采样率由clka提升到clkb，同时抑制clka信号n倍频处的镜像频谱(n为大于等于1的整数)，得到datab。
经过上述步骤，即可完成跨时钟域的转换，并将数据率由ADC采样频率变换到FPGA工作频率，从而实现FPGA通用ADC接口方法。
(三)有益效果
上述技术方案所提供的FPGA通用ADC接口实现结构及实现方法，对硬件架构的适应性更强，更具通用性。
附图说明
图1是ADC接口模块对外连接关系示意图。
图2是跨时钟域转换模块结构示意图。
具体实施方式
为使本发明的目的、内容和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
见附图1所示，本实施例FPGA通用ADC接口实现结构包括跨时钟域转换模块和插值滤波模块，跨时钟域转换模块连接ADC模块，插值滤波模块连接跨时钟域转换模块，ADC模块将ADC采样时钟和ADC采样数据传送至跨时钟域转换模块，跨时钟域转换模块将ADC采样时钟转换为FPGA工作时钟并传送至插值滤波模块，插值滤波模块在FPGA工作时钟控制下对ADC采样数据进行插值滤波，将数据率由ADC采样频率提升到FPGA工作时钟频率。
接口实现结构中，利用异步FIFO完成从ADC采样时钟到FPGA工作时钟的跨时钟域转换。ADC采样数据由FIFO读出。
接口实现结构中，ADC采样时钟用clka表示，ADC采样数据用dataa表示；FPGA工作时钟用clkb表示。在设计时，clkb时钟频率值大于2倍的clka时钟频率值。
基于上述FPGA通用ADC接口实现结构，本实施例FPGA通用ADC接口实现方法的过程为：首先利用异步FIFO从ADC采样时钟到FPGA工作时钟的跨时钟域转换，然后在FPGA工作时钟控制下对FIFO读出数据进行插值滤波，将数据率由ADC采样频率提升到FPGA工作时钟频率。
具体地，该方法包括以下步骤：
第一步：利用异步FIFO完成跨时钟域转换，见附图2：
将clka连接到FIFO的写时钟端口；
将dataa连接到FIFO的写数据端口；
将clkb连接到FIFO的读时钟端口；
将clkb送入NCO，利用公式fcw＝(clka/clkb)×232计算fcw值，生成与clka异步同频信号s_clka；利用clkb对s_clka提取上升沿，记为rden，连接到FIFO的读使能端口；
读取FIFO缓存数据，记为s_dataa。
第二步：插值滤波：对FIFO缓存数据s_dataa进行插值滤波，将采样率由clka提升到clkb，同时抑制clka信号n倍频处的镜像频谱(n为大于等于1的整数)，得到datab。
经过上述步骤，即可完成跨时钟域的转换，并将数据率由ADC采样频率变换到FPGA工作频率，从而实现FPGA通用ADC接口方法。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (10)

1.一种FPGA通用ADC接口实现结构，其特征在于，包括跨时钟域转换模块和插值滤波模块，跨时钟域转换模块连接ADC模块，插值滤波模块连接跨时钟域转换模块，ADC模块将ADC采样时钟和ADC采样数据传送至跨时钟域转换模块，跨时钟域转换模块将ADC采样时钟转换为FPGA工作时钟并传送至插值滤波模块，插值滤波模块在FPGA工作时钟控制下对ADC采样数据进行插值滤波，将数据率由ADC采样频率提升到FPGA工作时钟频率。
2.如权利要求1所述的FPGA通用ADC接口实现结构，其特征在于，利用异步FIFO完成从ADC采样时钟到FPGA工作时钟的跨时钟域转换。ADC采样数据由FIFO读出。
3.如权利要求2所述的FPGA通用ADC接口实现结构，其特征在于，所述ADC采样时钟用clka表示，ADC采样数据用dataa表示；FPGA工作时钟用clkb表示。
4.如权利要求3所述的FPGA通用ADC接口实现结构，其特征在于，所述clkb时钟频率值大于2倍的clka时钟频率值。
5.一种FPGA通用ADC接口实现方法，其特征在于，基于权利要求1-4中任一项所述的FPGA通用ADC接口实现结构进行，实现过程为：首先利用异步FIFO从ADC采样时钟到FPGA工作时钟的跨时钟域转换，然后在FPGA工作时钟控制下对FIFO读出数据进行插值滤波，将数据率由ADC采样频率提升到FPGA工作时钟频率。
6.如权利要求5所述的FPGA通用ADC接口实现方法，其特征在于，跨时钟域转换的步骤为：
将clka连接到FIFO的写时钟端口；
将dataa连接到FIFO的写数据端口；
将clkb连接到FIFO的读时钟端口；
将clkb送入NCO，生成与clka异步同频信号s_clka；利用clkb对s_clka提取上升沿，记为rden，连接到FIFO的读使能端口；
读取FIFO缓存数据，记为s_dataa。
7.如权利要求6所述的FPGA通用ADC接口实现方法，其特征在于，利用公式fcw＝(clka/clkb)×232计算fcw值，生成与clka异步同频信号s_clka。
8.如权利要求7所述的FPGA通用ADC接口实现方法，其特征在于，对FIFO缓存数据s_dataa进行插值滤波。
9.如权利要求8所述的FPGA通用ADC接口实现方法，其特征在于，插值滤波时，将采样率由clka提升到clkb，同时抑制clka信号n倍频处的镜像频谱，得到datab，n为大于等于1的整数。
10.一种基于权利要求5-9中任一项所述的FPGA通用ADC接口实现方法在通信技术领域中的应用。
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