CN105204040A - 一种卫星信号捕获系统 - Google Patents

Abstract

本发明的目的是提供一种卫星信号捕获系统：包括PNGEN伪码生成模块、PN码双口RAM、CORACC相关累加模块、DDC下变频模块、下采样模块、乒乓RAM、FFT计算模块、自动门限模块、峰值检测模块、ACC累加模块、FFTCARCAL并行载波搜索结果计算模块、捕获判断模块、DATAPRO数据处理模块、SCHCTL过程控制模块、跟踪模块；所述PNGEN伪码生成模块输出端采用双口RAM进行数据缓冲，内部使用100MHz时钟进行伪码生成，每次生成双口RAM容量大小的伪码数据。通过对卫星信号捕获系统的改良设计，实现优化信号传输及运算流程，减少卫星信号捕获过程中的系统资源占有率，减少延时等待，提高运算速度，提升信号捕获的精准度及稳定性。

Description

一种卫星信号捕获系统

技术领域

本发明涉及卫星信号处理领域，尤其涉及一种卫星信号捕获系统。

背景技术

目前，卫星在国防、民用等领域都起到越来越重要的作用，卫星信号的捕获是对卫星进行调试、维护、测试、应用等都需要涉及的重要过程步骤，而卫星信号捕获的准确度、捕获速度、抗干扰能力都是卫星信号捕获系统性能的重要指标。

现有的卫星信号捕获系统一般设有单独的逻辑处理器，且存在信号捕获过程中系统资源占用率高，延时等待过程较多，运算速度慢，信号捕获精准度差，信号捕获稳定性低。

发明内容

本发明的目的是通过对卫星信号捕获系统的改良设计，优化信号传输及运算流程，减少卫星信号捕获过程中的系统资源占有率，减少延时等待，提高运算速度，提升信号捕获的精准度及稳定性。

本发明的技术方案为：一种卫星信号捕获系统：包括PNGEN伪码生成模块、PN码双口RAM、CORACC相关累加模块、DDC下变频模块、下采样模块、乒乓RAM、FFT计算模块、自动门限模块、峰值检测模块、ACC累加模块、FFTCARCAL并行载波搜索结果计算模块、捕获判断模块、DATAPRO数据处理模块、SCHCTL过程控制模块、跟踪模块；所述PNGEN伪码生成模块与PN码双口RAM之间信号连接，信号采样频率为100MHz，所述DDC下变频模块与下采样模块之间信号连接，信号频采样率为100MHz，所述PN码双口RAM与CORACC相关累加模块之间信号连接，信号采样频率为20.46MHz，所述下采样模块与CORACC相关累加模块之间信号连接，信号采样频率为20.46MHz，所述下采样模块与乒乓RAM之间信号连接，信号采样频率为20.46MHz，所述CORACC相关累加模块与FFT计算模块之间信号连接，信号采样频率为200MHz，所述乒乓RAM与FFT计算模块之间信号连接，信号采样频率为200MHz，所述FFT计算模块与峰值检测模块之间信号连接，信号频采样率为100MHz，所述峰值检测模块与FFTCARCAL并行载波搜索结果计算模块之间信号连接，信号频采样率为100MHz，所述FFTCARCAL并行载波搜索结果计算模块与DATAPRO数据处理模块之间信号连接，信号采样频率为100MHz，所述FFT计算模块与ACC累加模块之间信号连接，信号采样频率为100MHz，所述ACC累加模块与捕获判断模块之间信号连接，信号采样频率为100MHz，所述捕获模块与DATAPRO数据处理模块之间信号连接，信号采样频率为100MHz。

进一步，所述PNGEN伪码生成模块输出端采用双口RAM进行数据缓冲，内部使用100MHz时钟进行伪码生成，每次生成双口RAM容量大小的伪码数据。

进一步，所述FFT计算模块对输入扩频调制信号进行高速并行分析码相位和高速并行搜索多普勒频率，所述FFT计算模块包括核心计算模块，所述核心计算模块采用XilinxIP核，输入信号从本地伪码，扩频调制信号和伪码频谱和扩频调制信号频谱复乘中选择，通过状态机控制码相位搜索流程和多普勒并行搜索流程。

进一步，所述ACC累加模块的相干和非相干累加次数可以通过外部动态设置。

进一步，信号捕获处理流程包括：

(1)PNGEN伪码生成模块以100MHz的速率生成本地伪码进入PN码双口RAM进行缓存；

(2)伪码缓存结束后FFT计算模块以200MHz的运算速度计算伪码FFT并存入内部缓存器中；

(3)DDC下变频模块将直接接收AD采样的8位输入中频信号进行信号下变频，滤波后，进入下采样模块使原来100MHz的中频采样频率变速到20.46MHz采样频率；

(4)信号以20.46MHz采样频率进入乒乓RAM缓存后以200MHz的速率进入FFT计算模块进行码相位并行搜索，搜索后得到的相关峰谱进入ACC累加模块进行相干非相干累加后进行捕获判决，得出判决结果和码相位位置信息；

(5)在流程(4)进行的同时信号以20.46MHz采样频率进入CORACC相关累加模块，与本地伪码进行相关操作，得到的结果输入到FFT计算模块中进行傅里叶变换操作得到载波多普勒频率信息；

(6)“当前相位”和“相位对齐信号”为信号捕获系统的两种相位输出方式，当捕获状态为已捕获时，其它信号有效：“当前相位”指示了当前外部输入信号的相位；“零相位信号”指示了当前外部输入信号在该时刻的相位为0，可以立即进行跟踪操作。

本发明的有益效果在于：当系统接收到外部触发的开始捕获信号后，系统同时产生本地伪码和接受AD数据。

PNGEN伪码生成模块以100MHz的速率生成本地伪码进入PN码双口RAM进行缓存，由于伪码的位宽只有1bit，因此PN码双口RAM的深度可以取系统指标中最大伪码长度(10230)。伪码缓存结束后FFT计算模块以200MHz的运算速度计算伪码FFT并存入内部缓存器中，只要系统未完成捕获(过程控制模块没有进入到捕获成功或者捕获失败状态)，伪码FFT的数据就一直存在FFT计算模块内部的缓存器中不被刷新，而且在之后的操作中也不会重新计算伪码FFT以节省系统运算时间资源。

DDC下变频模块将直接接收AD采样的8位输入中频信号进行信号下变频，滤波后，进入下采样模块使原来100MHz的中频采样频率变速到20.46MHz采样频率。

下采样后的信号分两路至乒乓RAM和CORACC相关累加模块。信号以20.46MHz采样频率进入乒乓RAM缓存后以200MHz的速率进入FFT计算模块进行码相位并行搜索。搜索后得到的相关峰谱进入累加模块进行相干非相干累加后进行捕获判决，得出判决结果和码相位位置信息。

信号以20.46MHz采样频率进入CORACC相关累加模块后，与本地伪码进行相关操作，得到的结果输入到FFT计算模块中进行傅里叶变换操作得到载波多普勒频率信息。以上整个过程由SCHCTL过程控制模块进行协调，并输出捕获相关结果数据送至DATAPRO数据处理模块。

系统随时对外部跟踪模块输出捕获状态信息，当捕获状态为已捕获时，其它信号有效。“当前相位”和“相位对齐信号”为两种相位输出方式：“当前相位”指示了当前外部输入信号的相位；“零相位信号”指示了当前外部输入信号在该时刻的相位为0，可以立即进行跟踪操作。

由此实现优化信号传输及运算流程，减少卫星信号捕获过程中的系统资源占有率，减少延时等待，提高运算速度，提升信号捕获的精准度及稳定性。

附图说明

图1为本发明系统内各模块信号连接图。

图2为本发明DDC下变频模块内部结构图。

图3为本发明NCO模块结构框图。

图4为本发明NCO波形示意图。

图5为本发明PNGEN伪码生成模块的结构框图。

图6为本发明SRL16e模块结构示意图。

图7为本发明基于SRL16e的PNGEN伪码生成模块发生器框图。

图8为本发明FFT计算模块内部结构框图。

图9为本发明FFT计算模块计算流程图。

图10为本发明FFT计算模块状态转移图。

图11为本发明FFT蝶形运算示意图。

图12为本发明四进制蝶形计算示意图。

图13为本发明二进制蝶形计算示意图。

图14为本发明流水线结构计算示意图。

图15为本发明ACC累加模块内部结构框图。

图16为本发明自动门限载噪比45dBHz，数据率1000bps时完成累加后相关谱图。

图17为本发明自动门限模块内部结构框图。

图18为本发明捕获判断模块内部结构框图。

图19为本发明捕获判断模块捕获门限选取示意图。

图20为本发明FFTCARCAL并行载波搜索结果计算模块内部结构框图。

图21为本发明SCHCTL过程控制模块流程图。

图22为本发明SCHCTL过程控制模块状态转移图。

图23为本发明中频频率扫描搜索示意图。

图24为本发明FPGA异步复位逻辑。

图25为本发明FPGA同步复位逻辑。

具体实施方式

下面结合附图对本发明的具体实施方式做出简要说明。

如图1所示本发明一种卫星信号捕获系统，：包括PNGEN伪码生成模块、PN码双口RAM、CORACC相关累加模块、DDC下变频模块、下采样模块、乒乓RAM、FFT计算模块、自动门限模块、峰值检测模块、ACC累加模块、FFTCARCAL并行载波搜索结果计算模块、捕获判断模块、DATAPRO数据处理模块、SCHCTL过程控制模块、跟踪模块；所述PNGEN伪码生成模块与PN码双口RAM之间信号连接，信号采样频率为100MHz，所述DDC下变频模块与下采样模块之间信号连接，信号频采样率为100MHz，所述PN码双口RAM与CORACC相关累加模块之间信号连接，信号采样频率为20.46MHz，所述下采样模块与CORACC相关累加模块之间信号连接，信号采样频率为20.46MHz，所述下采样模块与乒乓RAM之间信号连接，信号采样频率为20.46MHz，所述CORACC相关累加模块与FFT计算模块之间信号连接，信号采样频率为200MHz，所述乒乓RAM与FFT计算模块之间信号连接，信号采样频率为200MHz，所述FFT计算模块与峰值检测模块之间信号连接，信号频采样率为100MHz，所述峰值检测模块与FFTCARCAL并行载波搜索结果计算模块之间信号连接，信号频采样率为100MHz，所述FFTCARCAL并行载波搜索结果计算模块与DATAPRO数据处理模块之间信号连接，信号采样频率为100MHz，所述FFT计算模块与ACC累加模块之间信号连接，信号采样频率为100MHz，所述ACC累加模块与捕获判断模块之间信号连接，信号采样频率为100MHz，所述捕获模块与DATAPRO数据处理模块之间信号连接，信号采样频率为100MHz。

当系统接收到外部触发的开始捕获信号后，系统同时产生本地伪码和接受AD数据。

PNGEN伪码生成模块以100MHz的速率生成本地伪码进入PN码双口RAM进行缓存，由于伪码的位宽只有1bit，因此PN码双口RAM的深度可以取系统指标中最大伪码长度(10230)。伪码缓存结束后FFT计算模块以200MHz的运算速度计算伪码FFT并存入内部缓存器中，只要系统未完成捕获(过程控制模块没有进入到捕获成功或者捕获失败状态)，伪码FFT的数据就一直存在FFT计算模块内部的缓存器中不被刷新，而且在之后的操作中也不会重新计算伪码FFT以节省系统运算时间资源。

DDC下变频模块将直接接收AD采样的8位输入中频信号进行信号下变频，滤波后，进入下采样模块使原来100MHz的中频采样频率变速到20.46MHz采样频率。

下采样后的信号分两路至乒乓RAM和CORACC相关累加模块。信号以20.46MHz采样频率进入乒乓RAM缓存后以200MHz的速率进入FFT计算模块进行码相位并行搜索。搜索后得到的相关峰谱进入累加模块进行相干非相干累加后进行捕获判决，得出判决结果和码相位位置信息。

信号以20.46MHz采样频率进入CORACC相关累加模块后，与本地伪码进行相关操作，得到的结果输入到FFT计算模块中进行傅里叶变换操作得到载波多普勒频率信息。以上整个过程由SCHCTL过程控制模块进行协调，并输出捕获相关结果数据送至DATAPRO数据处理模块。

系统随时对外部跟踪模块输出捕获状态信息，当捕获状态为已捕获时，其它信号有效。“当前相位”和“相位对齐信号”为两种相位输出方式：“当前相位”指示了当前外部输入信号的相位；“零相位信号”指示了当前外部输入信号在该时刻的相位为0，可以立即进行跟踪操作。

DDC下变频模块说明：

所述DDC下变频模块内部结构如图2所示，DDC下变频模块采用100MHz采样率进行采样，下变频。下采样模块使用20.46MHz两倍扩频码频率取样缓存，下级FFT模块取缓存时采用200MHz高速时钟。

DDC下变频模块中的DDS设置说明如下：

由于系统的采样率为100M，中频频率为70M，根据带通抽样定理，使用频率为30M，采样率为100M的正弦波即可将中频信号下变频到基带。

低通滤波器：

通常，由软件无线电设计的滤波器有两种方式：IIR和FIR。

(1)IIR无限脉冲响应数字滤波器的h(n)无限长，和现实中模拟电路滤波器的频率、相位响应类似，滤波器的极点可以位于单位圆的任何位置；在同等性能下，无限脉冲响应数字滤波器的阶次较低，但是选择性越高相位非线性越严重，只能采用递归调用方法执行，不能使用FFT计算，速度较低；设计时可以采用模拟滤波器设计的方法进行设计，常用来设计规格化的选频滤波器。

(2)FIR有限脉冲相应数字滤波器的h(n)为有限长，滤波器的极点只能位于单位圆的原点，滤波器阶次较IIR高很多，因此占用系统资源大；可以得到严格的线性相位，适合对宽带数据进行滤波，一般采用非递归调用的方法，硬件实现较容易，可以使用FFT计算，速度快，设计时需要采用与传统模拟电路不同的设计方法，可设计各种幅频特性和相位特性的滤波器，应用场合广泛。

由于系统有恒定群延时的要求，因此必须采用具有线性相位的FIR的滤波器进行设计。考虑到FIR滤波器占用系统资源较大，而系统的低通滤波器只需滤除载波的2次倍频，不考虑噪声通过，所以指标定为：

(1)采样率：100MHz；

(2)通带频率：11MHz；

(3)阻带频率：29MHz；

(4)通带增益：0dB；

(5)阻带增益：-60dB；

(6)阶数：13。

后级FFT处理模块共需要三种时域信号格式。系统在载波捕获状态时，通道选择模块选择时域累加后的信号进行缓存、输出；系统在码捕获状态且延时相乘算法被失能时，通道选择模块选择仅仅滤波后、减采样后的FIR模块输出信号进行缓存、输出。

NCO模块：

图3为NCO模块结构框图本系统内有各种控制频率(扩频码生成器时钟，扩频码采样时钟，部分相关器采样时钟)，而由于FPGA硬件芯片的限制，系统的同步时钟不能过多，否则会造成跨时钟域的各种问题。因此本系统中使用了NCO技术产生门控时钟作为繁杂的控制

NCO模块的目的是产生任意频率的门控时钟。重点在于能够从100M进行非整数分频尽可能准地生成频率为10.23MHz，20.46MHz等的不同频率的时钟。NCO模块的框图如图3所示。频率控制字是控制本NCO模块的唯一参数，控制了频率控制字即ACC寄存器的溢出率，ACC寄存器的溢出信号即是NCO模块的门控时钟输出。频率控制字的计算公式为：

$N_{control}=\frac{f_{t\arg et}}{f_{sample}}*N_{bitwidth}$

其中f_target为目标门控时钟的频率；f_sample为采样率；N_bitwidth为累加器位宽；N_control为频率控制字。如本系统中采样时间为100M，需要生成10.23M的伪码门控时钟，则NCO模块的频率控制字为：1757500618。

NCO模块采用DDS技术对系统时钟进行非整数分频。本系统采用32位的频率控制字，产生的时钟平均频率能达到10.2299MHz，满足系统对频率精度的要求。但是由于是非整数分频，因此产生的频率是不恒定的，如图4所示。虽然有这种相对频率误差的存在，但是由于没有积累的频率误差，因此最大的延时误差只能有10ns。

PNGEN伪码生成模块：

PNGEN伪码生成模块输出端采用双口RAM进行数据缓冲，内部使用100MHz时钟进行伪码生成，每次生成双口RAM容量大小的伪码数据，后级模块能够通过伪码生成器提供的RAM地址推导出当前双口RAM中的PN码首地址。当后级模块所需的伪码数据不在缓冲器中时才重新生成伪码，这样能够大大降低PNGEN模块中伪码缓冲器的更新次数，减少延时。PNGEN伪码生成模块的结构框图如图5所示。

Xilinx公司提供的SRL16e模块对寄存器(D触发器)进行复用。在图6中可以看到，FPGA的四输入LUT被用作一系列寄存器的中间值进行实时存取，最大可以进行24＝16个时钟的延时。

如图7所示，使用SRL16e作为PNGEN伪码生成模块发生器的示意图，图7中仅使用了一个slice的资源就进行了硬件实现，大大减少了系统资源的使用。

FFT计算模块：

如图8所示，FFT计算模块对输入扩频调制信号进行高速并行分析码相位和高速并行搜索多普勒频率。FFT核心计算模块使用XilinxIP核，输入信号从本地伪码，扩频调制信号和伪码频谱和扩频调制信号频谱复乘中选择，通过状态机控制码相位搜索流程和多普勒并行搜索流程。

如图9和图10所示，FFT计算模块有三种运行模式，第一种是伪码FFT运算模式，第二种是并行伪码相位捕获模式，第三种是纯FFT工作模式，三种模式共用一个FFT核模块，通过外置接口切换设置运行模式。

伪码FFT运算模式主要在系统复位或者更改设置后运行一次，该模式通过FFT核计算本地伪码的频率谱，并把计算得到的伪码频谱结果放入缓冲区中，之后只要系统配置不变，就不会再进行伪码FFT运算，节省系统运算时间资源。计算得到的伪码频谱为并行伪码相位捕获模块提供数据源。

并行伪码相位捕获模式是系统运行的主要模式，共分为两步运行。第一步是把输入的降采样信号进行FFT处理得到信号的频谱，第二步是把第一步得到的信号频谱与第一种模式得到的伪码频谱复乘后进行IFFT操作，把得到的相关峰谱进行缓存。

在该捕获系统中，FFT模块的纯FFT工作模式工作在并行多普勒频率搜索阶段。在并行多普勒频率搜索阶段时，直接输入相关积分后的多普勒信号进行频谱变换，从而达到并行多普勒频率搜索的目的。

FFT算法在FPGA中的实现：

FFT处理即快速傅里叶变换，是离散傅里叶变换的一种快速算法。其基本思想是将一个多点的DFT运算分割成多个两点或者四点的DFT运算。这个算法最先是被Cooley-Turkey所提出的：

由上式可以看出，一个N点DFT可以分解成两个N/2点的DFT组合，如图11所示。它的优点是N点DFT的复数乘法次数比原来的N2减少为N2/2+N，运算效率提高一倍。

在该模块使用的Xilinx公司提供的FFTIP核，其中提供了三种FFT计算方式。

第一种是四进制蝶形的计算结构。如图12所示，使用四进制蝶型计算方式时，数据加载和卸载操作分开进行。在计算进行过程中，无法进行数据的加载且数据的输入输出无法同时进行。因此这种结构占用系统资源较少，但是也会引入过多的延迟。

第二种是二进制蝶形的计算结构。如图13所示，使用这种计算结构时数据的输入和输出可以同时进行，可以达到使用不多的资源完成较少延迟的目的。

第三种是流水线形式的计算结构。如图14所示，这种计算结构实际上是使用了若干二进制蝶形结构来提供连续的数据处理。每个数据处理引擎有其自己的内存地址区来存储输入和中间数据。基于流水线的IP核能够同时处理和计算当前数据帧，加载下一数据帧和卸载上一数据帧的计算结果。基于这样的特性，可以持续输入原始数据、等待数据延迟、读取计算结果。

该系统需要连续的且无延迟的FFT计算，因此采用流水线结构的计算方式。流水线方式在200MHz时钟频率下的计算时延为62.285us。由于一次检测可能需要10-100次FFT运算，因此FFT模块造成的时延会对捕获时间、系统钟差的敏感度和系统抗动态性产生影响，必须加入算法中进行考虑。

当FFT点数为4096点时需要12457个时钟才能完成运算，如果FFT计算频率为100MHz时，需要12457/100M＝0.12457ms才能完成捕获，而一个扩频码周期(码速率10.23MHz，码长1023)只有0.1ms。由于使用100MHz进行FFT运算不能达到系统需求，所以必须将FFT模块进行提速处理，使用200MHz时钟。

本系统只有FFT模块采用200MHz时钟频率进行运算，而其他模块均采用100MHz时钟频率。尽管100MHz与200MHz时钟同源并通过PLL保证同相，但是本模块仍然采用了双口RAM来保证跨时钟域处理的可靠性与稳定性，避免发生亚稳态和错误采样。

ACC累加模块：

如图15所示为ACC累加模块内部结构框图，ACC累加模块完成对IFFT结果的叠加、平均计算工作，输出至后级峰值检测模块。其中的相干和非相干累加次数可以通过外部动态设置。

相干累加是指在对FFT输出复数信号取模前进行的复数累加。由于数据跳变的影响，如果在一段积分时间中数据发生跳变，则会抵消相关峰值，因此相干累加时间与两次数据跳变间隔有关。因此相干累加时间T_acc1取数据跳变时间的一半，这样就有至少50％的可能性检测到相关峰，配合唐检测机制，则可以获得相关峰值。

在低载噪比的应用中，还需要增加非相干累加，非相干累加主要取决于系统整体捕获时间的要求。如要求系统的捕获时间为t_a，多普勒频率搜索间隔为f_ds，则最大非相关累加次数为：t_a/(500kHz/f_ds)/T_acc1。

因为系统捕获时间限制为4s，多普勒频率搜索间隔为2kHz，所以取每个频点的处理时间为4/500000×2000＝16ms。此非相干累加次数T_acc2＝16ms/T_acc1。由于扩频码的强自相关性，因此当数据比特时间小于一个扩频码周期时，取n_acc1＝2，n_acc2＝50。

自动门限模块：

自动门限模块完成对输入的相关谱的门限计算工作如图16所示，完成累加后的相关谱有一定的直流分量，因此在处理时需要抵消相应的直流分量。

如图17所示，自动门限中主要有峰值部分和平均值部分。由于非相干累加前信号取有效值，均为自然数，因此累加后不可避免地会出现直流分量，因此自动门限中应包含直流偏置部分。由图16所示，在临界载噪比环境下(数据率1000bps，载噪比45dBHz)，门限取在峰值的一半左右较为合适，而考虑到FPGA实现资源限制，则使用截位的方式把峰值部分门限取在峰值的一半。两部分相加则为最终输出的门限。门限计算完成后送至捕获判决模块。

捕获判断模块：

如图18所示，捕获判断模块把相关谱与前级计算得到的相关谱门限进行比较，如相关谱中大于门限的点数小于n个时判断本次捕获成功。

如图19所示，当系统处于载噪比较低的环境中时，由于环境中的噪声不是理想的高斯白噪声，累加后的相关谱会有尖峰出现；扩频码的自相关函数在多次累加后也会在除了主相关峰位置外产生多个小峰，使最终产生的相关谱有一些尖峰出现。为了避免这些小峰对检测率造成影响，捕获判决模块如果发现相关谱中的小峰小于5个时仍判决当前周期捕获成功。

FFTCARCAL并行载波搜索结果计算模块：

图20FFTCARCAL并行载波搜索结果计算模块内部结构图，由于当信号质量较好时，FFT直接捕获算法往往不能得到正确的多普勒频率，可能使跟踪模块跟踪到信号旁瓣上，因此使用Acq_parcarser模块对下变频后的信号进行并行载波搜索。

因为本模块必须确保不会对原有的捕获结果造成恶化，所以当本模块发现输入信号的底噪大于门限或者经过计算得到的频谱底噪大于门限时，则应立即停止计算，直接对跟踪模块输出捕获结果，从而避免载波误补，增加捕获延时，增加载波频率和相位偏移的风险。而当信号质量较好时，捕获模块能够在较大载波频偏范围内完成捕获，因此需要完成并行多普勒搜索。

对快速傅里叶变换后得到的频谱分别送入峰值检测和门限判决模块进行峰值检测和判断是否多普勒频率计算成功。因为本算法只在载噪比相对较好时起作用，可以保证FFT运算后得到的频谱肯定拥有一个正确的频谱峰值，因此不需要对其进行相干/非相干累加运算，而直接进行峰值检测就可以了。最后按照公式进行实际多普勒频率控制字的换算即可。

${\mathrm{FCW}}_{doppler}={\mathrm{Pt}}_{psak}*\frac{1MHz}{4096}*\frac{2^{32}}{100MHz}$

并行载波搜索模块通过判断得出多普勒频率和多普勒频率的频谱峰值是否超过门限，如果频谱峰值不超过门限，则推断并行多普勒频率计算失败，判决得到当前载噪比环境下不需要并行多普勒计算，因此不使用并行多普勒频率计算模块得出的多普勒频率结果而直接使用当前系统中频频率减去预设的中频频率作为多普勒频率输出结果。

SCHCTL过程控制模块：

SCHCTL过程控制模块控制和协调着系统各个部分的运行。如图21所示，根据外部的开始捕获，重新捕获等控制信号，SCHCTL过程控制模块依次对本地伪码控制器，FFT模块等进行控制；又依据内部的唐检测器，累加计算等信号依次对积分累加模块，捕获判决模块和并行载波搜索模块进行过程控制。

如图22所示，过程控制模块协调各个模块的状态并且控制整个捕获模块的工作。系统复位后，SCHCTL模块处于空闲状态，当收到开始捕获信号后，进入缓存数据和伪码状态，通知PN码发生器进行PN码缓存，并通知PN码缓冲器和乒乓RAM进行数据缓冲。

中频信号从AD输入流入，依次进入下变频模块、FIR模块和下采样模块后在乒乓RAM中进行缓存，当缓存器缓存的数据点数超过4096点时通知过程控制模块。

同时，本地伪码发生器模块在系统复位后开始产生本地伪码并进行缓冲，完成一个周期缓冲后通知过程控制模块。

SCHCTL过程控制模块收到本地伪码发生器的信号后通知FFT计算模块进行伪码FFT操作。FFT计算模块读取并把伪码FFT的计算结果存入伪码频谱结果缓冲器，完成缓冲后通知SCHCTL过程控制模块。

过程控制模块收到伪码FFT缓冲完成信号后通知FFT计算模块进行信号FFT和IFFT，FFT计算模块完成信号FFT后自动把结果和伪码频谱IFFT后得到相关峰谱存入内部乒乓RAM并通知过程控制。

SCHCTL过程控制模块收到IFFT缓冲完成信号后通知累加模块进行相关峰谱累加，当累加器次数未达到相关累加次数×非相关累加次数时回到信号FFT状态，否则进入峰值检测状态。

当SCHCTL过程控制模块进入峰值检测状态时通知峰值检测模块进行峰值检测并得到自动门限与峰值进行比较，得到捕获结果并通知SCHCTL过程控制模块。

当SCHCTL过程控制模块收到峰值检测模块的通知时进入唐检测状态，当峰值检测模块判断捕获成功后，过程控制模块自动将唐检测器加一，否则将唐检测器减一，如果唐检测器中的当前值超过上限则判断捕获成功进入对其相位状态，如果唐检测器中的当前值低于下限则判断捕获失败进入调整码相位状态。否则进入信号FFT状态继续在当前码相位和中频捕获。

如果进入码相位调整状态，则把当前系统码相位指针移动1023点，如果当前码相位指针已经移到终点，则进入载波频率调整状态。否则进入开始信号FFT状态。

如图23所示，如果进入载波频率调整状态，则把当前系统的中频频率偏移逐渐向两端扩散2kHz。如果将要设置的中频频率偏移大于系统预设的多普勒频率，则放弃载波频率调整，进入捕获失败状态。

如果进入捕获失败状态，则等待外部触发重捕信号后设置当前中频频率为跟踪模块失锁后的中频频率(闪断重捕)进入缓存伪码和数据状态。

如果在唐检测器状态中判断当前捕获成功，则进入对齐相位状态。如果在对齐相位状态，则利用FFT直捕得到的码相位等待直到输入信号与系统码发生器的码相位对齐。然后进入多普勒频率并行搜索状态。如果在多普勒频率并行搜索状态，则使能并行载波搜索模块进行并行载波搜索，等待完成后进入捕获成功状态。如果在捕获成功状态，则通知跟踪模块进行跟踪并且等待重捕信号进行重捕。

基于以上的过程，SCHCTL过程控制模块能对整个系统进行协调操作，系统中的各模块就能够各司其职，保证最有效率地运行。

复位信号的处理：

在上电时，复位信号使能后，系统各个寄存器和状态必须同时得到初始化和复位；而在复位释放后，各个控制信号必须同时开始工作。复位信号看似简单，但其实起着控制全局逻辑的重任。FPGA的上电复位设计分为同步复位和异步复位。

如图24所示，FPGA设计中的DFF(D-Flipflop)本身支持异步复位。但是由于外部PCB中的复位逻辑的不确定性，因此可能造成在时钟上升沿异步复位从而导致亚稳态的现象发生。

如图25所示，经过改进的FPGA同步复位逻辑插入了两个同步复位触发器来同步时钟电路，确保复位信号与时钟源同步输入，从而大大减少出现亚稳态的可能性。

通过对比图24和图25可以发现，由于一般FPGA系统的复位线有着强大的扇出能力，而普通的D触发器只能扇出少于10个信号，因此FPGA中的同步复位逻辑将会使用较多的D触发器，造成布局布线和资源的紧张。

基于这个原因，该系统中使用200MHz时钟的FFT运算处理单元使用了对系统资源要求较少的异步复位逻辑，而其他部分使用了同步复位逻辑以保证系统在资源消耗和性能之间的平衡。

以上对本发明的一个实施例进行了详细说明，但所述内容仅为本发明的较佳实施例，不能被认为用于限定本发明的实施范围。凡依本发明申请范围所作的均等变化与改进等，均应仍归属于本发明的专利涵盖范围之内。

Claims (5)

1.一种卫星信号捕获系统，其特征在于：包括PNGEN伪码生成模块、PN码双口RAM、CORACC相关累加模块、DDC下变频模块、下采样模块、乒乓RAM、FFT计算模块、自动门限模块、峰值检测模块、ACC累加模块、FFTCARCAL并行载波搜索结果计算模块、捕获判断模块、DATAPRO数据处理模块、SCHCTL过程控制模块、跟踪模块；所述PNGEN伪码生成模块与PN码双口RAM之间信号连接，信号采样频率为100MHz，所述DDC下变频模块与下采样模块之间信号连接，信号频采样率为100MHz，所述PN码双口RAM与CORACC相关累加模块之间信号连接，信号采样频率为20.46MHz，所述下采样模块与CORACC相关累加模块之间信号连接，信号采样频率为20.46MHz，所述下采样模块与乒乓RAM之间信号连接，信号采样频率为20.46MHz，所述CORACC相关累加模块与FFT计算模块之间信号连接，信号采样频率为200MHz，所述乒乓RAM与FFT计算模块之间信号连接，信号采样频率为200MHz，所述FFT计算模块与峰值检测模块之间信号连接，信号频采样率为100MHz，所述峰值检测模块与FFTCARCAL并行载波搜索结果计算模块之间信号连接，信号频采样率为100MHz，所述FFTCARCAL并行载波搜索结果计算模块与DATAPRO数据处理模块之间信号连接，信号采样频率为100MHz，所述FFT计算模块与ACC累加模块之间信号连接，信号采样频率为100MHz，所述ACC累加模块与捕获判断模块之间信号连接，信号采样频率为100MHz，所述捕获模块与DATAPRO数据处理模块之间信号连接，信号采样频率为100MHz。

2.根据权利要求1所述一种卫星信号捕获系统，其特征在于：所述PNGEN伪码生成模块输出端采用双口RAM进行数据缓冲，内部使用100MHz时钟进行伪码生成，每次生成双口RAM容量大小的伪码数据。

3.根据权利要求1所述一种卫星信号捕获系统，其特征在于：所述FFT计算模块对输入扩频调制信号进行高速并行分析码相位和高速并行搜索多普勒频率，所述FFT计算模块包括核心计算模块，所述核心计算模块采用XilinxIP核，输入信号从本地伪码，扩频调制信号和伪码频谱和扩频调制信号频谱复乘中选择，通过状态机控制码相位搜索流程和多普勒并行搜索流程。

4.根据权利要求1所述一种卫星信号捕获系统，其特征在于：所述ACC累加模块的相干和非相干累加次数可以通过外部动态设置。

5.根据权利要求1所述一种卫星信号捕获系统，其特征在于：信号捕获处理流程包括：

(1)PNGEN伪码生成模块以100MHz的速率生成本地伪码进入PN码双口RAM进行缓存；

(2)伪码缓存结束后FFT计算模块以200MHz的运算速度计算伪码FFT并存入内部缓存器中；

(3)DDC下变频模块将直接接收AD采样的8位输入中频信号进行信号下变频，滤波后，进入下采样模块使原来100MHz的中频采样频率变速到20.46MHz采样频率；

(4)信号以20.46MHz采样频率进入乒乓RAM缓存后以200MHz的速率进入FFT计算模块进行码相位并行搜索，搜索后得到的相关峰谱进入ACC累加模块进行相干非相干累加后进行捕获判决，得出判决结果和码相位位置信息；

(5)在流程(4)进行的同时信号以20.46MHz采样频率进入CORACC相关累加模块，与本地伪码进行相关操作，得到的结果输入到FFT计算模块中进行傅里叶变换操作得到载波多普勒频率信息；

(6)“当前相位”和“相位对齐信号”为信号捕获系统的两种相位输出方式，当捕获状态为已捕获时，其它信号有效：“当前相位”指示了当前外部输入信号的相位；“零相位信号”指示了当前外部输入信号在该时刻的相位为0，可以立即进行跟踪操作。