CN110113074A - 一种基于fpga的高速伪码并行捕获与跟踪方法 - Google Patents

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Abstract

本发明公开了一种基于FPGA的高速伪码并行捕获与跟踪方法。该方法是在对中频输入信号进行高速并行采样、并行数字下变频及并行匹配滤波的基础上进行的，其通过并行伪码捕获、并行伪码跟踪等步骤完成。本发明已成功应用在伪码速率为200Mcps的扩频接收机中。采用前馈结构，收敛速度快，传输速率高，适用于高速扩频系统。

Description

一种基于FPGA的高速伪码并行捕获与跟踪方法
技术领域
本发明涉及无线电测控和通信领域，尤其涉及一种基于FPGA的高速伪码捕获与跟踪方法，该方法对宽带扩频通信在航空测控等领域的应用具有重要意义。
背景技术
现代航空的通信环境和应用对象日趋复杂，传统航空通信由于其带宽小、数据速率低，不能满足大量数据实时传输的需求，基于航空领域发展的迫切需求，研制高速率、高可靠性的航空通信系统具有重要意义。高速扩频通信由于具有抗干扰性能强，保密性好，低截获概率、传输速率高等诸多优点，已经成为一种非常重要的通信方式，并且其应用越来越普及和广泛。
传统扩频系统中，由于伪码速率低，伪码捕获一般采用串行搜索方式实现，即不断地改变本地伪码的相位，并在每个相位进行相关检测，判断该相位是否同步；伪码跟踪是在多倍过采样条件下利用二阶环路滤波器采用反馈方式实现。传统的伪码捕获跟踪方法不适于高速并行实现、收敛速度慢，实现复杂度高。
发明内容
本发明要解决的技术问题在于解决上述背景技术高速扩频通信系统接收端高速伪码的捕获与跟踪问题，提出一种基于FPGA的伪码速率为200Mcps的伪码并行捕获与跟踪方法。本发明具有收敛速度快、精度高、复杂度低、易于工程实现等特点。
本发明所要解决的技术问题由以下技术方案实现：
一种基于FPGA的高速伪码并行捕获与跟踪方法，包括以下步骤：
(1)对接收到的中频扩频信号进行高速A/D并行采样，得到采样后的16路采样信号并同步至FPGA的全局时钟上；
(2)设计16路并行NCO，将16路并行NCO输出信号分别与16路采样信号一一对应进行数字下混频以及低通滤波，得到16路并行I、Q基带信号；
(3)对步骤(2)得到的16路并行I、Q基带信号分别进行2倍降采样、匹配滤波以及并串转换，得到4倍符号速率4路并行的I、Q基带信号；
(4)对步骤(3)得到的4路并行的I、Q基带信号进行4路并行伪码捕获与跟踪，输出伪码捕获与跟踪后的信号和伪码速率时钟。
所述步骤(4)具体包括以下步骤：
(401)基于相关算法，将4路并行的I、Q基带信号与本地伪码分别进行相关运算，得到4路相关运算结果，并比较4路相关运算结果的大小，得到最大相关峰xcorrmax和相关峰位置mk，并将最大相关峰xcorrmax与阈值进行比较，若大于阈值则输出最大相关峰xcorrmax、相关峰位置mk以及捕获使能En＝1，否则，输出捕获使能En＝0；捕获使能En＝1时对4路并行的I、Q基带信号进行相应的时延，使其与最大相关峰xcorrmax以及相关峰位置mk时序对齐；
(402)根据相关峰位置mk，从时延的四路并行I、Q基带信号中选择最佳采样信号，得到两路数据和两个使能；
(403)将步骤(402)得到的两路数据及两个使能进行缓冲合并，得到两路数据和一个使能；
(404)利用FIFO，根据两路数据和一个使能以及DDS反馈的时钟，得到伪码捕获与跟踪后的信号；
(405)依据步骤(404)FIFO的半满标志，选择48位频率控制字；
(406)DDS依据步骤(405)的48位频率控制字及更新标志，得到恢复的伪码速率时钟。
本发明与背景技术相比具有如下优点：
1.本发明复杂度低、适于现有硬件水平实现；
2.本发明采用前馈结构，收敛速度快；
3.传输速率高，适用于高速扩频系统。
附图说明
图1是本发明原理方框图。
图1中输入信号为中频模拟信号，1为A/D转换模块，2为正交数字下变频模块，3为采样率变换与匹配滤波模块，4为伪码并行捕获与跟踪模块。
图2是本发明伪码并行捕获与跟踪原理框图。
图2中401为伪码并行捕获模块，402为数据选择模块，403为数据缓冲合并模块，404为FIFO模块，405为频率控制字调节模块，406为DDS模块。
具体实施方式
下面，结合图1和图2具体实施例对本发明作进一步说明。
一种基于FPGA的高速伪码的捕获与跟踪方法，包括以下步骤：
(1)A/D转换模块1对接收到的中频扩频信号进行高速A/D并行采样，采样率为1.6GHz，采取源同步设计，调整时钟与数据的相对时延，保证时钟的最佳采样，并将采样后的16路信号同步至FPGA的100MHz全局时钟上，信号位宽10位。
(2)设计16路并行NCO，正交数字下变频模块2将NCO输出信号分别与16路采样信号一一对应进行数字下混频以及16路并行、32阶低通滤波，得到16路并行I、Q基带信号，位宽16位；
(3)采样率变换与匹配滤波模块3对16路并行I、Q基带信号进行2倍降采样以及4路并行、24阶匹配滤波、并串转换得到4倍符号速率4路并行的I、Q基带信号，位宽16位。
(4)伪码并行捕获与跟踪模块4对步骤(3)得到的4路并行的I、Q基带信号进行4路并行伪码捕获与跟踪，输出伪码捕获与跟踪后的信号和伪码速率时钟，位宽16位。具体步骤如下：
(401)伪码并行捕获模块401进行伪码并行捕获：为提高伪码捕获速度、克服硬件处理速率瓶颈，高速伪码的捕获采用并行相关处理方式，具体FPGA实现方法如下：
(4101)分别计算4路并行I、Q基带信号与本地伪码复数相关值的幅值平方，abs0，abs1，abs2，abs3，位宽保留32位；
(4102)比较abs0、abs1、abs2、abs3的大小，得到4路相关运算最大相关峰值xcorrmax和相关峰位置mk。
(4103)将最大相关峰值xcorrmax与阈值比较，大于阈值则输出最大相关峰xcorrmax、相关峰位置mk以及捕获使能En＝1，否则，输出捕获使能En＝0。
(4104)En＝1时，依据复数相关运算的计算延时，利用移位寄存器对4路并行数据进行时延，使其与xcorrmax、mk时序对齐；
(402)数据选择模块402进行数据选择：根据相关峰位置mk，从时延的四路并行I、Q基带信号，选择最佳采样信号，输出两路数据和两个使能。具体FPGA实现方法如下：
(4201)每个时钟上升沿下，将输入的四路数据及mk，缓存两次，得到r0k-2，r1k-2，r2k-2，r3k-2，r0k-1，r1k-1，r2k-1，r3k-1，r0k，r1k，r2k，r3k，mk-2，mk-1，mk；
(4202)依据收端采样周期与码元周期的关系(大于、等于或小于)以及mk-1、mk的值，共有12种数据输出的情况，包含两种特殊情况：无插值输出和两插值输出，为适应这两种特殊情况，插值输出有两组数据，并伴有两个使能。采用状态机实现输出数据选择。输出两路数据及两个使能。
(403)数据缓冲合并模块403将步骤(402)两路输出数据及两个使能进行缓冲合并，得到两路输出数据和一个使能，时钟、数据以及使能同时作为FIFO模块404的输入。
(404)FIFO模块404的写时钟、数据以及写使能分别来自数据缓冲合并模块403的时钟、数据以及使能。读时钟为DDS的反馈时钟；FIFO模块输出一个半满标志给频率控制字调节模块405，FIFO模块的输出即为伪码捕获与跟踪后的信号。
(405)频率控制字调节模块405依据FIFO的半满标志，选择需要输出的48位频率控制字。
(406)DDS模块406依据频率控制字调节模块405输出的频率控制字及更新标志，输出恢复的伪码速率时钟。

Claims (2)

1.一种基于FPGA的高速伪码并行捕获与跟踪方法，其特征在于包括以下步骤：
(1)对接收到的中频扩频信号进行高速A/D并行采样，得到采样后的16路采样信号并同步至FPGA的全局时钟上；
(2)设计16路并行NCO，将16路并行NCO输出信号分别与16路采样信号一一对应进行数字下混频以及低通滤波，得到16路并行I、Q基带信号；
(3)对步骤(2)得到的16路并行I、Q基带信号分别进行2倍降采样、匹配滤波以及并串转换，得到4倍符号速率4路并行的I、Q基带信号；
(4)对步骤(3)得到的4路并行的I、Q基带信号进行4路并行伪码捕获与跟踪，输出伪码捕获与跟踪后的信号和伪码速率时钟。
2.根据权利要求1所述的基于FPGA的高速伪码并行捕获与跟踪方法，其特征在于，步骤(4)具体包括以下步骤：
(401)基于相关算法，将4路并行的I、Q基带信号与本地伪码分别进行相关运算，得到4路相关运算结果，并比较4路相关运算结果的大小，得到最大相关峰xcorrmax和相关峰位置mk，并将最大相关峰xcorrmax与阈值进行比较，若大于阈值则输出最大相关峰xcorrmax、相关峰位置mk以及捕获使能En＝1，否则，输出捕获使能En＝0；捕获使能En＝1时对4路并行的I、Q基带信号进行相应的时延，使其与最大相关峰xcorrmax以及相关峰位置mk时序对齐；
(402)根据相关峰位置mk，从时延的四路并行I、Q基带信号中选择最佳采样信号，得到两路数据和两个使能；
(403)将步骤(402)得到的两路数据及两个使能进行缓冲合并，得到两路数据和一个使能；
(404)利用FIFO，根据两路数据和一个使能以及DDS反馈的时钟，得到伪码捕获与跟踪后的信号；
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