CN117176525A - 一种基于fpga的高速同步信号相位自适应方法及系统 - Google Patents
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Abstract
一种基于FPGA的高速同步信号相位自适应方法及系统，涉及电力系统的继电保护技术领域。为了解决现有的高速信号传输存在相位补齐导致误码的缺陷，本发明使用FPGA内置的伪码发生器生成伪随机数据，利用伪随机数据的自相关特性来接受判断结果；调整发送时钟相位，获取发送相位调整后的所有接收相位对应的相关峰值；将获取到的所有相关峰值与门限值进行比较，获取目标相位组合，并分别调整发送时钟和随路时钟的相位；在完成相位调整后，FPGA向CPU发送相位调整结束中断，CPU将RGMII接口设置为正常收发状态，开始进行正常的数据接收发送处理。本发明主要用于提高数据传输的准确性。
Description
技术领域
本发明涉及电力系统的继电保护技术领域，尤其涉及一种基于FPGA的高速同步信号相位自适应方法及系统。
背景技术
继电保护装置是电力系统安全稳定运行的关键。随着数字化技术的发展，在电力系统中，使用CPU+FPGA架构的继电保护装置越来越广泛，CPU用于对装置任务的管理和保护功能的正常运行，FPGA（Field Programmable Gate Array，现场可编程门阵列）用于对外围电路的控制、扩展数据接口的接收、数据采集等；这就需要在CPU和FPGA间存在高速的数据传送通道，用于将FPGA外围扩展的多种数据及时的传输给CPU。通常有两种高速传输方法：串行传输和并行传输。串行传输具有较高的抗干扰性能，对CPU和FPGA的硬件功能及两者间的PCB布局布线有很高的要求；相较之下并行传输抗干扰性能较差，但对CPU和FPGA的要求较低，较低等级的CPU和FPGA都可以使用RGMII接口形式的并行传输。RGMII接口为全双工模式，收发通道各有6条数据线，其中包括1条随路时钟，时钟常有用于提供给接收方工作时钟；1条门控使能，平时为低电平，只有当存在传输数据时才为高电平；4条数据线，以随路时钟的两个时钟沿进行数据传输。在CPU端RGMII接口以千兆网口的硬件资源实现，在FPGA端利用FPGA接口的资源，在随路时钟的驱动下对门控使能和数据信号进行上升沿和下降沿采样，实现对高速信号的采集。
然而，由于PCB走线不等长、环境温度对FPGA内部信号的延时等情况下，会造成发送端严格对齐的随路时钟与门控、数据的相位关系在接收端出现相位不齐的情况，如果不对相位进行调整的话会出现采数时刻不在门控、数据的稳定区间，造成误码影响数据传输的可靠性。
现有的继电保护装置多采用方法是，收发双方发送事先约定好的特征值数据，在收发双方缓存对方发送的数据，然后从数据中查找事先约定的特征值数据，如果没有找到，则调整本地的随路时钟相位，重新缓存一组数据再进行特征值查找，如果找到则停止。这种方式收发双方都需要进行按照比特的移位方式进行查找，查找的效率低，而且对于CPU端按比特进行操作存在难度，而且可能存在双方无法同时完成调整，出现某一端准备完成，而另一端还无法工作，增长通信链路建立时间，并且对收发双方都需要进行相应的操作，实现较复杂。
因此，针对以上的应用场景和出现的问题，就需要一种能够选取最优随路时钟采样时刻、提高数据采样的可靠性和稳定性、特征值查找效率高的基于FPGA的高速同步信号相位自适应的方法及系统。
发明内容
本发明的目的是为了解决现有的高速信号传输存在相位补齐导致误码的缺陷，提供了一种能够选取最优随路时钟采样时刻、提高数据采样的可靠性和稳定性、特征值查找效率高的基于FPGA的高速同步信号相位自适应的方法及系统。
本发明所述的一种基于FPGA的高速同步信号相位自适应方法，包括以下步骤：
S1、使用FPGA内置的伪码发生器生成伪随机数据，利用伪随机数据的自相关特性来接受判断结果；
S2、获取发送时钟的相位为0°的情况下的所有接收相位对应的相关峰值；
S3、调整发送时钟相位，获取发送相位调整后的所有接收相位对应的相关峰值；
S4、将获取到的所有相关峰值与门限值进行比较，获取目标相位组合，并根据目标相位组合分别调整发送时钟和随路时钟的相位；
S5、在完成相位调整后，FPGA向CPU发送相位调整结束中断，CPU将RGMII接口设置为正常收发状态，开始进行正常的数据接收发送处理。
进一步地：在S2中，包括：
S21、FPGA发送端在发送数据时，在传输开始时，门控信号在随路时钟的上升沿拉高，数据信号分别在随路时钟的上升沿和下降沿变化，在传输结束时，门控信号在随路时钟的上升沿拉低；
S22、FPGA发送端调整随路时钟与门控信号和数据信号间的相位关系，使随路时钟的两个边沿避开数据变化的区间，落入数据稳定的区间内，从而使CPU接收端准确接收数据。
进一步地：S2中，在开始进行相位校准时，全程由FPGA进行相应的相位调整控制，CPU将RGMII接口设置为回环模式，即对接收的数据不做修改再发送出去。
进一步地：在S21中，
具体包括如下步骤：
S211、FPGA将发送的时钟相位调整为0°，FPGA发送端的发送通道不停的发送由伪码生成器生成的伪随机数据；
S212、在接收通道首先不对随路时钟进行相位调整，即接收的时钟相位为0°，分别使用随路时钟的两个边沿对数据进行采集，分别标注为bit_p和bit_n，分别将采集的数据组成两路数据，一路数据为bit_p在前，bit_n在后，即随路时钟的0°相位时的采集数据；另一路数据为bit_n在前，bit_p在后，即随路时钟的180°相位时的采集数据；
S213、分别对S212中的两路数据中的每一路与伪码发生器生成伪随机数据进行相关计算，根据相关计算的结果获取当前发送时钟相位和随路时钟相位下的相关峰，并将相应的相关峰值记录下来分别标记为T0R0、T0R180；
S214、调整随路时钟的相位，将其调整为45°，再分别使用随路时钟的两个边沿对数据进行采集，分别标注为bit_p和bit_n，之后分别组成两路数据，一路数据为bit_p在前，bit_n在后，另一路数据为bit_n在前，bit_p在后，这就相当于对随路时钟的45°相位和225°相位进行的数据采集；
S215、分别对S214中的两路数据中的每一路与伪码发生器生成伪随机数据进行相关计算，根据相关计算的结果获取当前发送时钟相位和随路时钟相位下的相关峰，并将相应的相关峰值记录下来分别标记为T0R45、T0R225；
S216、调整随路时钟的相位，将其调整为90°，并重复之前的采集和相关计算步骤，对随路时钟的90°相位和270°相位进行的数据采集，将相关峰值记录下来标记为T0R90、T0R270；
S217、调整随路时钟的相位，将其调整为135°，并重复之前的采集和相关计算步骤，对随路时钟的135°相位和315°相位进行的数据采集，将相关峰值记录下来标记为T0R135、T0R315；
S218、得到了发送相位为0°的情况下的所有接收相位对应的相关峰。
进一步地：在S3中，具体包括如下步骤：
分别调整发送时钟的相位为45°、90°、135°、180°、225°、270°、315°，依次重复S211至S218，得到不同相位的发送时钟相应的相关峰值。
进一步地：在S4中，具体包括如下步骤：
S41、将S3得到的64个相关峰值生成一个8*8的表格，并与门限值进行比较，如果相关峰值大于门限值则在相应的表格内置1，否则置0；
S42、根据S41中生成的表格，选择“1”值区域中心的相位组合，并以此分别调整发送时钟和随路时钟的相位。
本发明所述的一种基于FPGA的高速同步信号相位自适应系统，其特征在于，包括CPU、FPGA和外围接口，所述CPU与FPGA双向连接，所述外围接口与FPGA双向连接，所述CPU内部设置有回环模式，所述FPGA内置伪码发生器。
进一步地：FPGA与CPU间的数据交互接口形式为RGMII形式接口。
进一步地：所述FPGA向CPU发送时钟、门控信号以及数据；所述CPU向FPGA发送随路时钟、门控信号并接收CPU的数据。
本发明的有益效果是：
1、该方法利用伪随机数的相关性的特性对数据传输的正确性进行判断，提高判断的可靠性；
2、该方法完全由FPGA进行相应的控制传输，减少CPU接收端的工作量，简化程序设计；FPGA发送端进行伪随机数生成和进行伪随机数据相关计算时只需使用移位寄存器即可，实现简便；采用FPGA+CPU架构的继电保护装置，选取最佳的随路时钟采样时刻，数据采样的可靠性和稳定性高，特征值查找效率高；
3、该方法能够快速遍历收发双向可能的相位值，并根据相关计算选择相位余量最大的值，这样留出的余量可以适应温度、环境、或者产品批次不同情况下的问题，提高鲁棒性；
4、该方法实现简单，FPGA只需进行伪随机的生成和接收相关性计算。
附图说明
图1是基于FPGA的高速同步信号相位自适应系统的系统框图；
图2是自相关计算和互相关计算图；
图3是RGMII接口时序图；
图4是回环模式；
图5是基于FPGA的高速同步信号相位自适应方法的示意图。
具体实施方式
以下仅为本发明较佳的具体实施例，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。以下所述实施例仅用于解释本发明，而不能解释为对本发明的限制，本发明的保护范围应该以权利要求的保护范围为准。下面详细描述本发明的实施例，为了便于描述本发明和简化描述，本发明的说明书中使用的技术术语应当做广义解读，包括但不限于本申请未提及的常规替换方案，同时包括直接实现方式和间接实现方式。
实施例1
结合图1-图5说明本实施例，本实施例公开的一种基于FPGA的高速同步信号相位自适应方法，包括以下步骤：
S1、使用FPGA内置的伪码发生器生成伪随机数据，利用伪随机数据的自相关特性来接受判断结果；使用内置的7阶、6抽头的伪码发生器生成随机数据，7阶多项式如下：
其中，G（x）是伪码，x是抽头位置；
生成随机数据具有很强的自相关性，其在相位完全对齐的情况下具有最高的相关峰，当出现相位偏差时，在偏差的相位点上存在相关峰，而如果与其它伪码发生器生成的其它随机数据进行相关时，是没有明显的相关峰，如图2所示。利用伪随机数的自相关特性来进行接收正确性判断，避免的特征码搜索的过程，简化接收处理流程；全程由FPGA生成伪随机数据和调整发送时钟相位及随路时钟相位，不需要CPU进行操作，简化CPU接收端的工作量，降低实现难度。
由于伪码多项式为7阶多项式，所以生成的伪码数据长度为127，在将数据进行移位相关时，移位127位（菱形曲线）则相当于伪码数据没有移动，此时相位为0取得最大的相关峰。当数据移位超前30时（方块曲线），在相应的相位点上存在相关峰，但其与完全对齐时的相关峰还存在差距；其中数据移位滞后（星形曲线）具有相同的现象，但如果与不同伪码发生器生成的伪随机数据进行相关时（十字形曲线），其并没有明显的相关峰，本发明正是利用这种特性，当发送端按照指定伪码发生器发送数据时，接收端如果能够正确接收，对正确接收的数据进行移位相关，即使在存在相位偏差的情况，也一定能够得到较高的相关峰，而如果接收的数据存在误码或错误，则相当于接收端接收了一组由不同伪码发生器生成的伪随机数据，对其进行移位相关时是无法得到相关峰的，借由这种特性可以判断接收的数据是否正确。
S2、获取发送时钟的相位为0°的情况下的所有接收相位对应的相关峰值；
在开始进行相位校准时，全程由FPGA进行相应的相位调整控制，CPU将RGMII接口设置为回环模式，既将接收的数据不做修改再发送出去。
S21、FPGA发送端在发送数据时，在传输开始时，门控信号严格在随路时钟的上升沿拉高，数据信号分别严格在随路时钟的上升沿和下降沿变化，在传输结束时，门控信号严格在随路时钟的上升沿拉低；
S211、FPGA发送端将发送的时钟相位调整为0°，即不做相位调整，FPGA发送端的发送通道不停的发送由伪码生成器生成的伪随机数据；
S212、在接收通道首先不对随路时钟进行相位调整，即接收的时钟相位为0°，分别使用随路时钟的两个边沿对数据进行采集，分别标注为bit_p（上升沿采集）和bit_n（下降沿采集），分别将采集的数据组成两路数据，一路数据为bit_p在前，bit_n在后，即随路时钟的0°相位时的采集数据；另一路数据为bit_n在前，bit_p在后，即随路时钟的180°相位时的采集数据；
S213、分别对S212中的两路数据中的每一路与伪码发生器生成伪随机数据进行相关计算，根据相关计算的结果获取当前发送时钟相位和随路时钟相位下的相关峰，并将相应的相关峰值记录下来分别标记为T0R0、T0R180；
S214、调整随路时钟的相位，将其调整为45°，再分别使用随路时钟的两个边沿对数据进行采集，分别标注为bit_p（上升沿采集）和bit_n（下降沿采集），之后分别组成两路数据，一路数据为bit_p在前，bit_n在后，另一路数据为bit_n在前，bit_p在后，这就相当于对随路时钟的45°相位和225°相位进行的数据采集；
S215、分别对S214中的两路数据中的每一路与伪码发生器生成伪随机数据进行相关计算，根据相关计算的结果获取当前发送时钟相位和随路时钟相位下的相关峰，并将相应的相关峰值记录下来分别标记为T0R45、T0R225；
S216、调整随路时钟的相位，将其调整为90°，并重复之前的采集和相关计算步骤，对随路时钟的90°相位和270°相位进行的数据采集，将相关峰值记录下来标记为T0R90、T0R270；
S217、调整随路时钟的相位，将其调整为135°，并重复之前的采集和相关计算步骤，对随路时钟的135°相位和315°相位进行的数据采集，将相关峰值记录下来标记为T0R135、T0R315；
S218、得到了发送相位为0°的情况下的所有接收相位对应的相关峰；
S22、FPGA发送端调整随路时钟与门控信号和数据信号间的相位关系，使随路时钟的两个边沿避开数据变化的区间，落入数据稳定的区间内，从而使CPU接收端准确接收数据。
S2中，在开始进行相位校准时，全程由FPGA进行相应的相位调整控制，CPU将RGMII接口设置为回环模式，即对接收的数据不做修改再发送出去。系统架构如图1所示，系统采有FPGA+CPU的架构，FPGA与CPU间的数据交互接口形式为RGMII形式接口，FPGA其它外围扩展接口并不影响本发明的应用，如下图所示。RGMII接口为全双工形式，收发方向各有6条信号线，其中1条随路时钟、1条门控信号、4条数据信号，发送端在发送数据时，在传输开始时，门控信号严格在随路时钟的上升沿拉高，数据信号分别严格在随路时钟的上升沿和下降沿变化，在传输结束时，门控信号严格在随路时钟的上升沿拉低。接收端要能够正确接收数据就需要调整随路时钟与其余信号间的相位关系，使随路时钟的两个边沿避开数据变化的区间，而是在数据稳定的区间内；
S3、调整发送时钟相位，获取发送相位调整后的所有接收相位对应的相关峰值；此时分别再调整发送时钟的相位为45°、90°、135°、180°、225°、270°、315°，依次重复S211至S218，得到不同相位的发送时钟相应的相关峰值，并标记如下：
T45R0、T45R180、T45R45、T45R225、T45R90、T45R270、T45R135、T45R315；
T90R0、T90R180、T90R45、T90R225、T90R90、T90R270、T90R135、T90R315；
T135R0、T135R180、T135R45、T135R225、T135R90、T135R270、T135R135、T135R315；
T180R0、T180R180、T180R45、T180R225、T180R90、T180R270、T180R135、T180R315；
T225R0、T225R180、T225R45、T225R225、T225R90、T225R270、T225R135、T225R315；
T270R0、T270R180、T270R45、T270R225、T270R90、T270R270、T270R135、T270R315；
T315R0、T315R180、T315R45、T315R225、T315R90、T315R270、T315R135、T315R315；
S4、将获取到的所有相关峰值与门限值进行比较，获取目标相位组合，并根据目标相位组合分别调整发送时钟和随路时钟的相位；
S41、将S3得到的64个相关峰值生成一个8*8的表格，并与门限值进行比较，如果相关峰值大于门限值则在相应的表格内置1，否则置0；由此可能得到的表格如下：
表1：相关峰值门限比对表
S42、根据S41中生成的表格，选择“1”值靠近于中心的相位组合，例如T180R135，并以此来分别调整发送时钟和随路时钟的相位；
S5、在完成相位调整后，FPGA发送端向CPU接收端发送相位调整结束中断，CPU将RGMII接口设置为正常收发状态，开始进行正常的数据接收发送处理，至此基于FPGA的高速同步信号相位自适应完成。
实施例2
结合实施例1说明本实施例，本实施例公开的一种基于FPGA的高速同步信号相位自适应系统，包括CPU、FPGA和外围接口，所述CPU与FPGA双向连接，所述外围接口与FPGA双向连接，所述CPU内部设置有回环模式，所述FPGA内置伪码发生器。FPGA与CPU间的数据交互接口形式为RGMII形式接口。所述FPGA向CPU发送时钟、门控信号以及数据；所述CPU向FPGA发送随路时钟、门控信号并接收CPU的数据。
Claims (9)
1.一种基于FPGA的高速同步信号相位自适应方法，其特征在于，包括以下步骤：
S1、使用FPGA内置的伪码发生器生成伪随机数据，利用伪随机数据的自相关特性来接受判断结果；
S2、获取发送时钟的相位为0°的情况下的所有接收相位对应的相关峰值；
S3、调整发送时钟相位，获取发送相位调整后的所有接收相位对应的相关峰值；
S4、将获取到的所有相关峰值与门限值进行比较，获取目标相位组合，并根据目标相位组合分别调整发送时钟和随路时钟的相位；
S5、在完成相位调整后，FPGA向CPU发送相位调整结束中断，CPU将RGMII接口设置为正常收发状态，开始进行正常的数据接收发送处理。
2.根据权利要求1所述的一种基于FPGA的高速同步信号相位自适应方法，其特征在于，在S2中，包括：
S21、FPGA发送端在发送数据时，在传输开始时，门控信号在随路时钟的上升沿拉高，数据信号分别在随路时钟的上升沿和下降沿变化，在传输结束时，门控信号在随路时钟的上升沿拉低；
S22、FPGA发送端调整随路时钟与门控信号和数据信号间的相位关系，使随路时钟的两个边沿避开数据变化的区间，落入数据稳定的区间内，从而使CPU接收端准确接收数据。
3.根据权利要求1所述的一种基于FPGA的高速同步信号相位自适应方法，其特征在于，S2中，在开始进行相位校准时，全程由FPGA进行相应的相位调整控制，CPU将RGMII接口设置为回环模式，即对接收的数据不做修改再发送出去。
4.根据权利要求2所述的一种基于FPGA的高速同步信号相位自适应方法，其特征在于，在S21中，
具体包括如下步骤：
S211、FPGA将发送的时钟相位调整为0°，FPGA发送端的发送通道不停的发送由伪码生成器生成的伪随机数据；
S212、在接收通道首先不对随路时钟进行相位调整，即接收的时钟相位为0°，分别使用随路时钟的两个边沿对数据进行采集，分别标注为bit_p和bit_n，分别将采集的数据组成两路数据，一路数据为bit_p在前，bit_n在后，即随路时钟的0°相位时的采集数据；另一路数据为bit_n在前，bit_p在后，即随路时钟的180°相位时的采集数据；
S213、分别对S212中的两路数据中的每一路与伪码发生器生成伪随机数据进行相关计算，根据相关计算的结果获取当前发送时钟相位和随路时钟相位下的相关峰，并将相应的相关峰值记录下来分别标记为T0R0、T0R180；
S214、调整随路时钟的相位，将其调整为45°，再分别使用随路时钟的两个边沿对数据进行采集，分别标注为bit_p和bit_n，之后分别组成两路数据，一路数据为bit_p在前，bit_n在后，另一路数据为bit_n在前，bit_p在后，这就相当于对随路时钟的45°相位和225°相位进行的数据采集；
S215、分别对S214中的两路数据中的每一路与伪码发生器生成伪随机数据进行相关计算，根据相关计算的结果获取当前发送时钟相位和随路时钟相位下的相关峰，并将相应的相关峰值记录下来分别标记为T0R45、T0R225；
S216、调整随路时钟的相位，将其调整为90°，并重复之前的采集和相关计算步骤，对随路时钟的90°相位和270°相位进行的数据采集，将相关峰值记录下来标记为T0R90、T0R270；
S217、调整随路时钟的相位，将其调整为135°，并重复之前的采集和相关计算步骤，对随路时钟的135°相位和315°相位进行的数据采集，将相关峰值记录下来标记为T0R135、T0R315；
S218、得到了发送相位为0°的情况下的所有接收相位对应的相关峰。
5.根据权利要求4所述的一种基于FPGA的高速同步信号相位自适应方法，其特征在于，在S3中，具体包括如下步骤：
分别调整发送时钟的相位为45°、90°、135°、180°、225°、270°、315°，依次重复S211至S218，得到不同相位的发送时钟相应的相关峰值。
6.根据权利要求5所述的一种基于FPGA的高速同步信号相位自适应方法，其特征在于，在S4中，具体包括如下步骤：
S41、将S3得到的64个相关峰值生成一个8*8的表格，并与门限值进行比较，如果相关峰值大于门限值则在相应的表格内置1，否则置0；
S42、根据S41中生成的表格，选择“1”值区域中心的相位组合，并以此分别调整发送时钟和随路时钟的相位。
7.一种基于FPGA的高速同步信号相位自适应系统，其特征在于，包括CPU、FPGA和外围接口，所述CPU与FPGA双向连接，所述外围接口与FPGA双向连接，所述CPU内部设置有回环模式，所述FPGA内置伪码发生器。
8.根据权利要求7所述的一种基于FPGA的高速同步信号相位自适应系统，其特征在于，FPGA与CPU间的数据交互接口形式为RGMII形式接口。
9.根据权利要求7所述的一种基于FPGA的高速同步信号相位自适应系统，其特征在于，所述FPGA向CPU发送时钟、门控信号以及数据；所述CPU向FPGA发送随路时钟、门控信号并接收CPU的数据。
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-
2023
- 2023-10-30 CN CN202311411410.0A patent/CN117176525B/zh active Active
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Non-Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| CN117176525B (zh) | 2024-02-09 |
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