CN115765786A - 一种非相关扩频伪码同步的fpga实现方法 - Google Patents

Abstract

本发明公开了一种非相关扩频伪码同步的FPGA实现方法，包括以下步骤：获取参数，根据参数计算参与相关运算的数据的采样点的采样位置；计算小段数目K的小段本地伪码与采样点数据的相关运算值，将K小段的相关值平方后累加，得到最终的相关值；将采样数据按照采样速率f_s滑动，经过相关运算得到不同相对相位的相关运算结果；将计算的相关结果缓存，比较中心相关值是否满足归一化初同步阈值，然后比较前后半码片相关值，调整数据相位，完成伪码跟踪。本发明的一种基于数据滑动的K小段本地伪码相关运算电路的处理结构，简单有效的解决了数据比特1、0边界处相关值相互抵消造成漏同步的问题，并能够兼顾捕获时间和资源消耗，具有很强的兼容性。

Description

一种非相关扩频伪码同步的FPGA实现方法

技术领域

本发明涉及通信系统领域，尤其涉及一种非相关扩频伪码同步的FPGA实现方法。

背景技术

通信技术发展迅速通信环境复杂多变，用户对通信系统抗干扰性能、保密性能的高要求，扩频通信系统优良的抗干扰能力以及高保密性，使得扩频通信技术发展迅速。伪码同步作为扩频通信系统的关键技术，得到越来越多学者的研究。

现有的伪码同步方案大体分为三类方法：滑动相关法、匹配滤波法、FFT捕获法。串行滑动相关法虽然结构简单，但处理时延较长难以满足系统低时延的要求，应运而生的并行滑动相关虽然能够缩短处理时延，但系统计算量过大，资源消耗过多。匹配滤波法虽然降低了处理时延，但实现起来较为复杂，且需要较大的硬件资源。FFT快速捕获法从信号频域入手，通过频域运算代替时域的相关运算，有效地兼顾了捕获时间和硬件资源的平衡，但其缺点是丢失了时间信息，无法对所需要的频率进行时域上的定位。

因此处理时延和资源占用平衡，结构简单，同步后相位精度高定时性好的伪码同步电路一直是研究的重点。另外由于数据比特1、0边界处相关值相互抵消造成漏同步的问题，是伪码同步研究中一个重要的问题。在现有文献中，解决比特跳变问题常用的方法有延迟相乘法、半比特法、匹配滤波法等。延迟相乘法会导致噪声功率的增加降低接收机中的信噪比；半比特法采用的相关长度为半个比特，相关长度较长计算量大，本文相较于半比特法相关长度可调，计算量更小、资源消耗更低；匹配滤波法，算法复杂度高电路结构比较复杂。

发明内容

有鉴于现有技术的上述缺陷，本发明所要解决的技术问题是现有的伪码同步电路中，数据比特1、0边界处相关值相互抵消造成漏同步，处理时延和硬件资源不平衡，同步电路复杂等问题。本发明提供了一种非相关扩频伪码同步的FPGA实现方法，针对数据比特1、0边界处相关值相互抵消造成漏同步，同步电路资源消耗高、处理时延大、电路结构复杂等问题，提供了一种基于数据滑动的K小段本地伪码相关运算电路的处理结构，并给出了小段数K、小段长度N、以及归一化同步阈值threshold的选择，简单有效的解决了数据比特1、0边界处相关值相互抵消造成漏同步的问题，并能够兼顾捕获时间和资源消耗，具有很强的兼容性。

为实现上述目的，本发明提供了一种非相关扩频伪码同步的FPGA实现方法，包括以下步骤：

S1，获取参数，包括伪码速率f_chip、采样速率f_s、比特速率f_b、小段数目K、小段伪码的长度N、归一化初同步阈值threshold；

S2，根据步骤S1的参数计算参与相关运算的数据的采样点的采样位置；

S3，计算小段数目K的小段本地伪码与步骤S2中的采样点数据的相关运算值，将K小段的相关值平方后累加，得到最终的相关值corr_fine；

S4，将步骤S2中的采样数据按照采样速率f_s滑动，经过步骤S3得到不同相对相位的相关运算结果；

S5，将步骤S4计算的相关结果缓存，比较中心相关值是否满足归一化初同步阈值threshold，当数据滑动到中心相关值大于归一化初同步阈值时完成伪码捕获，然后比较前后半码片相关值，调整数据相位，完成伪码跟踪。

进一步地，小段伪码的长度N设置为选择K小段的本地伪码长度相同为N；对于不同阶的本地伪码在同一信噪比SNR条件下，满足同步要求的最短截取长度N_min一致，其中，最短截取长度N_min与信噪比SNR之间的关系式为：

N_min＝9.279×e^-0.2339×SNR+10.47×e^{-0.03244×SNR}。

进一步地，小段数目K设置为K＝2，使用K＝2进行相关运算。

进一步地，步骤S1中归一化同步阈值threshold设置为选取不大于(K-1)/K。

进一步地，归一化同步阈值设置为threshold＝μ×(K-1)/K，μ＝0.70～0.95。

进一步地，步骤S2中每轮参与相关运算的数据的采样点的采样位置设置为1，ceil(f_s/f_chip*1)，ceil(f_s/f_chip*2)，......，ceil(f_s/f_chip*(i-1)，i＝1，2，......，其中ceil[]表示向上取整。

进一步地，计算小段数目K的小段本地伪码与步骤S2中的采样点数据的相关运算值，将K小段的相关值平方后累加，得到最终的相关值corr_fine，具体包括直接进行相关运算。

进一步地，计算小段数目K的小段本地伪码与步骤S2中的采样点数据的相关运算值，将K小段的相关值平方后累加，得到最终的相关值corr_fine，具体包括通过K小段时分复用相关运算电路进行相关运算。

进一步地，步骤S5通过有限状态机实现。

技术效果

本发明的一种非相关扩频伪码同步的FPGA实现方法，以相关运算子模块为核心，基于采样数据滑动调整相对相位与K小段本地伪码进行相关运算，能够实现高相位精度的伪码同步；采用K小段本地伪码相关运算后的相关值平方累加解决了比特序列1、0边界处的相关值下降漏同步的问题。本发明基于数据滑动结构简单，并且由于本结构基于数据滑动调整相对相位K小段本地伪码长度可调，从而可以兼顾伪码同步处理时延和资源占用具有很好的兼容性。

以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。

附图说明

图1是本发明的一个较佳实施例的一种非相关扩频伪码同步的FPGA实现方法的系统结构示意图；

图2是本发明的一个较佳实施例的一种非相关扩频伪码同步的FPGA实现方法的伪码同步漏同步概率和假同步概率示意图；

图3是本发明的一个较佳实施例的一种非相关扩频伪码同步的FPGA实现方法的伪码同步相关结果与传统伪码同步相关运算结果示意图；

图4是本发明的一个较佳实施例的一种非相关扩频伪码同步的FPGA实现方法的两小段相关计算的示意图。

具体实施方式

为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

以下描述中，为了说明而不是为了限定，提出了诸如特定内部程序、技术之类的具体细节，以便透彻理解本发明实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本发明。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本发明的描述。

本发明提供了一种非相关扩频伪码同步的FPGA实现方法，包括以下步骤：

S1，获取参数，包括伪码速率f_chip、采样速率f_s、比特速率f_b、信噪比SNR，这几项参数为系统参数，在项目前期根据所需工作速率定好；小段数目K，一般选择K＝2；小段伪码的长度N，由公式N_min＝9.279×e^-0.2339×SNR+10.47×e^{-0.03244×SNR}求得系统稳定工作的最小伪码长度，选取N≥N_min即可；归一化初同步阈值threshold＝μ×(K-1)/K＝μ/2，其中μ＝0.70～0.95；

S2，根据步骤S1的参数计算参与相关运算的数据的采样点的采样位置，计算值为1，ceil(f_s/f_chip*1)，ceil(f_s/f_chip*2)，......，ceil(f_s/f_chip*(i-1))，i＝1，2，......，其中ceil[]表示向上取整；

S3，计算小段数目K的小段本地伪码与步骤S2中的采样点数据的相关运算值，第j小段的相关值为

算子模块的采样数据、g为经过双极性转换的本地伪码值。将K小段的相关值平方后累加，得到最终的相关值

S4，将步骤S2中的采样数据按照采样速率f_s滑动，经过步骤S3得到不同相对相位的相关运算结果；

S5，将步骤S4计算的相关结果缓存，比较中心相关值是否满足归一化初同步阈值threshold，当数据滑动到中心相关值大于归一化初同步阈值时完成伪码捕获，然后比较前后半码片相关值，调整数据相位，完成伪码跟踪。

K小段本地伪码长度均相同时比K小段本地伪码长度不相同时同步效果更好，因此，小段伪码的长度N设置为选择K小段的本地伪码长度相同为N；对于不同阶的本地伪码在同一信噪比SNR条件下，满足同步要求的最短截取长度N_min一致，其中，最短截取长度N_min与信噪比SNR之间的关系式为：

N_min＝9.279×e^-0.2339×SNR+10.47×e^{-0.03244×SNR}。

K≥2时，K值越大，理论上的最小相关值(K-1)*N越大，伪码同步越可靠，但是相关运算的处理时间越长，电路资源消耗越大。小段数目K设置为K＝2，使用K＝2进行相关运算。

步骤S1中归一化同步阈值threshold设置为选取不大于(K-1)/K。归一化同步阈值设置为threshold＝μ×(K-1)/K，μ＝0.70～0.95。

步骤S2中每轮参与相关运算的数据的采样点的采样位置设置为1，ceil(f_s/f_chip*1)，ceil(f_s/f_chip*2)，......，ceil(f_s/f_chip*(i-1)，i＝1，2，......，其中ceil[]表示向上取整。

计算小段数目K的小段本地伪码与步骤S2中的采样点数据的相关运算值，将K小段的相关值平方后累加，得到最终的相关值corr_fine，具体包括直接进行相关运算，也可以通过K小段时分复用相关运算电路进行相关运算。

步骤S5通过有限状态机实现。

以下将举例说明本发明的一种非相关扩频伪码同步的FPGA实现方法的具体过程。

如图1所示是本发明的系统结构图，本设计主要由伪码相关电路和相位调整电路构成。载波同步后的采样数据输入到伪码同步系统，进入数据滑动移位寄存器，经过计数抽取电路完成步骤S2中每轮参与相关运算的数据的采样点的选取，在伪码相关运算子模块中计算小段数目K的小段本地伪码与步骤S2中的采样点数据的相关运算值，第j小段的相关值为

其中，data为输入到伪码同步相关运算子模块的采样数据、g为经过双极性转换的本地伪码值。将K小段的相关值平方后累加，得到最终的相关值

完成步骤S3。。输入数据不断滑进数据滑动移位寄存器，完成对载波同步后的数据的相位滑动，经过相关运算后得到不同相对相位的伪码同步相关运算值，完成步骤S4；将计算得到的相关运算值存入移位寄存器，将中心相关值与同步阈值进行比较，如果满足同步阈值，则完成同步捕获。然后比较前后半个码片的相关值，如果超前半个码片的相关值大于落后半个码片的相关值，然后通过相位调整电路向前调整输入数据的相位；如果超前半个码片的相关值小于落后半个码片的相关值，然后通过相位调整电路向后调整输入数据的相位；如果超前半个码片的相关值等于落后半个码片的相关值，输入数据的相位保持不变，不断比较前后半个码片的相关值实现伪码跟踪。最后通过有效数据输出控制电路输出伪码同步后的数据，完成步骤S5。。

假设伪码为速率f_chip＝3MHz的10阶Gold码，由x¹⁰+x⁸+x⁷+x⁴+x²+x¹+1初相位1000000000和x¹⁰+x⁹+x⁸+x⁷+x⁵+x⁴+1初相位1001001000的两个m序列生成，采样速率f_s＝40MHz，伪码同步输入数据信噪比为SNR＝-7dB。小段数目选K＝2。由公式N_min＝9.279×e^-0.2339×SNR+10.47×e^{-0.03244×SNR}求得系统稳定工作的最小伪码长度N_min≈60.85，则N≥N_min，选取小段伪码的长度N＝256。由归一化同步阈值公式threshold＝μ×(K-1)/K＝μ/2，其中μ＝0.70～0.95，取threshold≈0.47。根据参与相关运算的采样点的采样位置公式：1，ceil(f_s/f_chip*1)，ceil(f_s/fchip*2，……，ceilfs/fchip*(i-1)，i＝1，2，……，其中ceil[]表示向上取整，在本实例中，参与相关运算的数据采样点的位置为1、14、27、……。

如图2所述，为本发明提供实例的伪码同步漏同步概率和假同步概率，漏同步概率和假同步概率很小基本趋于零，说明该伪码同步算法性能优良。如图3所述，是本发明提供实例的伪码同步相关结果与传统伪码同步相关运算结果，对比两者的相关结果可以看出传统相关结果在比特跳变处相关峰降低，造成漏同步，经仿真测试本实例提供的伪码同步算法漏同步概率为0，而传统相关运算漏同步概率为15.79％，而本实例很好地解决了比特跳变处相关峰下降的问题。

在本实例中，对于输入进数据滑动移位寄存器中的采样数据，两小段的相关运算会在每个码片中选取一个采样点进行相关运算。数据滑动移位寄存器中待进行伪码同步的输入数据依次为[d[0]，d[1]，d[2]，......]。两小段相关值为：

corr_s1_value＝-d[0]-d[13]-d[26]+d[40]+……-d[3400]；

corr_s2_value＝-d[3413]+d[3426]-d[3440]-d[3453]+……+d[6813]；

将二者平方后相加得到最终的相关值：

corr_fine＝|corr_s1_value|^2+|corr_s2_value|^2。

如图4所述，数据在移位寄存器中不断滑动，当本地伪码与接收数据伪码相位未对齐时未出现相关峰，当本地伪码与接收数据伪码相位对齐时出现相关峰。数据不断滑进移位寄存器，计算相关结果，缓存13(本实例中一个码片约有floor(f_s/f_chip)＝13个采样点)个相关结果，比较中心相关值是否满足归一化初同步阈值，当数据滑动到中心相关值大于归一化初同步阈值时完成伪码捕获。然后比较前后半码片相关值，若向前半个码片的相关值大于向后半个码片的相关值则将数据相位向前调整一个采样点，若向前半个码片的相关值小于向后半个码片的相关值则将数据相位向后调整一个采样点。采样数据不停滑动计算相关值，不断调整数据相位完成伪码跟踪。

以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (9)

1.一种非相关扩频伪码同步的FPGA实现方法，其特征在于，包括以下步骤：

S1，获取参数，包括伪码速率f_chip、采样速率f_s、比特速率f_b、小段数目K、小段伪码的长度N、归一化初同步阈值threshold；

S2，根据步骤S1的参数计算参与相关运算的数据的采样点的采样位置；

S3，计算所述小段数目K的小段本地伪码与步骤S2中的采样点数据的相关运算值，将K小段的相关值平方后累加，得到最终的相关值corr_fine；

S4，将步骤S2中的采样数据按照采样速率f_s滑动，经过步骤S3得到不同相对相位的相关运算结果；

S5，将步骤S4计算的相关结果缓存，比较中心相关值是否满足归一化初同步阈值threshold，当数据滑动到中心相关值大于归一化初同步阈值时完成伪码捕获，然后比较前后半码片相关值，调整数据相位，完成伪码跟踪。

2.如权利要求1所述的一种非相关扩频伪码同步的FPGA实现方法，其特征在于，所述小段伪码的长度N设置为选择K小段的本地伪码长度相同为N；对于不同阶的本地伪码在同一信噪比SNR条件下，满足同步要求的最短截取长度N_min一致，其中，最短截取长度N_min与信噪比SNR之间的关系式为：

N_min＝9.279×e^-0.2339×SNR+10.47×e^{-0.03244×SNR}。

3.如权利要求1所述的一种非相关扩频伪码同步的FPGA实现方法，其特征在于，所述小段数目K设置为K＝2，使用K＝2进行相关运算。

4.如权利要求1所述的一种非相关扩频伪码同步的FPGA实现方法，其特征在于，所述步骤S1中归一化同步阈值threshold设置为选取不大于(K-1)/K。

5.如权利要求4所述的一种非相关扩频伪码同步的FPGA实现方法，其特征在于，归一化同步阈值设置为threshold＝μ×(K-1)/K，μ＝0.70～0.95。

6.如权利要求1所述的一种非相关扩频伪码同步的FPGA实现方法，其特征在于，所述步骤S2中每轮参与相关运算的数据的采样点的采样位置设置为1，ceil(f_s/f_chip*1)，，ceil(f_s/f_chip*2)，......，ceil(f_s/f_chip*(i-1)，i＝1，2，......，其中ceil[]表示向上取整。

7.如权利要求1所述的一种非相关扩频伪码同步的FPGA实现方法，其特征在于，计算所述小段数目K的小段本地伪码与步骤S2中的采样点数据的相关运算值，将K小段的相关值平方后累加，得到最终的相关值corr_fine，具体包括直接进行相关运算。

8.如权利要求1所述的一种非相关扩频伪码同步的FPGA实现方法，其特征在于，计算所述小段数目K的小段本地伪码与步骤S2中的采样点数据的相关运算值，将K小段的相关值平方后累加，得到最终的相关值corr_fine，具体包括通过K小段时分复用相关运算电路进行相关运算。

9.如权利要求1所述的一种非相关扩频伪码同步的FPGA实现方法，其特征在于，所述步骤S5通过有限状态机实现。

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