CN206498466U - 气象传真机零中频数字化前端电路的系统结构 - Google Patents

Abstract

气象传真机零中频数字化前端电路的系统结构，由信号调理模块、FPGA逻辑控制模块、单端转差分放大模块、ADC模块、时钟模块、PCI总线模块构成，所述信号调理模块连接单端转差分放大模块，单端转差分放大模块连接ADC模块，ADC模块连接FPGA逻辑控制模块，FPGA逻辑控制模块连接时钟模块、PCI总线模块。本实用新型针对现有气象传真机射频前端的缺点，以FPGA及高速ADC为核心器件研发新型接收机射频前端硬件电路，利用中频数字化方案，射频信号通过振荡器进行一次下变频，利用高速ADC进行模数变换，由FPGA对基带信号进行解调。

Description

气象传真机零中频数字化前端电路的系统结构

技术领域

本实用新型涉及气象传真机领域，特别是涉及气象传真机零中频数字化前端电路的系统结构。

背景技术

老式无线气象传真机采用超外差式接收机构成接收系统，但其对硬件设备的要求高，且适应信号的能力比较差。由于存在混频的缘故，使得系统中出现多个不同频率的信号，不同信号之间互相可以干扰对方，这样系统的稳定性达不到理想效果。

随着软件无线电技术得不断发展，基于FPGA的直接下变频宽带接收机逐渐发展起来，它是依靠软件无线电思想的将模拟接收机进行数字化和软件化新一代产品，它利用软件解调的方式去代替了传统的硬件解调。老式接收机因为多次混频造成的镜像干扰、硬件依赖性强、电路不易调试的缺点因此被克服。

气象传真机在船舶工业中应用非常广泛，传统的超外差式气象传真接收机的前端电路采用模拟电路实现两次下变频和解调，所用分立元件多，功耗大，体积大，且调试、维护比较困难。随着计算机和信号处理技术的飞速发展，结合数字信号处理和通信技术的软件无线电技术的诞生，使得气象传真接收机的前端电路采用数字化处理，实现基于数字信号处理的下变频，并最终采用数字解调成为可能，这种数字化的前端电路更利于通过软件实现信号的接收和后处理。

当前气象传真机在实用新型层面有如下几点缺点：

1、由于采用两级超外差结构，导致组合干扰频率点多。因为下变频器并非一个理想乘法器，而是一个能完成相乘功能的非线性器件，它将进入的有用信号与射频信号及存在的干扰信号混合产生组合频率，若组合频率落在中频频带内，便会对有用信号造成一定的干扰。

2、现型接收机射频前端已模拟器件为主要部件，搭建的成品体积大功耗高，不利于接收机小型化、器件较多通用性和稳定性都较差，且不利于维修。

实用新型内容

本实用新型的目的是提供气象传真机零中频数字化前端电路的系统结构，针对现有气象传真机射频前端的缺点，以FPGA及高速ADC为核心器件研发新型接收机射频前端硬件电路，利用中频数字化方案，射频信号通过振荡器进行一次下变频，利用高速ADC进行模数变换，由FPGA对基带信号进行解调。

本实用新型的目的通过以下技术方案来实现：

气象传真机零中频数字化前端电路的系统结构，由信号调理模块、FPGA逻辑控制模块、单端转差分放大模块、ADC模块、时钟模块、PCI总线模块构成，所述信号调理模块连接单端转差分放大模块，单端转差分放大模块连接ADC模块，ADC模块连接FPGA逻辑控制模块，FPGA逻辑控制模块连接时钟模块、PCI总线模块。

所述信号调理模块由滤波电路、前置高频放大电路构成，滤波电路采用椭圆参数滤波器，前置高频放大电路采用NEC公司的高频三极管2SC4226作为放大器件。

所述FPGA逻辑控制模块，选定FPGA芯片为Altera公司的EP3C10E144C7型号芯片。

所述单端转差分放大模块，采用AD8370为单端转差分放大电路的芯片。

所述时钟模块，采用ADT4-1WT为主芯片，ZPB-26为晶振。

所述ADC模块，模数转换芯片采用的是ADS4145高精度ADC。

所述PCI总线模块，采用PCI9030总线适配器。

本实用新型的有益效果：本实用新型的气象传真机零中频数字化前端电路的系统结构，针对现有气象传真机射频前端的缺点，以FPGA及高速ADC为核心器件研发新型接收机射频前端硬件电路，利用中频数字化方案，射频信号通过振荡器进行一次下变频，利用高速ADC进行模数变换，由FPGA对基带信号进行解调。

附图说明

图1是本实用新型内部信号调理模块的示意图；

图2是本实用新型内部单端转差分放大模块的示意图；

图3是本实用新型内部时钟模块的示意图；

图4是本实用新型内部ADC模块的示意图；

图5是本实用新型内部FPGA逻辑控制模块的示意图；

图6是本实用新型内部PCI总线模块的示意图。

具体实施方式

下面结合附图对本实用新型作进一步详细说明。

实施例1

气象传真机零中频数字化前端电路的系统结构，由信号调理模块、FPGA逻辑控制模块、单端转差分放大模块、ADC模块、时钟模块、PCI总线模块构成，所述信号调理模块连接单端转差分放大模块，单端转差分放大模块连接ADC模块，ADC模块连接FPGA逻辑控制模块，FPGA逻辑控制模块连接时钟模块、PCI总线模块。

所述信号调理模块由滤波电路、前置高频放大电路构成，滤波电路采用椭圆参数滤波器，前置高频放大电路采用NEC公司的高频三极管2SC4226作为放大器件。

所述FPGA逻辑控制模块，选定FPGA芯片为Altera公司的EP3C10E144C7型号芯片。

所述单端转差分放大模块，采用AD8370为单端转差分放大电路的芯片。

所述时钟模块，采用ADT4-1WT为主芯片，ZPB-26为晶振。

所述ADC模块，模数转换芯片采用的是ADS4145高精度ADC。

所述PCI总线模块，采用PCI9030总线适配器。

实施例2

如图1所示，本实用新型内部信号调理模块的示意图；

信号调理模块的目的就是将模拟信号通过滤波放大等处理后使其转变成满足AD采集要求的数据。

信号传播过程中会被各种类型的杂波所干扰，例如电磁干扰、相邻信道混叠的干扰等等。因此当信号从天线处接收到接收机之后第一步要对把信号中的杂波滤除。首先采用信号调理模块进行对信号进行调理、滤除杂波。此外，信号由于自身功率很低，而且还会面临自由空间损耗和雨衰、地干扰和其他许多自然因素造成的损耗，为防止出现噪声干扰，我们选用无源的滤波器，而且通带纹波越小越好、阻带衰减应越大越好。

从天线接收到电台调制完成得单边带射频信号，为了使传输功率达到最大，在传输途中负载阻抗和信源内阻抗之间应当相等，并且为了适当改善噪声系数我们选用R2=12K来进行阻抗匹配，以达到信号最佳传输效果。D2、D3、D4、D5通过这四个二极管来构成过压保护电路，用以防止天线端突然出现过高或过低的电瓶而造成电路板烧毁的现象。C201、C214、C22、L8构成LC选频电路。D6、D7与D8、D9两两一对构成频段选择电路，传真机根据实际工作需要,对不同的频道进行精确的选择。当我们想选取载波信号频段为2-15Mhz时我们通过FPGA来控制Band1为直流高电平，则D6、D7被导通，Band1相关电路通路，经滤波后只留下2-15Mhz的无线电信号。同理当欲选取的信号为15-30MHZ时我们通过FPGA控制使Band2相关电路通路。为了获得陡峭得过渡特性及通带纹波平缓度，两段带通滤波器均采用椭圆参数滤波器。经滤波、频段选择处理后，信号流向前置高频放大器进行放大。

实施例3

如图2所示，本实用新型内部单端转差分放大模块的示意图；

差分信号又叫做差模信号，它与只有一根信号线，一根地线的传输线并不同，差分信号线两根信号线都是用来传递信号的，但是两根线上的两个信号具有相等的振幅，完全相反的相位。信号在接收处通过计算这两根信号线上的电压的差值来决定发送端发送的信息到底是什么，且在PCB绘制过程中表示差分信号的印制导线必须满足是长度相等、宽度相同、互相紧密靠近、而且走势尽量相同的两根线这几点要求。差分信号具有以下优点：1、易识别小信号。2、几乎不受外部电磁干扰，一个干扰源影响差分信号的每一段几乎是相同程度的，因此干扰源是共模信号，而信号接收端通过比较差分线电压差异来决定信号值是0还是1，这意味着接收端将忽略两个导体上出现的相同的任何干扰。同时，由于信号到达接收机入口处的强度是动态变化的，为保证信号还原或处理结果的可靠性，在接收机AD采样电路之前通常都实用新型具有自动增益控制功能，使射频信号的幅值能满足AD转换的要求。

本实用新型中我们采用AD8370为单端转差分放大电路的芯片。AD8370成本低廉，同时具有高性能、数字控制的可控增益放大器（VGA）。AD8370具有三个高速数字接口并且具有高精度增益控制，带宽足够宽，这使得AD8370适用于现代接收机实用新型。

通过图2我们可看出通过12、13、14三个管脚来进行数字控制；3、4、6、11四个管脚给5V的驱动电压；从16管脚进行单端输入，从8、9两个管脚输出放大后的差分信号，该信号具有很强的抑制干扰的能力并且满足进入A/D处理模块的条件。

实施例4

如图3所示，本实用新型内部时钟模块的示意图；我们采用CDCE421A为时钟芯片，该芯片成本低廉，具有LVPECL和LVDS两种工作模式，供电均采用3.3V电压，具有很强的时钟乘数功能。该芯片输入信号允许的输入范围是27.35Mhz-38.33Mhz，经处理后输出的差分信号范围是10.9Mhz-766.7Mhz与875.2Mhz-1175Mhz，且在高频状态下相位噪声很低，在3.3V供电，工作于LVDS模式下的功率为274mW，工作于LVPECL模式下为250mW。从晶振Y5输出31.25Mhz的单端信号进入芯片，经处理后转换成差分信号，频率为125Mhz。在高速分辨率采样系统中，采样时钟的孔径抖动是影响采样效果的一项关键指标，孔径抖动指的是ADC采样时钟各采样脉冲沿边沿出现时刻的不确定性，孔径抖动会造成非均匀采样、引入误差、SNR降低、影响有效位数之间的关系。

实施例5

如图4所示，本实用新型内部ADC模块的示意图；A/D转换电路完成对差分信号的采样，把输入的模拟信号经处理变为数字信号，A/D采集的质量对后续的FPGA处理影响很大，若采样精度过低则最终接收到的图像分辨率过低，清晰程度便不能满足实用新型的需求，因此我们的采样精度要选择的恰到好处。根据奈奎斯特采样定理可知，AD采样频率至少为被采样信号的两倍，在无线通信中通常选取四倍于被采样信号，即采样率要大于96Mhz。ADS4145的最高采样率为250MSPS，满足条件。它的分辨率为14位，在最高采样率的条件下总功率为153mW。由于ADS4145对于改善无杂散动态范围有很好的效果且功耗低，这使得它很好的适用于多载波和带宽宽的通信系统中。这是我们选择ADS4145作为高速ADC的原因。ADS4145采用QFN-48封装，工作的温度范围是-40到85摄氏度、输入管脚的最大电压是3.6V最小电压是-0.3V。ADS4145 传输14位差分信号到FPGA芯片。在外围电路中C49-C51、C54-C56是去耦电容，此电容可以提供较稳定电源，将前级信号携带的高频噪声滤除。两个排阻我们采用CAT16-PT4F4LF器件，用来进行差分信号之间的阻抗匹配。

实施例6

如图5所示，本实用新型内部FPGA逻辑控制模块的示意图；FPGA内包含四种可编程资源，即位于芯片内部的可编程逻辑单元（LE ）、位于芯片四周的可编程I/O、分布在芯片各处的可编程布线资源和片内嵌入式存储器模块RAM。同时还加入了嵌入式乘法器、锁相环等

CPLD的LAB围绕中心全局互联排列，随着器件中逻辑数量的增加，呈指数增长。但是ＦＰＧＡ是自由连接的。FPGA器件一般包括专用资源模块用于存储或者处理DSP逻辑，但是CPLD不含这些资源。

综上所述FPGA相对于CPLD时序能力强（时序能力强，没有指令周期，速度快）、控制能力较强（这是因为没有指令集），具有LAB网格阵列，逻辑资源更丰富，由此我们选择FPGA为主芯片来完成此实用新型，而不采用CPLD芯片。

本实用新型将对AD采样后的到的差分信号信号进行滤波处理，FPGA作为数字滤波器，对系统的处理速度有很高的要求。本实用新型前端ADC采样率很高，因此我们首先要考虑芯片的最大工作频率。其次，芯片存储空间的大小也要在我们的考虑范围内，由于芯片中大量的逻辑资源被FSK解调模块和数字滤波器所占用，因此我们应当选择容量较高的芯片，用来满足大批量的逻辑运算。由于存在混频器、数字滤波器等乘法操作，因此还要求芯片内嵌入一定数量的乘法器。目前FPGA主要由Xilinx和Altera两家公司在生产，通过总结许多开发者的经验，Altera具有很低的价格，Xilinx具有更丰富的短线资源。但进行软件开发使用时，Quartus的集成界面易用性做的比ISE优秀，且Altera的FPGA足够满足本实用新型，可节约成本。经多方考虑个选定FPGA芯片为Altera公司的EP3C10E144C7型号芯片。EP3C10E144C7是Altera公司的Cyclone3系列中的一种，它的逻辑阵列是由LAB构成，每个LAB里包含16个LES。总的RAM为423936Bits，足够满足本实用新型的要求。

如图5所示，我们对来自经ADS4145芯片处理过后的差分信号进行滤波、抽取、解调处理，将处理过的信号通过18位地址线和16根数据线传输到9030芯片供后续使用。JTAG1用来下载FPGA所使用的程序。

实施例7

如图6所示，本实用新型内部PCI总线模块的示意图；本设计采用FPGA来操纵PCI总线接口，模块选用PLX公司的PLX9030.该芯片符合PCI v2.2规范，性价比很高，具体如下性能特性如下：符合PCI v2.2规范的32位33Mhz目标接口芯片，使PCI突发传输速度高达132兆字节/秒

PCI目标预读取模式

PCI目标可编程突发模式

PCI目标写延迟

上传存储区写入

写编程32位局域总线操作，高达60Mhz

支持五个PCI到本地地址空间和I/O口映射

九个可编程GPIO

四个可编程芯片选择

支持CompactPCI热交换

中断生成器

PCI1.1版电源管理

3.3V 5V容错PCI信号传输

180针mBGA或176针PQFP封装的3.3CMOS设备

JATG

内部PCI总线模块的结构如图6所示：

本实用新型所使用的PLX9030为PQFP176-Middle封装。

DATA0到DATA15是本地总线与FPGA连接的数据线。本地时钟信号由LCLK信号提供，其频率最高可达到60Mhz。本地逻辑由READY#信号提供，作用是指示读写操作是否已完成，实用新型中通过选择焊接R38或R39来选择是读或者写。Vi/o应该与PCI插槽上的Vi/o连接。即按照通用卡的方式实用新型。

Claims (7)

1.气象传真机零中频数字化前端电路的系统结构，其特征在于：由信号调理模块、FPGA逻辑控制模块、单端转差分放大模块、ADC模块、时钟模块、PCI总线模块构成，所述信号调理模块连接单端转差分放大模块，单端转差分放大模块连接ADC模块，ADC模块连接FPGA逻辑控制模块，FPGA逻辑控制模块连接时钟模块、PCI总线模块。

2.根据权利要求1所述的气象传真机零中频数字化前端电路的系统结构，其特征在于：所述信号调理模块由滤波电路、前置高频放大电路构成，滤波电路采用椭圆参数滤波器，前置高频放大电路采用NEC公司的高频三极管2SC4226作为放大器件。

3.根据权利要求1所述的气象传真机零中频数字化前端电路的系统结构，其特征在于：所述FPGA逻辑控制模块，选定FPGA芯片为Altera公司的EP3C10E144C7型号芯片。

4.根据权利要求1所述的气象传真机零中频数字化前端电路的系统结构，其特征在于：所述单端转差分放大模块，采用AD8370为单端转差分放大电路的芯片。

5.根据权利要求1所述的气象传真机零中频数字化前端电路的系统结构，其特征在于：所述时钟模块，采用ADT4-1WT为主芯片，ZPB-26为晶振。

6.根据权利要求1所述的气象传真机零中频数字化前端电路的系统结构，其特征在于：所述ADC模块，模数转换芯片采用的是ADS4145高精度ADC。

7.根据权利要求1所述的气象传真机零中频数字化前端电路的系统结构，其特征在于：所述PCI总线模块，采用PCI9030总线适配器。