CN105553471B - 高灵敏度数字锁相环 - Google Patents

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  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明公开了一种高灵敏度数字锁相环，其中，数字锁相环中的带通滤波器、第一数字混频器、第二数字混频器、数字本振、90度移相器、第一低通滤波器、第二低通滤波器、数字鉴相器、调制本振、第一同步检波器、第二同步检波器、第二移相器均通过基于FPGA的微处理器实现。本发明采用纯数字软件处理方式，对很微弱的有用信号，进行锁定，并能很精准的提出相关信息，在很复杂的环境下，实现高可靠性的信号锁定；在微弱信号处理方面，采用数字化FFT变换处理，能精确的提取有用信号，远远大于硬件支持的信噪比要求，且硬件在很微弱信号时，无法分别噪声和有用信号。

Description

高灵敏度数字锁相环
技术领域
本发明涉及一种高灵敏度数字锁相环。
背景技术
目前在大多数的射频电路中，采用都是硬件锁相电路，所用器件多，供电负责，可靠性低，且灵敏度不高等不足之处。另外，硬件锁相电路的灵活性差，对调制信号的锁相不是很精准。
随着数字电路技术的发展，数字锁相环在调制解调、频率合成、FM 立体声解码、彩色副载波同步、图象处理等各个方面得到了广泛的应用。数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。
锁相环是一个相位反馈控制系统，在数字锁相环中，由于误差控制信号是离散的数字信号，而不是模拟电压，因而受控的输出电压的改变是离散的而不是连续的；此外，环路组成部件也全用数字电路实现，故而这种锁相环就称之为全数字锁相环(简称DPLL)。
采用纯数字软件处理方式，对很微弱的有用信号，进行锁定，并能很精准的提出相关信息，在很复杂的环境下，实现高可靠性的信号锁定。
发明内容
本发明的目的在于克服现有技术的不足，提供一种高灵敏度数字锁相环，采用微处理器实现的数字锁相，具有电路结构简单、通用性强、高灵敏度、高准确的优点。
本发明的目的是通过以下技术方案来实现的：高灵敏度数字锁相环，包括带通滤波器、第一数字混频器、第二数字混频器、数字本振、90度移相器、第一低通滤波器、第二低通滤波器、数字鉴相器、调制本振、第一同步检波器、第二同步检波器、第二移相器，带通滤波器接收来自外部的AD采样输入，带通滤波器的输出端分别与第一数字混频器和第二数字混频器连接，数字本振的第一输出端与第一数字混频器连接，数字本振的第二输出端通过90度移相器与第二数字混频器连接，第一数字混频器与第一低通滤波器连接，第二数字混频器与第二低通滤波器连接，第一低通滤波器和第二低通滤波器的输出端均与鉴相器连接，鉴相器的第三输入端与调制本振连接，鉴相器的输出端与数字本振连接，第一低通滤波器的输出端与第一同步检波器连接，第二低通滤波器的输出端与第二同步检波器连接，第二移相器的两个输出端分别与第一同步检波器和第二同步检波器连接，调制本振的输出端还与第二移相器连接，第一同步检波器和第二同步检波器输出信号；所述的带通滤波器、第一数字混频器、第二数字混频器、数字本振、90度移相器、第一低通滤波器、第二低通滤波器、数字鉴相器、调制本振、第一同步检波器、第二同步检波器、第二移相器均通过基于FPGA的微处理器实现。
通过ISE软件实现所述FPGA开发的全部流程。
所述的带通滤波器通过调用ISE软件的FIR CORE功能中的FIR滤波器功能，并进一步设置参数后实现，用于除去无用的信号分量。
所述的第一数字混频器与第二数字混频器分别将从带通滤波器采集进入的数据与数字本振输出的数据直接进行相乘运算，并分别输出至第一低通滤波器与第二低通滤波器；所述的第一数字混频器与第二数字混频器通过ISE软件的乘法器实现。
所述的第一低通滤波器和第二低通滤波器通过调用ISE软件的FIR CORE功能中的FIR滤波器功能，并进一步设置参数后实现，用于分别把混频后的两路基带信号提取出来同时最大限度地滤除噪声。
所述的数字本振通过调用ISE软件的DDS CORE功能中的DDS功能，并进一步设置参数后实现，用于及时地跟踪载波频率和相位的变化，保证载波频率在一定范围内能够很好地解调出基带信号。
所述的鉴相器采用FFT算法，快速找到频率，然后采用反正切函数，分析出相位数据，不但调整NCO的相位使之与计算出的相位无限制的逼近，最后得到相位一致，而且锁定；所述的FFT算法采用ISE软件的Fast Fourier Transform功能模块，并进一步设置参数后实现；所述的反正切函数采用ISE软件的CORDIC功能模块，并进一步设置参数后实现。
所述的调制本振用于为和低通滤波器输出的基带信号鉴相提供一个本地振荡源；所述的调制本振通过ISE软件DDS CORE内核功能实现。
所述的90度移相器是通过sin函数和cos函数实现90度移相实现，第二移相器通过ISE软件的DDS内核查表功能实现。
本发明的有益效果是：
1. 采用单片微处理器，大大降低了产品体积、成本和功耗；
2. 采用微处理器实现的数字锁相，具有电路结构简单、通用性强、高灵敏度、高准确的优点；
3．在微弱信号处理方面，采用数字化FFT变换处理，能精确的提取有用信号，远远大于硬件支持的信噪比要求，且硬件在很微弱信号时，无法分别噪声和有用信号；
4. 本技术易于在某些射频微波的设备上实现，几乎不增加硬件成本就能使其具有适应多产品的技术能力。
5. 该锁相技术抗干扰性强、灵敏度高、使产品的稳定性有了很大提高,在某卫星接收系统中应用效果很好。
附图说明
图1为本发明模块框图。
具体实施方式
下面结合附图进一步详细描述本发明的技术方案：
如图1所示，高灵敏度数字锁相环，包括带通滤波器、第一数字混频器、第二数字混频器、数字本振、90度移相器、第一低通滤波器、第二低通滤波器、数字鉴相器、1K调制本振、第一同步检波器、第二同步检波器、第二移相器，带通滤波器接收来自外部的14路AD采样输入，带通滤波器的输出端分别与第一数字混频器和第二数字混频器连接，数字本振的第一输出端与第一数字混频器连接，数字本振的第二输出端通过90度移相器与第二数字混频器连接，第一数字混频器与第一低通滤波器连接，第二数字混频器与第二低通滤波器连接，第一低通滤波器和第二低通滤波器的输出端均与鉴相器连接，鉴相器的第三输入端与1K调制本振连接，鉴相器的输出端与数字本振连接，第一低通滤波器的输出端与第一同步检波器连接，第二低通滤波器的输出端与第二同步检波器连接，第二移相器的两个输出端分别与第一同步检波器和第二同步检波器连接，1K调制本振的输出端还与第二移相器连接，第一同步检波器和第二同步检波器输出信号。
所述的带通滤波器、第一数字混频器、第二数字混频器、数字本振、90度移相器、第一低通滤波器、第二低通滤波器、数字鉴相器、调制本振、第一同步检波器、第二同步检波器、第二移相器均通过基于FPGA的微处理器实现。
由于采用纯数字软件处理方式，对很微弱的有用信号，进行锁定，并能很精准的提出相关信息，在很复杂的环境下，实现高可靠性的信号锁定。
其中一种方法，通过ISE软件实现所述FPGA开发的全部流程。
ISE是使用XILINX的FPGA的必备的设计工具。它可以完成FPGA开发的全部流程，包括设计输入、仿真、综合、布局布线、生成BIT文件、配置以及在线调试等，功能非常强大。ISE除了功能完整，使用方便外，它的设计性能也非常好，拿ISE 9.x来说，其设计性能比其他解决方案平均快30%，它集成的时序收敛流程整合了增强性物理综合优化，提供最佳的时钟布局、更好的封装和时序收敛映射，从而获得更高的设计性能。先进的综合和实现算法将动态功耗降低了10%。
对采样的中频信号进行滤波，滤出10M处的中频信号，带宽500K（可根据实际情况随意调整），然后和数字本振NCO 混频，然后分离出IQ两路信号。
1、带通滤波器
经过A/D采样后的数据通过带通滤波器后，除去无用的信号分量，为后续的信号处理提供保障。
具体地，所述的带通滤波器通过调用ISE软件的FIR CORE功能中的FIR滤波器功能，并进一步设置参数后实现。
具体设置参数如下：
Filter Type: Decimation by 5
Number of Channels: 1
Clock Frequency: 40
Input Sampling Frequency: 40
Sample Period: N/A
Input Data Width: 28
Input Data Fractional Bits: 0
Number of Coefficients: 27
Calculated Coefficients: 29
Number of Coefficient Sets: 1
Reloadable Coefficients: No
Coefficient Structure: Symmetric
Coefficient Width: 16
Coefficient Fractional Bits: 0
Quantization Mode: Integer_ Coefficients
Gain due to Maximizing
Dynamic Range of Coefficient: N/A
Rounding Mode: Full precision
Output Width: 49(full precision = 49 bits)
Output Fractional Bits: 0
Cycle Latency: 12
Filter Architecture: Systolic Multiply Accumulate
Control Options: None
2、数字混频器
经过A/D采样后的数据在数字处理模块中同时送入两个混频器（乘法器），同时本地载波恢复电路送入正交两路载波到混频器进行混频，得到两路信号。数字混频为调制信号和载波的分离创造了条件。
具体地，所述的第一数字混频器与第二数字混频器分别将从带通滤波器采集进入的数据与数字本振输出的数据直接进行相乘运算，并分别输出至第一低通滤波器与第二低通滤波器；所述的第一数字混频器与第二数字混频器通过ISE软件的乘法器实现。
3、低通滤波器
低通滤波器的目的是把混频后的两路基带信号提取出来。由于调制信号频率为1KHz，故低通滤波器的截至频率选取应该保证很好的把调制信号取出，同时最大限度地滤出噪声。我们选取低通滤波器的截至频率为5KHz。
具体地，所述的第一低通滤波器和第二低通滤波器通过调用ISE软件的FIR CORE功能中的FIR滤波器功能，并进一步设置参数后实现。
具体设置参数如下：
Filter Type: Decimation by 5
Number of Channels: 1
Clock Frequency: 40
Input Sampling Frequency: 40
Sample Period: N/A
Input Data Width: 28
Input Data Fractional Bits: 0
Number of Coefficients: 27
Calculated Coefficients: 29
Number of Coefficient Sets: 1
Reloadable Coefficients: No
Coefficient Structure: Symmetric
Coefficient Width: 16
Coefficient Fractional Bits: 0
Quantization Mode: Integer_ Coefficients
Gain due to Maximizing
Dynamic Range of Coefficient: N/A
Rounding Mode: Full precision
Output Width: 49(full precision = 49 bits)
Output Fractional Bits: 0
Cycle Latency: 12
Filter Architecture: Systolic Multiply Accumulate
Control Options: None
4、数字本振
接收机为了很好地跟踪发射机载波的频率和相位的变化，在收端我们设计了数字载波跟踪环，它能够及时地跟踪载波频率和相位的变化。设计载波环时，应该保证载波频率偏离70MHz上下200KHz时，能够很好的解调出基带信息。捕获时间小于500ms。
具体地，所述的数字本振通过调用ISE软件的DDS CORE功能中的DDS功能，并进一步设置参数后实现。
具体参数如下：
Output Width: 14 Bits
Channels: 1
System Clock: 40 MHz
Frequency per Channel(Fs): 40.0 MHz
Noise Shaping: Phase Dithering(Auto)
Memory Type: Block ROM(Auto)
Optimization Goal: Area(Auto)
Phase Width: 32 Bits
Frequency Resolution: 0.01 Hz
Phase Angle Width: 12 Bits
Spurious Free Dynamic Range: 80dB
Latency: 6
Multiplier count: 0
BRAM(18k) count: 1
5、90度移相器
90度移相的目的，是要为AD采集的数据进行IQ分离，为后续的同步检波提供不同的信号分量。
具体地，所述的90度移相器是通过sin函数和cos函数实现90度移相实现，第二移相器通过ISE软件的DDS内核查表功能实现。
6、调制本振：1KHz时钟的产生
为了和低通滤波器输出的1KHz基带信号鉴相，需要一个本地1KHz振荡源，我们用20MHz的时钟基准分频得到1KHz时钟信号。
具体地，所述的调制本振用于为和低通滤波器输出的基带信号鉴相提供一个本地振荡源；所述的调制本振通过ISE软件的DDS CORE内核功能实现。
7、数字鉴相器
数字鉴相器对来自低通滤波器输出的1KHz信号和本地分频后得到的1KHz时钟信号进行鉴相，输出鉴相误差信号。
具体地，所述的鉴相器采用FFT算法，快速找到频率，然后采用反正切函数，分析出相位数据，不但调整NCO的相位使之与计算出的相位无限制的逼近，最后得到相位一致，而且锁定；所述的FFT算法采用ISE软件的Fast Fourier Transform功能模块，并进一步设置参数后实现，具体参数如下：
Channels: 0
Transform Length: 32768
Target Clock Frequency: 40 Range:1..550 MHz
Radix-2 Lite,Burst I/O
所述的反正切函数采用ISE软件的CORDIC功能模块，并进一步设置参数后实现，具体参数如下：
Phase Format: Radians
Input Width: 28 Range:8..48
Register Inputs
Output Width: 28 Range:8..48
Register Output
Round Mode: Truncate
将上述所有模块配置好以后，按照上述方式连接即可。

Claims (9)

1.一种数字锁相环，包括带通滤波器、第一数字混频器、第二数字混频器、数字本振、90度移相器、第一低通滤波器、第二低通滤波器、数字鉴相器、调制本振、第一同步检波器、第二同步检波器、第二移相器，带通滤波器接收来自外部的AD采样输入，带通滤波器的输出端分别与第一数字混频器和第二数字混频器连接，数字本振的第一输出端与第一数字混频器连接，数字本振的第二输出端通过90度移相器与第二数字混频器连接，第一数字混频器与第一低通滤波器连接，第二数字混频器与第二低通滤波器连接，第一低通滤波器和第二低通滤波器的输出端均与数字鉴相器连接，数字鉴相器的第三输入端与调制本振连接，数字鉴相器的输出端与数字本振连接，第一低通滤波器的输出端与第一同步检波器连接，第二低通滤波器的输出端与第二同步检波器连接，第二移相器的两个输出端分别与第一同步检波器和第二同步检波器连接，调制本振的输出端还与第二移相器连接，第一同步检波器和第二同步检波器输出信号；其特征在于：所述的带通滤波器、第一数字混频器、第二数字混频器、数字本振、90度移相器、第一低通滤波器、第二低通滤波器、数字鉴相器、调制本振、第一同步检波器、第二同步检波器、第二移相器均通过基于FPGA的微处理器实现。
2.根据权利要求1所述的一种数字锁相环，其特征在于：通过ISE软件实现所述FPGA开发的全部流程。
3.根据权利要求1或2所述的一种数字锁相环，其特征在于：所述的带通滤波器通过调用ISE软件的FIR CORE功能中的FIR滤波器功能，并进一步设置参数后实现，用于除去无用的信号分量。
4.根据权利要求1或2所述的一种数字锁相环，其特征在于：所述的第一数字混频器与第二数字混频器分别将从带通滤波器采集进入的数据与数字本振输出的数据直接进行相乘运算，并分别输出至第一低通滤波器与第二低通滤波器；所述的第一数字混频器与第二数字混频器通过ISE软件的乘法器实现。
5.根据权利要求1或2所述的一种数字锁相环，其特征在于：所述的第一低通滤波器和第二低通滤波器通过调用ISE软件的FIR CORE功能中的FIR滤波器功能，并进一步设置参数后实现，用于分别把混频后的两路基带信号提取出来同时滤除噪声。
6.根据权利要求1或2所述的一种数字锁相环，其特征在于：所述的数字本振通过调用ISE软件的DDS CORE功能中的DDS功能，并进一步设置参数后实现，用于及时地跟踪载波频率和相位的变化，保证载波频率能够解调出基带信号。
7.根据权利要求1或2所述的一种数字锁相环，其特征在于：所述的数字鉴相器采用FFT算法，快速找到频率，然后采用反正切函数，分析出相位数据，不但调整NCO的相位使之与计算出的相位无限制的逼近，最后得到相位一致，而且锁定；所述的FFT算法采用ISE软件的Fast Fourier Transform功能模块，并进一步设置参数后实现；所述的反正切函数采用ISE软件的CORDIC功能模块，并进一步设置参数后实现。
8.根据权利要求1或2所述的一种数字锁相环，其特征在于：所述的调制本振用于为和低通滤波器输出的基带信号鉴相提供一个本地振荡源；所述的调制本振通过ISE软件DDSCORE内核功能实现。
9.根据权利要求1或2所述的一种数字锁相环，其特征在于：所述的90度移相器是通过sin函数和cos函数实现90度移相实现，第二移相器通过ISE软件的DDS内核查表功能实现。
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