CN107070447B - 一种多输入高速cmos缓冲器电路 - Google Patents

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Abstract

本发明公开了一种多输入高速CMOS缓冲器电路，其中，包括电压转电流模块、多路选通器模块和电流转电压模块，所述多路选通器模块的两侧分别连接所述电压转电流模块和所述电流转电压模块，并且所述电压转电路模块的另一侧用于输入电压，所述电流转电压模块的另一侧用于输出电压；所述电压转电流模块用于将多路输入电压转换为电流信号；所述多路选通器模块用于导通所述电压转电流模块和电流转电压模块；所述电流转电压模块将输入电流信号转换为电压信号并输出。本发明提供的一种多输入高速CMOS缓冲器电路，具有缓冲速度快、延时小、不需要使用自举开关，易用性强的优良特性。

Description

一种多输入高速CMOS缓冲器电路
技术领域
本发明涉及缓冲器电路，具体涉及一种多输入高速CMOS缓冲器电路。
背景技术
在现代CMOS模拟电路中，缓冲器电路是一种很常用的电路。缓冲器具有高输入阻抗，低输出阻抗，高驱动能力的特点，在各种ADC，DAC及各类SOC芯片中均有广泛应用。目前，业界在高速、低功耗、低噪声几个特性方面对缓冲器的要求也越来越高。
传统的缓冲器在多输入信号应用环境下，一般是将多个输入信号的输入电压通过多个开关分别选通连接缓冲器，再直接以电压形式输出。这种缓冲器电路存在以下缺陷：(1)由于开关存在一定的阻抗及容抗，开关越多会导致越大的时间延时，使缓冲器处理速度变慢，(2)为提高缓冲器的速度，通常需提高电路各支路的偏置电流，这样会导致电路功耗较大，(3)当输入信号过大时，需采用自举开关，增加了缓冲器使用的复杂度。
发明内容
本发明所解决的技术问题是提供一种多输入高速CMOS缓冲器电路，具有缓冲速度快、延时小、不需要使用自举开关，易用性强的优良特性。
为了达到上述技术效果，本发明采用如下技术方案：一种多输入高速 CMOS缓冲器电路，其中，包括电压转电流模块、多路选通器模块和电流转电压模块，所述多路选通器模块的两侧分别连接所述电压转电流模块和所述电流转电压模块，并且所述电压转电路模块的另一侧用于输入电压，所述电流转电压模块的另一侧用于输出电压；所述电压转电流模块用于将多路输入电压转换为电流信号；所述多路选通器模块用于导通所述电压转电流模块和电流转电压模块；所述电流转电压模块将输入电流信号转换为电压信号并输出。
优选地，所述电压转电流模块由N个相同的电压转电流单元组成，所述 N个电压转电流单元的输入电压分别对应N个输入电压。
优选地，所述电压转电流单元包括M1晶体管、M2晶体管和M3晶体管；所述M1晶体管的栅极与该电压转电流单元对应的输入电压连接，所述M1 晶体管的漏极作为该电压转电流单元的正向输出端，所述M2晶体管的栅极与所述电流转电压模块的输出端相连，所述M2晶体管的漏极作为该电压转电流单元的负向输出端，所述电压转电流单元的M1晶体管、M2晶体管的源极与所述M3晶体管的漏极相连，所述M3晶体管作为一个电流源，其栅极与偏置电压相连，其源极与电路中的电源负极相连。
优选地，所述多路选通器模块由2N个开关构成，所述电压转电流模块中第1，2，3……N个电压转电流单元的正向输出端分别与所述多路选通器模块中第1，3，5……2N-1个开关的一端相连，所述电压转电流模块中第1， 2，3……N个电压转电流单元的负向输出端分别与所述多路选通器模块中第 2，4，6……2N个开关的一端相连。
优选地，所述2N个开关中第1，3，5……2N-1个开关的另一端相互连接并且与所述电流转电压模块的一个输入端相连，第2，4，6……2N个开关的另一端相互连接并且与所述电流转电压模块的另一个输入端相连。
优选地，所述电流转电压模块包括M4晶体管、M5晶体管、M6晶体管、 M7晶体管、M8晶体管、M9晶体管、M10晶体管、M11晶体管；所述M4 晶体管、M5晶体管的栅极相互连接，所述M6晶体管、M7晶体管的栅极相互连接，所述M8晶体管、M9晶体管的栅极相互连接，所述M10晶体管、 M11晶体管的栅极相互连接；所述M4晶体管的漏极与所述M6晶体管的源极相连于同一节点，该节点为所述电流转电压模块的正向输入端，所述M5 晶体管的漏极与所述M7晶体管的源极相连于同一节点，该节点为所述电流转电压模块的负向输入端，所述M8晶体管的漏极、所述M6晶体管的漏极、所述M10晶体管的栅极、所述M11晶体管的栅极相互连接于同一节点；所述M9晶体管的漏极与所述M7晶体管的漏极相连于同一节点，该节点为所述电流转电压模块的输出端；所述M10晶体管的漏极与所述M8晶体管的源极相连，所述M11晶体管的漏极与所述M9晶体管的源极相连；所述M4晶体管、M5晶体管的源极与电路中的电源正极相连；所述M10晶体管、M11 晶体管的源极与电路中的电源负极相连。
优选地，所述电流转电压模块的输出端为一种多输入高速CMOS缓冲器电路的输出端。
本发明的有益效果为:电压转电流单元将该输入电压转换为电流信号，之后通过多路选通器与电流转电压模块连接后，最终转换为电压信号，并获得足够的驱动能力。由于多路选通器的开关导通的是电流，比起传统结构中选通各个输入电压，本种方式速度更快，延时更小，另外在输入电压较大的情况下也不需要使用自举开关，提高了电路的易用性，在多输入信号的缓冲器应用环境中具有很强的应用优势。
附图说明
图1为一种多输入高速CMOS缓冲器电路的结构原理图。
图2为一种多输入高速CMOS缓冲器电路的另一种结构原理图。
图3为一种多输入高速CMOS缓冲器电路的电路图。
图3中：1电压转电流模块，2多路选通器模块，3电流转电压模块。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明的具体实施方式做进一步的详细说明。
如图1所示，一种多输入高速CMOS缓冲器电路，其中，包括电压转电流模块、多路选通器模块和电流转电压模块，多路选通器模块的两侧分别连接电压转电流模块和电流转电压模块，并且电压转电路模块的另一侧用于输入电压，电流转电压模块的另一侧用于输出电压；电压转电流模块用于将多路输入电压转换为电流信号；多路选通器模块用于导通电压转电流模块和电流转电压模块；电流转电压模块将输入电流信号转换为电压信号并输出。
如图2所示，电压转电流模块由N个相同的电压转电流单元组成，N个输入电压分别与N个电压转电流单元依次连接。多路选通器模块由2N个开关构成，电压转电流模块中第1，2，3……N个电压转电流单元的正向输出端分别与所述多路选通器模块中第1，3，5……2N-1个开关的一端相连，所述电压转电流模块中第1，2，3……N个电压转电流单元的负向输出端分别与所述多路选通器模块中第2，4，6…2N个开关的一端相连。
如图3所示，电压转电流模块1由N个相同的电压转电流单元组成，电压转电流单元的输入端分别为Vin1-VinN。每个电压转电流单元包括M1晶体管，M2晶体管和M3晶体管，电压转电流单元中M1晶体管的栅极与该电压转电流单元的输入电压连接，其漏极作为该电压转电流单元的正向输出端。 M2晶体管的栅极与电流转电压模块3的输出端相连，其漏极作为该电压转电流单元的负向输出端。每个电压转电流单元的M1晶体管，M2晶体管的源极与M3晶体管的漏极相连；每个电压转电流单元的M3晶体管作为一个电流源，其栅极与偏置电压VBIAS相连，其源极与电源负极VSS相连。
电压转电流模块1中的第一个电压转电流单元的正向、负向输出端分别与多路选通器模块中的第1个开关S1、第2个开关S2的左边一端相连，依次类推，第N个电压转电流单元的正向、负向输出端分别与第2N-1个开关S2N-1、第2N个开关S2N的左边一端相连。2N个开关中第1，3，5……2N-1个开关的右边一端相互连接并且与电流转电压模块3的正向输入端P相连，第2，4， 6……2N个开关的右边一端相互连接并且与电流转电压模块3的负向输入端N节点相连。
电流转电压模块3包括M4晶体管、M5晶体管、M6晶体管、M7晶体管、M8晶体管、M9晶体管、M10晶体管、M11晶体管。M4晶体管和M5 晶体管的栅极相互连接于偏置电压VP1；M6晶体管和M7晶体管的栅极相互连接于偏置电压VP2，M8晶体管和M9晶体管的栅极相互连接于偏置电压VN1，M10晶体管和M11晶体管的栅极相互连接于节点M。M4晶体管的漏极与M6晶体管的源极相连于同一节点P，M5晶体管的漏极与M7晶体管的源极相连于同一节点N，M8晶体管的漏极、M6晶体管的漏极、M10晶体管、M11晶体管的栅极相互连接于同一节点。M9晶体管的漏极与M7晶体管的漏极相连于同一节点，该节点为电流转电压模块的输出端VOUT，也是该多输入高速CMOS缓冲器电路的最终输出端。M10晶体管的漏极与M8晶体管的源极相连，M11晶体管的漏极与M9晶体管的源极相连，M4晶体管与M5晶体管的源极与电源正极VDD相连，M10晶体管、M11晶体管的源极与电源负极VSS相连。
多输入高速CMOS缓冲器电路开始工作时，如果需要输出第N个输入电压VinN，则需要将多路选通器中的第2N-1个开关S2N-1及第2N个开关S2N导通，此时VinN通过第N个电压转电流单元将该输入电压转换为电流信号，之后通过多路选通器与电流转电压模块连接后，最终转换为电压信号，并获得足够的驱动能力。
以上所述仅为本发明的优选实施例，所述实施例并非用于限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明所附权利要求的保护范围内。

Claims (6)

1.一种多输入高速CMOS缓冲器电路，其特征在于，包括电压转电流模块、多路选通器模块和电流转电压模块，所述多路选通器模块的两侧分别连接所述电压转电流模块的一侧和所述电流转电压模块的一侧，并且所述电压转电流模块的另一侧用于输入电压，所述电流转电压模块的另一侧用于输出电压；所述电压转电流模块用于将多路输入电压转换为电流信号；所述多路选通器模块用于连通所述电压转电流模块和电流转电压模块；所述电流转电压模块将电流信号转换为电压信号并输出；所述电流转电压模块包括M4晶体管、M5晶体管、M6晶体管、M7晶体管、M8晶体管、M9晶体管、M10晶体管、M11晶体管；所述M4晶体管、M5晶体管的栅极相互连接，所述M6晶体管、M7晶体管的栅极相互连接，所述M8晶体管、M9晶体管的栅极相互连接，所述M10晶体管、M11晶体管的栅极相互连接；所述M4晶体管的漏极与所述M6晶体管的源极相连于同一节点，该节点为所述电流转电压模块的正向输入端，所述M5晶体管的漏极与所述M7晶体管的源极相连于同一节点，该节点为所述电流转电压模块的负向输入端，所述M8晶体管的漏极、所述M6晶体管的漏极、所述M10晶体管的栅极、所述M11晶体管的栅极相互连接于同一节点；所述M9晶体管的漏极与所述M7晶体管的漏极相连于同一节点，该节点为所述电流转电压模块的输出端；所述M10晶体管的漏极与所述M8晶体管的源极相连，所述M11晶体管的漏极与所述M9晶体管的源极相连；所述M4晶体管、M5晶体管的源极与电路中的电源正极相连；所述M10晶体管、M11晶体管的源极与电路中的电源负极相连。
2.根据权利要求1所述的一种多输入高速CMOS缓冲器电路，其特征在于，所述电压转电流模块由N个相同的电压转电流单元组成，所述N个电压转电流单元的输入电压分别对应N个输入电压；N为大于等于2的整数。
3.根据权利要求2所述的一种多输入高速CMOS缓冲器电路，其特征在于，所述电压转电流单元包括M1晶体管、M2晶体管和M3晶体管；所述M1晶体管的栅极与所述电压转电流单元对应的输入电压连接，所述M1晶体管的漏极作为所述电压转电流单元的正向输出端，所述M2晶体管的栅极与所述电流转电压模块的输出端相连，所述M2晶体管的漏极作为所述电压转电流单元的负向输出端，所述电压转电流单元的M1晶体管、M2晶体管的源极与所述M3晶体管的漏极相连，所述M3晶体管作为一个电流源，其栅极与偏置电压相连，其源极与电路中的电源负极相连。
4.根据权利要求3所述的一种多输入高速CMOS缓冲器电路，其特征在于，所述多路选通器模块由2N个开关构成，所述电压转电流模块中第1，2，3……N个电压转电流单元的正向输出端分别与所述多路选通器模块中第1，3，5……2N-1个开关的一端相连，所述电压转电流模块中第1，2，3……N个电压转电流单元的负向输出端分别与所述多路选通器模块中第2，4，6……2N个开关的一端相连。
5.根据权利要求4所述的一种多输入高速CMOS缓冲器电路，其特征在于，所述2N个开关中第1，3，5……2N-1个开关的另一端相互连接并且与所述电流转电压模块的一个输入端相连，第2，4，6……2N个开关的另一端相互连接并且与所述电流转电压模块的另一个输入端相连。
6.根据权利要求1所述的一种多输入高速CMOS缓冲器电路，其特征在于，所述电流转电压模块的输出端为一种多输入高速CMOS缓冲器电路的输出端。
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