CN107005237A - 用于缓冲器电路的偏置方案 - Google Patents

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Abstract

一些实施例包括具有以下各项的装置和方法：第一节点，所述第一节点用于接收电源电压；第二节点，所述第二节点用于接收第一偏置电压；第三节点，所述第三节点用于接收接地电势；第一电路分支，所述第一电路分支耦合在所述第一与第二节点之间；以及第二电路分支，所述第二电路分支耦合在所述第一与第三节点之间。所述第一偏置电压被提供给串联耦合的多个晶体管当中的第一晶体管的栅极。所述第一和第二电路分支被安排成用于向所述多个晶体管当中的第二晶体管的栅极提供第二偏置电压。所述第二偏置电压的所述值基于所述第一偏置电压的值。

Description

用于缓冲器电路的偏置方案
相关申请的交叉引用
本专利申请要求2014年12月5日提交的美国申请号14/561,477的优先权的权益，所述专利通过引用以其全部内容结合。
技术领域
本文所述的实施例涉及输入/输出电路电子产品。一些实施例涉及运行于不同电压的电路。
背景技术
I/O电路(例如，I/O缓冲器)是比如计算机、平板、蜂窝电话、和存储卡等许多电子设备或系统所包括的组件(例如，收发器)。许多常规I/O电路使用低压设备(例如，晶体管)运行于相对高电压，例如使用1.8V设备的3.3V IO。在此类常规I/O电路中，通常使用参考电压以便保护低压设备免受可能导致使用寿命退化的电压应力。虽然解决了设备可靠性问题，此类常规I/O电路可能经历一种或多种其他问题，如下面详细描述的。
附图说明
图1根据本文所述的一些实施例示出了包括具有缓冲器的集成电路(IC)的装置。
图2根据本文所述的一些实施例示出了缓冲器的电路图。
图3A和图3B根据本文所述的一些实施例示出了用于生成偏置电压的不同偏置电压发生器的框图。
图4根据本文所述的一些实施例示出了用于生成另一偏置电压的偏置电压发生器的框图。
图5根据本文所述的一些实施例示出了偏置电压发生器的电路图。
图6根据本文所述的一些实施例示出了可以是图5的偏置电压发生器的变化的另一偏置电压发生器。
图7根据本文所述的一些实施例示出了采用系统形式的装置。
图8根据本文所述的一些实施例示出了运行缓冲器的方法的流程图。
具体实施方式
图1根据本文所描述的一些实施例示出了装置100，所述装置包括集成电路(IC)101，所述集成电路具有缓冲器(例如，输出驱动器电路)1100至110M用于从功能单元115向节点120和121提供信息(例如，信号形式的)。装置100可以包括电子设备或系统，比如计算机(例如，台式、膝上、或笔记本)、平板、蜂窝电压、存储卡(例如，安全数字(SD)存储卡、多媒体卡(MMC)、闪存卡、用户身份模块(SIM)卡、和其他类型的存储卡)、或其他电子设备或系统，或包括在其中。IC 101可以包括处理器、存储器设备、片上系统(SoC)、或其他电子设备或系统。IC 101可以包括IC裸片(例如，IC芯片，比如半导体芯片)。
IC 101的功能单元115可以包括处理器(例如，用于处理信息，比如数据)、存储器设备(例如，用于存储信息)、或两者的组件(例如，电路和逻辑)。节点120和121可以包括缓冲器1100至110M的相应输出节点，并且可以形成IC 101的输入/输出(I/O)连接(例如，I/O焊盘)的一部分从而允许缓冲器1100至110M将来自IC 101的信息(例如，源自功能单元115的信息)提供给耦合至节点120和121另一设备或系统。相应节点120和121上的信号(例如，输出信号)D输出0和D输出M可以表示有待由IC 101提供给另一设备(或系统)的信息(例如，数据)。作为示例，图1示出了包括两个缓冲器1100至110M和两个相关联的节点120和121的IC 101。IC101的缓冲器数量可以变化。
在图1中，信号D输出0的值可以基于信号(例如，输入信号)IN_P0和IN_N0的值。信号D输出M的值可以基于信号(例如，输入信号)IN_PM和IN_NM的值。信号IN_P0和IN_N0可以是同相信号。信号IN_PM和IN_NM可以是同相信号。信号IN_P0、IN_N0、IN_P0、和IN_N0可以承载经功能单元115处理的信息(例如，数据)或存储在IC 101的存储器单元(未示出)中的信息。
为简单起见，图1示出了缓冲器1100至110M中仅一个的细节。缓冲器1100至110M可以包括类似或完全相同的电路组件。如图1中所示，缓冲器1100可以包括：前置驱动器级130，包括前置驱动器131和132；偏置级140，包括偏置电压发生器141和142；以及输出级150，包括可以串联耦合在节点190与193之间(例如，安排为栈)的晶体管P1、P2、N1和N2。晶体管P1和P2中的每一个可以包括p沟道场效应晶体管，比如p沟道金属氧化物(PMOS)晶体管。晶体管N1和N2中的每一个可以包括n沟道场效应晶体管，比如n沟道金属氧化物(NMOS)晶体管。
前置驱动器级130和偏置级140可以运行以控制信号(例如，输入信号)In_p和In_n的值(在相应的节点181和184)和电压(例如，偏置电压)VG_P和VG_N的值(在相应的节点182和183)，从而控制(例如，导通或关断)晶体管P1、P2、N1和N2，以便使信号在不同电平(例如，电压电平)之间切换。例如，前置驱动器级130和偏置级140可以导通晶体管P1、P2和N2，同时它们关断晶体管N1，从而将信号D输出0从与节点190处的电压V0的值相对应的电平切换至与节点193处的电压V3的值相对应的另一电平。在一个示例中，前置驱动器级130和偏置级140可以导通晶体管N1、N2和P2同时它们关断晶体管P1，从而将信号D输出0从与电压V3的值相对应的电平切换至与电压V0的值相对应的电平。
电压V0可以具有零伏特(例如接地电势)的值电压V3可以具有正值。电压V0可以包括IC 101的电源电压(例如，轨道电源电压Vss)。电压V3可以包括另一电源电压(例如，轨道电源电压VDD_IO)。由于电压V0和V3可以包括IC 101的轨道电源电压，信号D输出可以在轨道之间切换(例如，可以具有全摆幅)。在一些安排中，电压V3可以具有大约3.3V的值。因而，在一些安排中，信号D输出可以在0V与3.3V之间切换。
前置驱动器131可以接收信号(例如，输入信号)IN_P并基于信号IN_P生成信号In_p。信号In_p可以基于电压VG_P和V3的值在电平(例如，电压电平)之间切换(例如，可以具有信号摆幅)。电压VG_P的值可以大于零。因而，信号In_p可以不具有全摆幅(可以不从零摆动至V3)。在一些安排中，电压VG_N的值可以是零。例如，当电压V3的值在晶体管P1、P2、N1和N2的运行极限内时，电压VG_N的值可以是零。
前置驱动器132可以接收信号(例如，输入信号)IN_N并基于信号IN_N生成信号In_n。信号In_n可以基于电压V0和VG_N的值在电平(例如，电压电平)之间切换(例如，可以具有信号摆幅)。电压VG_N的值可以大于零。因而，信号In_n可以不具有全摆幅(可以不从零摆动至V3)。
偏置电压发生器141可以生成电压VG_N。在缓冲器1100的运行过程中，电压VG_N的值可以相对恒定(例如，保持在1.8V)。缓冲器1100的偏置电压发生器141可以由IC 101的缓冲器(例如，缓冲器1100至110M)共享。例如，缓冲器1100中的节点183还可以耦合至缓冲器110M，从而使得节点183处的电压VG_N还可以作为偏置电压被提供给缓冲器110M。
偏置电压发生器142可以生成电压VG_P。电压VG_P的值可以基于电压VG_N的值。例如，电压VG_P的值可以是电压V3与VG_N的值之差。在缓冲器1100的运行过程中，电压VG_P的值可以相对恒定(例如，保持在VG_N＝V3-VG_N)。缓冲器1100的偏置电压发生器142可以由IC 101的缓冲器(例如，缓冲器1100至110M)共享。例如，缓冲器1100中的节点182还可以耦合至缓冲器110M，从而使得节点182处的电压VG_P还可以作为偏置电压被提供给缓冲器110M。
晶体管P1、P2、N1和N2可以具有小于电压V3的值的运行电压容差。例如，相对于电压V3，晶体管P1、P2、N1和N2中的每一个可以是相对低压设备。例如，晶体管P1、P2、N1和N2中的每一个可以是1.8V晶体管(1.8V设备)，从而使得此晶体管可以具有小于V3(例如，3.3V)的运行栅极-漏极电压(VGD＝1.8V)、小于V3的栅极-源极电压(例如，VGs＝1.8V)以及小于电压V3的运行漏极-源极电压(例如，VDs＝1.8V)。虽然晶体管P1、P2、N1和N2可以是低压设备(例如，1.8V设备)，上文所述的晶体管P1、P2、N1和N2与前置驱动器级130和偏置级140的安排可以允许缓冲器1100至110M以更高的运行电压(例如，3.3V的V3)安全地运行(例如，运行于电过应力安全条件下)。
缓冲器1100至110M中的每一个可以包括下面参照图2至图8所描述的缓冲器。
图2根据本文所述的一些实施例示出了缓冲器210的电路图。缓冲器210可以被用作缓冲器1100至110M中的每一个(图1)。缓冲器210可以包括节点(例如，输入节点)201和202用来分别接收信号(输入信号)IN_P和IN_N，以及节点(例如，输出节点)220用来提供信号(例如，输出信号)D输出。信号IN_P、IN_N和D输出可以分别对应于缓冲器1100(图1)的信号IN_P0、IN_N0和D输出0，或分别对应于缓冲器110M(图1)的IN_PM、IN_NM和D输出M。
缓冲器210可以包括：前置驱动器级230，具有前置驱动器231和232；偏置级240，具有偏置电压发生器241和242；以及输出级250，具有一对晶体管P1和P2以及一对晶体管N1和N2。晶体管P1、P2、N1和N2可以对应于图1的晶体管P1、P2、N1和N2。
如图2中所示，晶体管P1和P2可以耦合(例如，串联耦合)在节点(例如，电源节点)293与节点220之间。晶体管N1和N2可以耦合(例如，串联耦合)在节点220与节点(例如，电源节点)290之间。节点290和293可以分别接收电压V0和V3。电压V0可以具有零伏特(例如接地电势)的值电压V0和V3可以包括IC(例如，IC 101)的电源轨道电压，此IC包括缓冲器210。节点220处的信号D输出可以基于电压V0和V3的值在电平(例如，电压电平)之间切换(例如，可以具有信号摆幅)。由于电压V0和V3可以包括电源轨道电压，信号D输出可以在轨道之间切换(例如，可以具有全摆幅)。
晶体管P1包括耦合至节点281以便接收信号(例如，输入信号)In_p的栅极。晶体管N1包括耦合至节点284以便接收信号In_n的栅极。晶体管P2包括耦合至节点282以便接收电压(例如，偏置电压)VG_P的栅极。晶体管N2包括耦合至节点283以便接收电压(例如，偏置电压)VG_N的栅极。
前置驱动器231可以包括耦合在(接收电压V3的)节点293与(接收电压VG_P的)节点282之间的晶体管(例如，p沟道晶体管)P3和晶体管(例如，n沟道晶体管)N3。晶体管P3和N3可以作为反相器运行，此反相器具有耦合至节点201以接收信号IN_P的输入端以及耦合至节点281以提供信号In_p的输出端。信号In_p可以是信号IN_P的反相版本。如图2中所示，信号IN_P可以基于电压VG_P和V3的值在电平(例如，电压电平)之间切换(例如，可以具有信号摆幅)。信号In_p还可以基于电压VG_P和V3的值在电平之间切换(例如，可以具有信号摆幅)。
前置驱动器232可以包括耦合在(接收电压VG_N的)节点283与(接收电压V0的)节点290之间的晶体管(例如，p沟道晶体管)P4和晶体管(例如，n沟道晶体管)N4。晶体管P4和N4可以作为反相器运行，此反相器具有耦合至节点202以接收信号IN_N的输入端以及耦合至节点284以提供信号In_n的输出端。信号In_n可以是信号IN_N的反相版本。如图2中所示，信号IN_N可以基于电压V0和VG_N的值在电平(例如，电压电平)之间切换(例如，可以具有信号摆幅)。信号In_n还可以基于电压V0和VG_N的值在电平之间切换(例如，可以具有信号摆幅)。
偏置电压发生器241可以生成电压VG_N。电压VG_N的值可以被选定为晶体管N2的最大允许的栅极-源极电压(例如，V栅源最大)。电压VG_N可以是从缓冲器210的电源电压(例如，不同于电压V3)中生成的，从而使得电压VG_N的值可以包括缓冲器210的电源电压的值(例如，1.8V)。可替代地，电压VG_N的值可以是从带隙基准电压中生成的。如图2中所示，电压VG_N的值大于零伏特并且在缓冲器210运行过程中可以相对恒定(例如，维持在1.8V)。
偏置电压发生器242可以生成电压(例如，偏置电压)VG_P。电压VG_P的值基于电压VG_N的值。电压VG_P的值可以基于电压VG_N或者电压V3和VG_N两者的值。例如，电压VG_P的值可以是电压V3与VG_N的值之差(例如，VG_P＝V3-VG_N)。如图2中所示，电压VG_P的值可以大于零伏特并且在缓冲器210运行过程中可以相对恒定(例如，维持在VG_P＝V3-VG_N)。在一些安排中，比如当电压V3的值在晶体管P1、P2、N1和N2的运行极限内时，电压VG_N的值可以是零。
图3A和图3B根据本文所述的一些实施例示出了用于生成(节点383a或383b处)电压(例如，偏置电压)VG_N的不同偏置电压发生器341A和341B的框图。偏置电压发生器341A或341B中的任一个可以用作偏置电压发生器141(图1)或缓冲器210的偏置电压发生器241(图2)。节点383a和383b中的每一个可以与图1的节点183(耦合至晶体管N2的栅极)或图2的节点283(耦合至晶体管N2的栅极)相对应。
如图3A中所示，偏置电压发生器341A可以包括提供电源电压(例如，1.8V的IC芯片电源电压)的电源电压发生器。如图3B中所示，偏置电压发生器341B可以包括基于带隙基准的电压发生器(bandgap reference based voltage generator)，从而使得可以基于由所述基于带隙基准的电压发生器所生成的带隙基准电压来生成电压VG_N。因而，如图3A和图3B中所示，可以基于电源电压和带隙基准电压生成电压VG_N。
图4根据本文所述的一些实施例示出了用于在节点482生成电压(例如，偏置电压)VG_P的偏置电压发生器442的框图。偏置电压发生器442可以用作偏置电压发生器142(图1)或缓冲器210的偏置电压发生器242(图2)。偏置电压发生器442可以基于节点493(例如，电源节点)处的电压V3(例如，电源电压VDD_IO)以及节点483处的电压VG_N生成电压VG_P。电压VG_P的值可以是电压V3与VG_N的值之差(例如，VG_P＝V3-VG_N)。
节点482可以与图1的节点182(耦合至晶体管P2的栅极)或图2的节点282(耦合至晶体管P2的栅极)相对应。(图4中接收电压VG_N的)节点483可以与图1的节点183(耦合至晶体管N2的栅极)或图2的节点283(耦合至晶体管N2的栅极)相对应。
图5根据本文所述的一些实施例示出了用于在节点582(偏置电压发生器542的输出端)生成电压(例如，偏置电压)VG_P的偏置电压发生器542的电路图。偏置电压发生器542可以被用作I/O电路(例如，缓冲器)的偏置电压发生器，比如图1的缓冲器1100的偏置电压发生器142或图2的缓冲器210的偏置电压发生器242。
如图5中所示，偏置电压发生器542可以包括用于接收电压V3的节点(例如，电源节点)593以及用于接收电压VG_N的节点583。电压V3可以是包括偏置电压发生器542的设备(或系统)的缓冲器的电源电压(例如，VDD_IO＝3.3V)。可以基于包括偏置电压发生器542的设备(或系统)的缓冲器的另一电源电压生成电压VG_N。例如，可以由图3A的偏置电压发生器341A生成电压VG_N。可替代地，可以基于带隙基准电压生成图5中的电压VG_N。例如，可以由图3B的偏置电压发生器341B生成电压VG_N。
图5中的电压VG_N可以与提供给包括偏置电压发生器542的缓冲器的输出级中的晶体管(例如，晶体管N2)的栅极(例如，施加)的电压(偏置电压)相同。电压VG_P可以是提供(例如，施加)给缓冲器的另一晶体管(例如，晶体管P2)的栅极的另一偏置电压。
如图5中所示，偏置电压发生器542可以包括电路分支501和502。电路分支501可以包括耦合在节点583与593之间的晶体管P5(例如，p沟道晶体管)和电阻器R1，从而使得电流I的值与节点593处的电压V3和节点583处的电压VG_N的值之差成比例。电路分支502可以包括耦合在节点593与节点590之间的晶体管P6和P7(例如，p沟道晶体管)和电阻器R2。节点590可以接收电压V0(例如，接地电势，比如VSS)。电路分支501和502可以被安排成电流镜安排，从而将来自电路分支501的电流I镜像至电路分支502。
电路分支501和502可以分别包括电路部分511和512。电路部分511和512具有匹配的电路结构，从而使得电路部分511的结构与电路部分512的结构匹配(例如，相同)。例如，晶体管P5和P7可以具有相同的晶体管结构。晶体管R1和R2可以具有相同的电阻值。因而，在运行时，电路部分511两端的电压(例如，电压降V3-VG_N)的值(所述值也是电流I和电路部分511的电阻的函数)可以与电路部分512两端的电压(例如，电压降VG_P-V0)的值(所述值也是电流I和电路部分512的电阻的函数)相同。因此，VG_P-V0＝V3-VG_N。因而V0可以是零(例如，接地电势)，VG_P＝V3-VG_N。
总而言之，当图5的偏置电压发生器542被用于缓冲器(例如，图1的缓冲器1100至110M之一或图2的缓冲器210)时，被提供给缓冲器的输出级处的晶体管(例如，图1或图2中的P2)的栅极的偏置电压(例如，VG_P)的值可以是缓冲器的输出级处的电源电压(例如，V3)的值与提供给缓冲器的输出级中的另一晶体管(例如，图1或图2中的N2)的栅极的另一偏置电压(例如，VG_N)的值之差。
与某些常规I/O电路相比，基于电压VG_N生成电压VG_P(如上文参照图5所描述的)可以允许偏置电压发生器542改进包括偏置电压发生器542的I/O电路(例如，图1的缓冲器1100至110M中的每一个或图2的缓冲器210)的运行。例如，使用了常规偏置技术(例如，电阻式分压和恒压偏置技术)的一些常规I/O电路可能具有下列问题中的一个或多个：由于PMOS和NMOS驱动器的不相等VGS(栅极过驱动电压)所导致的非对称发射器上升和下降时间，尤其是在I/O电源电压变化(例如，与图5中电压V3类似的电压变化)过程中；由于次优VGS所导致的大型设备的使用，尤其是在电源电压范围的下限处；以及晶体管(例如，I/O电路的输出级中的晶体管)的开关阈值的较高变化所导致的接收器中低噪声弹性。
在图5中，使用偏置电压发生器542基于电压VG_N生成电压VG_P可以允许包括偏置电压发生器542的I/O电路(例如，图2的缓冲器210)减小或消除上述可能发生于常规I/O电路中的问题中的一个或多个。而且，借助如图5中所示的安排，可以保护(例如，自保护)偏置电压发生器542的器件(例如，晶体管P5、P6、和P7)免受电压V3所潜在导致的电压应力。
如上所述，偏置电压发生器542可以被用作I/O电路比如缓冲器(例如，图1的缓冲器1100或图2的缓冲器210)的偏置电压发生器。然而，偏置电压发生器542还可以用于其他I/O电路(比如接收器电路或电平移位器电路)、以及可以使用偏置电压(例如，电压VG_P)来控制耦合(例如，串联耦合)在具有不同电压(例如，不同电源电压)的节点之间的晶体管当中的晶体管的栅极的其他电路。
图6根据本文所述的一些实施例示出了可以是图5的偏置电压发生器542的变化的偏置电压发生器642。偏置电压发生器542(图5)和642(图6)可以包括类似或完全相同的元件，比如电压V3和VG_N以及电路部分511和512。为了简单，在对偏置电压发生器642的描述中不再重复描述偏置电压发生器542和642之间相似或完全相同的元件。偏置电压发生器642可以被用作I/O电路(例如，缓冲器)的偏置电压发生器，比如图1的缓冲器1100的偏置电压发生器142或图2的缓冲器210的偏置电压发生器242。
如图6中所示，除了晶体管P6和电路部分511和512之外，偏置电压发生器642可以包括附加元件比如晶体管P8(例如，p沟道晶体管)和N5和N6(例如，n沟道晶体管)、以及电动器C1和C2。这些附加元件中的一些(例如，晶体管N6和P8)可以包括在节点593与590之间的电路分支603中。偏置电压发生器642可以包括电路分支603中的节点682处的输出。
节点685处电压的值可以与电路部分511两端的电压(例如，V3-VG_N)的值相同(例如，基本上相等)。节点682处电压VG_P的值(偏置电压发生器642的输出)可以与节点685处电压的值相同(例如，基本上相等)。由于节点685处电压的值可以是V3-VG_N(电压V3与VG_N的值之差)，节点682处电压(VG_P)的值同样可以是VG_P＝V3-VG_N。
虽然偏置电压发生器542(图2)、642(图6)中的电压VG_P可以具有相同的值(例如，VG_P＝V3-VG_N)，偏置电压发生器642中的附加元件(例如，晶体管P8、N5、和N6，以及可运行以稳定缓冲器的电容器C1和C2)可以允许它比偏置电压发生器542具有更低的输出阻抗。这可以允许偏置电压发生器642适用于缓冲器，其中，这种缓冲器的输出级被安排成具有相对低的阻抗。
例如，节点682可以与图2的节点282相对应。因而，当偏置电压发生器642用于缓冲器210时，缓冲器210的前置驱动器231可以将相对大量的瞬态电流泵送至偏置电压发生器642中。进一步，缓冲器210的信号D输出可以相对高频地切换(例如，快速摆幅)。这可以导致当在缓冲器210中使用偏置电压发生器642时通过晶体管P6的源极-漏极电压的大量电容性耦合。偏置电压发生器642中的附加元件(例如，晶体管P8、N5、和N6，以及电容器C1和C2，如图6中所示)可以允许具有相对较低的输出阻抗(例如，节点682处的阻抗)，这可以改进偏置电压发生器642和缓冲器210的运行。
偏置电压发生器642还可以用于缓冲器中，在此缓冲器中，基于带隙基准电压生成偏置电压之一。例如，如果图2的缓冲器210的电压VG_N是基于带隙基准电压生成的，使用具有相对较低输出阻抗的偏置电压发生器642可以改进偏置电压发生器642和缓冲器210的运行。
与一些常规I/O电路相比，(如上文参照图6所描述的)基于电压VG_N生成电压VG_P可以允许偏置电压发生器642改进包括偏置电压发生器542的I/O电路(例如，图1的缓冲器1100至110M中的每一个或图2的缓冲器210)的运行。例如，使用常规偏置技术(例如，电阻式分压和恒压偏置技术)的一些常规I/O电路可以具有下列问题中的一个或多个：高输出阻抗变化和I/O电源电压变化导致信号完整性和噪声问题；偏置发生器的高输出阻抗所导致的不稳定偏置电压；以及上文参照图5的描述所提到的其他问题(例如，PMOS和NMOS驱动器的不相等VGS所导致的非对称发射器上升和下降时间，尤其是在I/O电源电压变化过程中；由于次优VGS所导致的大型设备的使用，尤其是在电源电压范围的下限处；以及晶体管的开关阈值的高度变化所导致的接收器中低噪声弹性)。
在图6中，使用偏置电压发生器642基于电压VG_N生成电压VG_P可以允许包括图6的偏置电压发生器642的I/O电路(例如，图1的缓冲器1100至110M中的每一个或图2的缓冲器210)减小或消除上述可能发生于常规I/O电路中的问题中的一个或多个。而且，借助如图6中所示的安排，可以保护(例如，自保护)偏置电压发生器642的器件(例如，晶体管P5、P6、P7、P8、N5和N6)免受电压V3所潜在导致的电压应力。偏置电压发生器642还可以比一些常规I/O电路相对更小。
进一步，与使用常规偏置技术(例如，电阻式分压技术)的一些常规I/O电路相比，使用由偏置电压发生器642基于电压VG_N而生成的电压VG_P的I/O电路可以具有大约15％的I/O电路运行频率的提高(例如，好处)和显著(例如，大约70％)更好的偏置电路的宿能力和源能力。取决于电池可以使用的接口规范(例如，基于常规标准的规范)，可以选择合适的折中点，从而使得可以使用这些改进以得到接口的更好性能或裸片面积或功耗。包括图6的偏置电压发生器642的I/O电路可以比一些常规I/O电路相对更小。
而且，如上文参照图5和图6所描述的，使用偏置电压发生器542(图5)或642(图6)基于电压VG_N生成电压VG_P(例如，VG_P＝V3-VG_N)可以为I/O电路的PMOS和NMOS晶体管两者(例如，图1或图2中的P2和N2)提供最大允许和相等(例如，对称偏置)的过驱动(VGS)。取决于接口规范(如上所述)，I/O电路的电源电压(例如，V3)可以具有使得电源电压(例如，V3)的值可以具有不同的值的一个运行范围(例如，指定的范围)。使用偏置电压发生器542(图5)或642(图6)生成电压VG_P还可以跨I/O电路的电源电压(例如，V3)的变化(例如，跨不同电压值)向晶体管(例如，图1或图2中的P2和N2)提供相等的过驱动。
例如，在图1(或图2)中，如果电压V3的值是2.7V并且电压VG_N的值是1.7V(例如，晶体管N2的过驱动)，则电压VG_P＝V3-VG_N＝2.7-1.7＝1.0V。因而，晶体管P2的过驱动是2.7V-1.0V＝1.7V，在本示例中等于晶体管N2的过驱动。在另一示例中，在图1(或图2)中，如果电压V3的值是3.6V并且电压VG_N的值是1.7V(例如，晶体管N2的过驱动)，则电压VG_P＝V3-VG_N＝3.6-1.7＝1.9V。因而，晶体管P2的过驱动是2.7V-1.9V＝1.7V，在本示例中同样等于晶体管N2的过驱动。因而，使用偏置电压发生器542(图5)或642(图6)来基于电压VG_N和电压V3生成电压VG_P以使得VG_P＝V3-VG_N可以向缓冲器的晶体管(例如，图1或图2中的P2和N2)提供对称的过驱动。这可以允许缓冲器相对常规缓冲器具有改进(例如，好处)，比如上文所讨论的改进。
如上所述，偏置电压发生器642可以被用作I/O电路比如缓冲器(例如，图1的缓冲器1100或图2的缓冲器210)的偏置电压发生器。然而，偏置电压发生器642还可以用于其他I/O电路(比如接收器电路或电平移位器电路)、以及可以使用偏置电压(例如，电压VG_P)来控制耦合(例如，串联耦合)在具有不同电压(例如，不同电源电压)的节点之间的晶体管当中的晶体管的栅极的其他电路。
图7示出了根据本文所述的一些实施例形式的装置。系统700可以包括计算机、蜂窝电话、或其他电阻系统或包括在其中。如图7中所示，系统700可以包括处理器705、存储器设备720、存储器控制器730、图形控制器740、输入和输出(I/O)控制器750、显示器752、键盘754、指点设备756、至少一个天线758、连接器715、和总线760。
处理器705、存储器设备720、存储器控制器730、图形控制器740、和I/O控制器750中的每一个可以包括IC，比如IC 101(图1)。
在一些安排中，系统700没有必要包括显示器。因而，可以从系统700省去显示器752。在一些安排中，系统700没有必要包括任何天线。因而，可以从系统700省去天线758。
处理器705可以包括通用处理器或专用集成电路(ASIC)。
存储器设备720可以包括动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、或这些存储器设备的组合。图7示出了一个示例，其中，存储器设备720是与处理器705分开的单独存储器设备。在替代性安排中，存储器设备720和处理器705可以位于同一裸片上。在这种替代性安排中，存储器设备720是处理器705中的嵌入式存储器，比如嵌入式DRAM(eDRAM)、嵌入式SRAM(eSRAM)、嵌入式闪速存储器、或另一类型的嵌入式存储器。
显示器752可以包括液晶显示器(LCD)、触摸屏(例如，电容式或电阻式触摸屏)、或另一类型的显示器。指点设备756可以包括鼠标、触控笔、或另一类型的指点设备。
I/O控制器750可以包括用于有线或无线通信(例如，通过一个或多个天线758通信)的通信模块。这种无线通信可以包括根据WiFi通信技术、高级长期演进(LTE-A)通信技术、或其他通信技术的通信。
I/O控制器750还可以包括用于允许系统700根据以下标准(例如，I/O标准)中的一种或多种与其他设备或系统通信的模块，包括：安全数字标准(例如，安全数字输入输出(SDIO)标准)、多媒体卡(MMC)标准、通用串行总线(USB)标准、和用户身份模块(SIM)标准(例如，通用SIM(USIM)标准)。
连接器715可以被安排成(例如，可以包括端子，比如引脚)用于允许系统700耦合至外部设备(或系统)。这可以允许系统700通过连接器715与这种设备(或系统)通信(例如，交换信息)。连接器715可以是以下各项中的至少一项(例如，一项或多项)：SDIO连接器、MMC连接器、USB连接器、SIM(或USIM)连接器、和其他类型的连接器。
I/O控制器750可以包括具有接收器(Rx)772和发射器(Tx)774的收发器(Tx/Rx)770a。接收器772可以运行以允许I/O控制器750从系统700的另一零件或从耦合至连接器715的外部设备(或系统)接收信息。发射器774可以包括缓冲器710以允许I/O控制器750从I/O控制器750向系统700的另一零件或向耦合至连接器715的外部设备(或系统)发射信息。
缓冲器710中的每一个可以包括下述缓冲器(例如，缓冲器1100至110M和缓冲器210)中的任何一个，这些缓冲器包括上文参照图1至图6所描述的偏置电压发生器(例如，141、142、241、242、341A、341B、442、542、和642)。因而，缓冲器710可以被安排成与上文参照图2至图6所描述的缓冲器中的任何一个以类似或完全相同的方式运行。在图7中，例如，缓冲器710中的每一个可以包括输出节点(例如，图1的120或121或图2的220)，所述输出节点被安排成耦合至连接器715从而允许I/O控制器750与耦合至连接器715的外部设备(或系统)通信。
如图7中所示，处理器705、存储器设备720、存储器控制器730、和图形控制器740可以分别包括收发器770b、770c、770d、和770e，从而允许这些组件中的每一个通过其对应的收发器发射和接收信息。收发器770b、770c、770d、和770e中的至少一个可以与收发器770a类似或完全相同。因而，收发器770b、770c、770d、和770e中的至少一个可以包括可以与缓冲器710类似或完全相同的一个或多个缓冲器。例如，收发器770a、770b、770c、770d、和770e中的至少一个可以包括具有输出节点(例如，图1的120或121或图2的220)的缓冲器710中的至少一个，所述输出节点可以被安排成耦合至连接器715从而允许以下各项中的至少一项与耦合至连接器715的外部设备(或系统)通信：处理器705、存储器设备720、存储器控制器730、和图形控制器740。
图7示出了被彼此分开安排的系统700的组件作为示例。例如，处理器705、存储器设备720、存储器控制器730、图形控制器740、和I/O控制器750中的每一个可以位于单独裸片(例如，半导体裸片或IC芯片)上。在一些安排中，系统700的两个或更多个组件(例如，处理器705、存储器设备720、图形控制器740、和I/O控制器750)可以位于形成片上系统(SoC)的同一裸片(例如，同一IC芯片)上。在此类安排中，处理器705、存储器设备720、存储器控制器730、图形控制器740、和I/O控制器750中的至少一项中的缓冲器(比如缓冲器710之一)的输出节点可以是SoC的输入/输出(I/O)焊盘的一部分。
图8根据本文所述的一些实施例示出了运行缓冲器的方法800的流程图。方法800中所使用的缓冲器可以包括上文参照图1至图7所描述的缓冲器(例如，图1的缓冲器1100至110M，图2的缓冲器210、和包括在图7的收发器770a至770e中的至少一个中的缓冲器)中的任何一个。
如图8中所示，方法800的活动810可以包括向缓冲器的输出级中的晶体管当中的一个晶体管的栅极提供偏置电压。所述晶体管可以耦合在电源电压与地之间。活动820可以包括基于电源电压和活动810中生成的偏置电压生成附加偏置电压。活动830可以包括向所述缓冲器的输出级中的所述晶体管当中的另一晶体管的栅极提供附加偏置电压。
相对于图8中所示的活动810、820、和830，方法800可以包括更少或更多的活动。例如，方法800可以包括上文参照图1至图7所描述的缓冲器的活动和运行。
对上文所述的装置(例如，包括IC 101的装置100、和系统700)和方法(例如，方法800，以及IC 101、缓冲器1100至110M、缓冲器210、缓冲器710、和系统700的运行)旨在提供对不同实施例的结构的总体理解，并且不旨在提供对可能利用在此所述的结构的装置的所有元件和特征的完整描述。
上文所述的装置和方法可以包括高速计算机、通信和信号处理电路、单或多处理器模块、单个或多个嵌入式处理器、多核处理器、消息信息开关、和专用模块(包括多层多芯片模块)，或包括在其中。此类装置可以进一步作为各种其他装置(例如，电子系统)的子组件被包括，比如电势、蜂窝电话、个人计算机(例如，膝上计算机、台式计算机、手持计算机等)、平板(例如，平板计算机)、工作站、无线电、视频播放器、音频播放器(例如，MP3(运动图片专家组音频层面3)播放器)、车辆、医疗设备(例如，心脏监视器、血压监视器等)、机顶盒、以及其他的。
附加说明与示例
示例1包括主题(比如设备、电路装置或电子系统装置、或机器)，所述主题包括：第一节点，所述第一节点用于接收电源电压；第二节点，所述第二节点用于接收被提供给串联耦合的多个晶体管中的第一晶体管的栅极的第一偏置电压；第三节点，所述第三节点用于接收接地电势；第一电路分支，所述第一电路分支耦合在所述第一与第二节点之间；以及第二电路分支，所述第二电路分支耦合在所述第一与第三节点之间，其中，所述第一和第二电路分支被安排成用于向所述多个晶体管中的第二晶体管的栅极提供第二偏置电压，使得所述第二偏置电压的值基于所述第一偏置电压的值。
在示例2中，如示例1所述的主题可以可选地包括：其中，所述第二偏置电压的所述值基于所述电源电压的值与所述第一偏置电压的所述值之差。
在示例3中，如示例1所述的主题可以可选地包括：其中，所述第一电路分支包括耦合在所述第一与第二节点之间的第一电路部分，所述第二电路分支包括耦合在所述第一与第三节点之间的第二电路部分，并且所述第一和第二电路部分具有匹配的电路结构。
在示例4中，如示例1所述的主题可以可选地包括：第三电路分支，所述第三电路分支耦合在所述第一与第三节点之间并耦合至所述第一与第二电路分支，其中，第三电路分支包括用于提供所述第二偏置电压的节点。
在示例5中，如示例1所述的主题可以可选地包括：其中，所述第一晶体管包括在所述多个晶体管中的一对晶体管中，所述一对晶体管耦合在所述第三节点与输入/输出(I/O)电路的输出节点之间，所述第二晶体管包括在所述多个晶体管中附加的一对晶体管中，并且所述附加的一对晶体管耦合在所述I/O电路的所述输出节点与所述第一节点之间。
示例6包括主题(比如设备、电路装置或电子系统装置、或机器)，所述主题包括：第一节点，所述第一节点用于接收第一电压；第二节点，所述第二节点用于接收小于所述第一电压的第二电压；输出级，所述输出级包括耦合在所述第一与第二节点之间的晶体管；以及偏置级，所述偏置级用于向所述晶体管当中的第一晶体管的栅极提供第一偏置电压并向所述晶体管当中的第二晶体管的栅极提供第二偏置电压，并且第二偏执电压的值基于所述第一电压的值和所述第一偏置电压的值。
在示例7中，如示例6中任何一项所述的主题可以可选地包括：其中，所述第一电压包括第一电源电压，所述第二电压包括接地电势，并且所述第一偏置电压包括所述装置的第二电源电压。
在示例8中，如示例6中任何一项所述的主题可以可选地包括：其中，所述第一电压包括所述装置的第一电源电压，所述第二电压包括接地电势，并且所述第一偏置电压是从带隙基准电压中生成的。
在示例9中，如示例6所述的主题可以可选地包括：前置驱动器，所述前置驱动器用于向所述晶体管当中的第三晶体管的栅极提供信号，其中，所述前置驱动器被安排成使得提供给所述第三晶体管的所述栅极的所述信号具有处于基于所述第一电压的值的电平与基于所述第二偏置电压的所述值的电平之间的信号摆幅。
在示例10中，如示例9所述的主题可以可选地包括：附加前置驱动器，所述附加前置驱动器用于向所述晶体管当中的第四晶体管的栅极提供信号，其中，所述附加前置驱动器被安排成使得提供给所述第四晶体管的所述栅极的所述信号具有处于基于所述第二电压的值的电平与基于所述第一偏置电压的所述值的电平之间的信号摆幅。
在示例11中，如示例6所述的主题可以可选地包括：输出节点，所述输出节点用于基于第一输入信号和第二输入信号提供输出信号，其中，所述晶体管包括：耦合在所述第一节点与所述输出节点之间的一对晶体管，所述一对晶体管包括所述第二晶体管以及具有用于接收所述第一信号的栅极的晶体管；以及耦合在所述输出节点与所述第二节点之间的附加的一对晶体管，所述一对晶体管包括所述第一晶体管以及具有用于接收所述第二信号的栅极的晶体管。
在示例12中，如示例11所述的主题可以可选地包括：第三节点，所述第三节点用于接收所述第一偏置电压，其中，所述偏置级包括偏置电压发生器，所述偏置电压发生器用于在所述偏置电压发生器的输出端生成所述第二偏置电压，所述偏置电压发生器包括具有耦合在所述第一与第三节点之间的第一电路部分的第一电路分支、以及具有耦合在所述第一与第二节点之间的第二电路部分的第二电路分支，并且其中，所述第一和第二电路部分具有匹配的电路结构，并且所述第二偏置电压的所述值是电流和所述第二电路部分两端电阻的函数。
在示例13中，如示例12所述的主题可以可选地包括：其中，所述偏置电压发生器进一步包括第三电路分支，所述第三电路分支耦合在所述第一与第二节点之间并且与所述第一和第二电路分支安排在一起，从而使得在所述第三电路分支中的节点处提供所述第二偏置电压。
在示例14中，如示例13所述的主题可以可选地包括：第一附加晶体管，所述第一附加晶体管耦合在所述第一节点与所述偏置电压发生器的所述输出端之间，所述第一附加晶体管被安排成作为反相器运行，所述反相器具有用于接收第一输入信号的输入端以及用于基于所述第一输入信号提供所述第一信号的输出端；第二附加晶体管，所述第二附加晶体管耦合在所述第二节点与所述输出级的所述第一晶体管的所述栅极之间，所述第二附加晶体管被安排成作为反相器运行，所述反相器具有用于接收第二输入信号的输入端以及用于基于所述第二输入信号提供所述第二信号的输出端。
在示例15中，如示例6所述的主题可以可选地包括：其中，所述第一节点被安排成用于接收所述第一电压，所述第一电压包括具有从大约2.7伏特至大约3.6伏特范围的电源电压。
在示例16中，如示例15所述的主题可以可选地包括：第三节点，所述第三节点用于接收具有大约1.8伏特的值的附加电源电压，其中，所述第一偏置电压的值基于所述附加电源电压的所述值。
示例17包括主题(比如设备、电路装置或电子系统装置、或机器)，所述主题包括：集成电路，所述集成电路包括用于接收电源电压的第一节点以及用于接收接地电势的第二节点；以及发射器，位于所述集成电路中，所述发射器包括用于发射信号的缓冲器，所述缓冲器包括：输出级，所述输出级包括耦合在所述第一节点与输出节点之间的第一对晶体管、以及耦合在所述输出节点与所述第二节点之间的第二对晶体管；以及偏置级，所述偏置级用于向所述第二对晶体管中的晶体管的栅极提供第一偏置电压并向所述第一对晶体管中的晶体管的栅极提供第二偏置电压，其中，所述第一和第二偏置电压中的每一个的值大于零，并且所述第二偏置电压的所述值基于所述电源电压的值和所述第一偏置电压的所述值。
在示例18中，如示例17所述的主题可以可选地包括：其中，所述第二偏置电压的所述值基于所述电源电压的所述值与所述第一偏置电压的所述值之差。
在示例19中，如示例17所述的主题可以可选地包括：其中，所述输出节点被安排成耦合至连接器，所述连接器包括以下各项中的至少一项：安全数字输入输出(SDIO)连接器、多媒体卡(MMC)连接器、通用串行总线(USB)连接器以及用户身份模块(SIM)连接器。
在示例20中，如示例17所述的主题可以可选地包括以下各项中的至少一项：耦合至所述集成电路的显示器以及耦合至所述集成电路的天线。
在示例21中，如示例17所述的主题可以可选地包括：其中，所述装置包括片上系统(SoC)，并且所述输出节点是所述SoC的输入/输出(I/O)焊盘的一部分。
示例22包括主题，所述主题包括一种运行缓冲器的方法，所述方法包括：向缓冲器的输出级的晶体管当中的第一晶体管的栅极提供第一偏置电压，所述晶体管耦合在具有电源电压的节点与地之间；基于所述电源电压和所述第一偏置电压生成第二偏置电压；以及向所述晶体管当中的第二晶体管的栅极提供所述第二偏置电压。
在示例23中，如示例22所述的主题可以可选地包括：提供所述第一偏置电压包括将所述第一晶体管的所述栅极耦合至附加电源电压，所述附加电源电压的值大于零且小于耦合至所述晶体管的所述电源电压的值。
在示例24中，如示例22所述的主题可以可选地包括：其中，提供所述第一偏置电压包括将所述第一晶体管的所述栅极耦合至基于带隙基准的电压发生器。
在示例25中，如示例22所述的主题可以可选地包括：其中，生成所述第二偏置电压包括：将来自偏置电压发生器的第一电路分支的电路部分的电流镜像至所述偏置电压发生器的第二电路分支的电路部分，所述第一电路分支耦合在具有所述电源电压的所述节点与所述第一晶体管的所述栅极之间，并且所述第一和第二电路分支的所述电路部分具有匹配的电路结构，并且其中，所述第二偏置电压基于所述匹配的电路结构两端电压的值。
如示例1至示例25所述的主题可以被组合为任意的组合。
上文描述和附图示展示了一些实施例，用于使本领域的技术人员能够实践本发明的实施例。其他实施例可以合并结构、逻辑、电、过程和其他改变。示例仅代表可能的变化。一些实施例的部分和特征可以包括在其他实施例的那些部分和特征中、或替代其他实施例的那些部分和特征。对本领域技术人员而言，在阅读和理解了以上说明之后，许多其他的实施例都将是明显的。因此，各实施例的范围由所附权利要求书、连同这样的权利要求书有权获得的等效物的全部范围来确定。
提供本摘要以允许读者断定本技术披露的本质和主旨。基于其将不被用于限制或者解释权利要求书的范围或者含义的理解提交所述摘要。据此将以下权利要求结合到具体实施方式中，其中每一项权利要求独立地代表一个单独的实施例。

Claims (25)

1.一种装置，包括：
第一节点，所述第一节点用于接收电源电压；
第二节点，所述第二节点用于接收被提供给串联耦合的多个晶体管中的第一晶体管的栅极的第一偏置电压；
第三节点，所述第三节点用于接收接地电势；
第一电路分支，所述第一电路分支耦合在所述第一与第二节点之间；以及
第二电路分支，所述第二电路分支耦合在所述第一与第三节点之间，
其中，所述第一和第二电路分支被安排成用于向所述多个晶体管中的第二晶体管的栅极提供第二偏置电压，使得所述第二偏置电压的值基于所述第一偏置电压的值。
2.如权利要求1所述的装置，其中，所述第二偏置电压的所述值基于所述电源电压的值与所述第一偏置电压的所述值之间的差。
3.如权利要求1所述的装置，其中，所述第一电路分支包括耦合在所述第一与第二节点之间的第一电路部分，所述第二电路分支包括耦合在所述第一与第三节点之间的第二电路部分，并且所述第一和第二电路部分具有匹配的电路结构。
4.如权利要求1所述的装置，进一步包括：第三电路分支，所述第三电路分支耦合在所述第一与第三节点之间并耦合至所述第一与第二电路分支，其中，第三电路分支包括用于提供所述第二偏置电压的节点。
5.如权利要求1所述的装置，其中，所述第一晶体管包括在所述多个晶体管中的一对晶体管中，所述一对晶体管耦合在所述第三节点与输入/输出(I/O)电路的输出节点之间，所述第二晶体管被包括在所述多个晶体管中的附加的一对晶体管中，并且所述附加的一对晶体管耦合在所述I/O电路的所述输出节点与所述第一节点之间。
6.一种装置，包括：
第一节点，所述第一节点用于接收第一电压；
第二节点，所述第二节点用于接收小于所述第一电压的第二电压；
输出级，所述输出级包括耦合在所述第一与第二节点之间的晶体管；以及
偏置级，所述偏置级用于向所述晶体管当中的第一晶体管的栅极提供第一偏置电压并向所述晶体管当中的第二晶体管的栅极提供第二偏置电压，并且第二偏执电压的值基于所述第一电压的值和所述第一偏置电压的值。
7.如权利要求6所述的装置，其中，所述第一电压包括第一电源电压，所述第二电压包括接地电势，并且所述第一偏置电压包括所述装置的第二电源电压。
8.如权利要求6所述的装置，其中，所述第一电压包括所述装置的第一电源电压，所述第二电压包括接地电势，并且所述第一偏置电压是从带隙基准电压中生成的。
9.如权利要求6所述的装置，进一步包括前置驱动器，所述前置驱动器用于向所述晶体管当中的第三晶体管的栅极提供信号，其中，所述前置驱动器被安排成使得提供给所述第三晶体管的所述栅极的所述信号具有处于基于所述第一电压的值的水平与基于所述第二偏置电压的所述值的水平之间的信号摆幅。
10.如权利要求9所述的装置，进一步包括附加前置驱动器，所述附加前置驱动器用于向所述晶体管当中的第四晶体管的栅极提供信号，其中，所述附加前置驱动器被安排成使得提供给所述第四晶体管的所述栅极的所述信号具有处于基于所述第二电压的值的水平与基于所述第一偏置电压的所述值的水平之间的信号摆幅。
11.如权利要求6所述的装置，进一步包括输出节点，所述输出节点用于基于第一输入信号和第二输入信号提供输出信号，其中，所述晶体管包括：
耦合在所述第一节点与所述输出节点之间的一对晶体管，所述一对晶体管包括所述第二晶体管以及具有用于接收所述第一信号的栅极的晶体管；以及
耦合在所述输出节点与所述第二节点之间的附加的一对晶体管，所述一对晶体管包括所述第一晶体管以及具有用于接收所述第二信号的栅极的晶体管。
12.如权利要求11所述的装置，进一步包括第三节点，所述第三节点用于接收所述第一偏置电压，其中，所述偏置级包括偏置电压发生器，所述偏置电压发生器用于在所述偏置电压发生器的输出处生成所述第二偏置电压，所述偏置电压发生器包括具有耦合在所述第一与第三节点之间的第一电路部分的第一电路分支、以及具有耦合在所述第一与第二节点之间的第二电路部分的第二电路分支，并且其中，所述第一和第二电路部分具有匹配的电路结构，并且所述第二偏置电压的所述值是电流和所述第二电路部分两端电阻的函数。
13.如权利要求12所述的装置，其中，所述偏置电压发生器进一步包括第三电路分支，所述第三电路分支耦合在所述第一和第二节点之间并且与所述第一和第二电路分支安排在一起，从而使得在所述第三电路分支中的节点处提供所述第二偏置电压。
14.如权利要求13所述的装置，进一步包括：
第一附加晶体管，所述第一附加晶体管耦合在所述第一节点与所述偏置电压发生器的所述输出之间，所述第一附加晶体管被安排成作为反相器运行，所述反相器具有用于接收第一输入信号的输入以及用于基于所述第一输入信号提供所述第一信号的输出；以及
第二附加晶体管，所述第二附加晶体管耦合在所述第二节点与所述输出级的所述第一晶体管的所述栅极之间，所述第二附加晶体管被安排成作为反相器运行，所述反相器具有用于接收第二输入信号的输入以及用于基于所述第二输入信号提供所述第二信号的输出。
15.如权利要求6所述的装置，其中，所述第一节点被安排成用于接收所述第一电压，所述第一电压包括具有从大约2.7伏特至大约3.6伏特范围的电源电压。
16.如权利要求15所述的装置，进一步包括第三节点，所述第三节点用于接收具有大约1.8伏特的值的附加电源电压，其中，所述第一偏置电压的值基于所述附加电源电压的所述值。
17.一种装置，包括：
集成电路，所述集成电路包括用于接收电源电压的第一节点以及用于接收接地电势的第二节点；以及
发射器，位于所述集成电路中，所述发射器包括用于发射信号的缓冲器，所述缓冲器包括：
输出级，所述输出级包括耦合在所述第一节点与输出节点之间的第一对晶体管、以及耦合在所述输出节点与所述第二节点之间的第二对晶体管；以及
偏置级，所述偏置级用于向所述第二对晶体管中的晶体管的栅极提供第一偏置电压并向所述第一对晶体管中的晶体管的栅极提供第二偏置电压，其中，所述第一和第二偏置电压中的每一个的值大于零，并且所述第二偏置电压的所述值基于所述电源电压的值和所述第一偏置电压的所述值。
18.如权利要求17所述的装置，其中，所述第二偏置电压的所述值基于所述电源电压的所述值与所述第一偏置电压的所述值之间的差。
19.如权利要求17所述的装置，其中，所述输出节点被安排成耦合至连接器，所述连接器包括以下各项中的至少一项：安全数字输入输出(SDIO)连接器、多媒体卡(MMC)连接器、通用串行总线(USB)连接器以及用户身份模块(SIM)连接器。
20.如权利要求17所述的装置，进一步包括以下各项中的至少一项：耦合至所述集成电路的显示器以及耦合至所述集成电路的天线。
21.如权利要求17所述的装置，其中，所述装置包括片上系统(SoC)，并且所述输出节点是所述SoC的输入/输出(I/O)焊盘的一部分。
22.一种方法，包括：
向缓冲器的输出级的晶体管当中的第一晶体管的栅极提供第一偏置电压，所述晶体管耦合在具有电源电压的节点与地之间；
基于所述电源电压和所述第一偏置电压生成第二偏置电压；以及
向所述晶体管当中的第二晶体管的栅极提供所述第二偏置电压。
23.如权利要求22所述的方法，其中，提供所述第一偏置电压包括将所述第一晶体管的所述栅极耦合至附加电源电压，所述附加电源电压的值大于零且小于耦合至所述晶体管的所述电源电压的值。
24.如权利要求22所述的方法，其中，提供所述第一偏置电压包括将所述第一晶体管的所述栅极耦合至基于带隙基准的电压发生器。
25.如权利要求22所述的方法，其中，生成所述第二偏置电压包括：将来自偏置电压发生器的第一电路分支的电路部分的电流镜像至所述偏置电压发生器的第二电路分支的电路部分，所述第一电路分支耦合在具有所述电源电压的所述节点与所述第一晶体管的所述栅极之间，并且所述第一和第二电路分支的所述电路部分具有匹配的电路结构，并且其中，所述第二偏置电压基于所述匹配的电路结构两端电压的值。
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