JPH01126822A - プログラマブル入力回路 - Google Patents
プログラマブル入力回路Info
- Publication number
- JPH01126822A JPH01126822A JP62286154A JP28615487A JPH01126822A JP H01126822 A JPH01126822 A JP H01126822A JP 62286154 A JP62286154 A JP 62286154A JP 28615487 A JP28615487 A JP 28615487A JP H01126822 A JPH01126822 A JP H01126822A
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- JP
- Japan
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- pld
- programmable
- input
- threshold
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000000872 buffer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＰＬＤ（プログラマブル・ロジック・デバイ
ス）に使用され、入力信号のしきい値をプログラマブル
に多種類に切り換えられるようにして、その用途を広げ
たプログラマブル入力回路に関するものである。
ス）に使用され、入力信号のしきい値をプログラマブル
に多種類に切り換えられるようにして、その用途を広げ
たプログラマブル入力回路に関するものである。
［従来の技術］
従来より、ユーザーがアプリケーション対応の論理機能
を手元で高集積度に実現する集積回路（ＩＣ）として、
ＰＬＤ（プログラマブル・ロジック・デバイス）が使用
されている。ＰＬＤは複数のプログラマブルな論理要素
を含み、さらにプログラマブルな配線によって各論理要
素の入出力が任意に結線できるようになっている。この
ＰＬＤに対する外部からの入力信号は、一般にインバー
タやバッファなどの入力回路を介してＰＬＤの内部に接
続されている。
を手元で高集積度に実現する集積回路（ＩＣ）として、
ＰＬＤ（プログラマブル・ロジック・デバイス）が使用
されている。ＰＬＤは複数のプログラマブルな論理要素
を含み、さらにプログラマブルな配線によって各論理要
素の入出力が任意に結線できるようになっている。この
ＰＬＤに対する外部からの入力信号は、一般にインバー
タやバッファなどの入力回路を介してＰＬＤの内部に接
続されている。
第２図（ａ） 、 （ｂ）は従来の入力回路の例を示す
回路図である。（ａ）はインバータを示し、入力信号Ａ
はｎチャネルＭＯ８型ＦＥＴ １００とｐチャネルＭＯ
８型ＦＥ、Ｔ１０１の特性で定まる一つのしきい値でそ
の出力を反転する。これに対しくｂ）では、２つのｐチ
ャネルＭＯ８型ＦＥＴＩ ０２，１０３を、それぞれス
イッチ素子１０４，１０５を直列に接続した後並列に接
続し、ｎチャネルＭＯ８型ＦＥＴ１０６に接続する。ス
イッチ素子１０４，１０５はそれぞれメモリ素子１０７
，１０８でオン／オフを制御され、片側のＦＥＴのみ生
かすか、両方生かすかを決めることによって、入出力特
性を変化させることにより、しきい値を２種類に変化で
きるようにしている。
回路図である。（ａ）はインバータを示し、入力信号Ａ
はｎチャネルＭＯ８型ＦＥＴ １００とｐチャネルＭＯ
８型ＦＥ、Ｔ１０１の特性で定まる一つのしきい値でそ
の出力を反転する。これに対しくｂ）では、２つのｐチ
ャネルＭＯ８型ＦＥＴＩ ０２，１０３を、それぞれス
イッチ素子１０４，１０５を直列に接続した後並列に接
続し、ｎチャネルＭＯ８型ＦＥＴ１０６に接続する。ス
イッチ素子１０４，１０５はそれぞれメモリ素子１０７
，１０８でオン／オフを制御され、片側のＦＥＴのみ生
かすか、両方生かすかを決めることによって、入出力特
性を変化させることにより、しきい値を２種類に変化で
きるようにしている。
「発明が解決しよう七する問題点１
しかしながら、上記従来の技術におけるＰＬＤの入力回
路では、以下のことが問題になっていた。
路では、以下のことが問題になっていた。
（１）しきい値電圧の値は、入力回路のインバータ等を
構成する素子特性に依存するため、任意の値とすること
が不可能であり、また、しきい値電圧の変更もせいぜい
２種類程度が限度であった。
構成する素子特性に依存するため、任意の値とすること
が不可能であり、また、しきい値電圧の変更もせいぜい
２種類程度が限度であった。
（２）しかも、しきい値の設定は固定的なものであり、
ダイナミックに切り換えることができないので、例えば
入力回路にヒステリシス特性を持たせたり、ＣＲ発振器
等をＰＬＤを使用して実現することは困難であった。
ダイナミックに切り換えることができないので、例えば
入力回路にヒステリシス特性を持たせたり、ＣＲ発振器
等をＰＬＤを使用して実現することは困難であった。
以上のように、従来の入力回路では、ＰＬＤの利用範囲
を狭めるという問題点があった。
を狭めるという問題点があった。
本発明は、上記問題点を解決するために創案されたもの
で、多数のしきい値電圧を１０グラマプルに切り換えら
れるようにして、ＰＬＤの利用範囲を広げることを可能
にしたプログラマブル入力回路を提供することを目的と
する。
で、多数のしきい値電圧を１０グラマプルに切り換えら
れるようにして、ＰＬＤの利用範囲を広げることを可能
にしたプログラマブル入力回路を提供することを目的と
する。
［問題点を解決するための手段］
上記の目的を達成するための本発明のプログラマブル入
力回路の構成は、 プログラマブル・ロジック・デバイスの入力端子に接続
されるプログラマブル入力回路であって、複数のしきい
値電圧を発生する手段と、しきい値選択信号により一つ
の上記しきい値電圧を選択する手段と、 上記選択されたしきい値電圧と上記入力端子の入力信号
とを比較人力に接続したコンパレータとを備え、 上記しきい値選択信号は上記プログラマブル・ロジック
・デバイス内部でプログラマブルに発生されることを特
徴とする。
力回路の構成は、 プログラマブル・ロジック・デバイスの入力端子に接続
されるプログラマブル入力回路であって、複数のしきい
値電圧を発生する手段と、しきい値選択信号により一つ
の上記しきい値電圧を選択する手段と、 上記選択されたしきい値電圧と上記入力端子の入力信号
とを比較人力に接続したコンパレータとを備え、 上記しきい値選択信号は上記プログラマブル・ロジック
・デバイス内部でプログラマブルに発生されることを特
徴とする。
［作用］
本発明は、しきい値電圧を発生する手段で複数の電圧を
発生し、これをしきい値選択信号に基づいて特定の電圧
を選択してしきい値電圧とし、このしきい値電圧による
入力信号の反転をコンパレータの比較作用を用いて行う
。コンパレータによる入力信号の反転の際のしきい値電
圧はその特性に依存することがなく、コンパレータ外か
ら任意の値で入力可能になる。また、しきい値選択信号
は、ＰＬＤのプログラマブルな機能によって、固定的に
もまたは論理要素などからダイナミックにもプログラマ
ブルに発生させることと相俟って、その利用範囲を広げ
る。
発生し、これをしきい値選択信号に基づいて特定の電圧
を選択してしきい値電圧とし、このしきい値電圧による
入力信号の反転をコンパレータの比較作用を用いて行う
。コンパレータによる入力信号の反転の際のしきい値電
圧はその特性に依存することがなく、コンパレータ外か
ら任意の値で入力可能になる。また、しきい値選択信号
は、ＰＬＤのプログラマブルな機能によって、固定的に
もまたは論理要素などからダイナミックにもプログラマ
ブルに発生させることと相俟って、その利用範囲を広げ
る。
［実施例］
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第１図は本発明の一実施例を示すプログラマブル入力回
路の回路図である。本実施例は、しきい値電圧発生手段
として複数の直列抵抗による抵抗分圧回路１と、アナロ
グスイッチ素子などから成るしきい値選択回路２と、コ
ンパレータ３とから成る。このプログラマブル入力回路
は、図示しないＰＬＤ内部に組み込まれる。
路の回路図である。本実施例は、しきい値電圧発生手段
として複数の直列抵抗による抵抗分圧回路１と、アナロ
グスイッチ素子などから成るしきい値選択回路２と、コ
ンパレータ３とから成る。このプログラマブル入力回路
は、図示しないＰＬＤ内部に組み込まれる。
抵抗分圧回路１は、回路電源ＶＤＤとＧＮＤ（グランド
）間に直列に接続された抵抗Ｒ、、Ｒｔ 、 Ｒｓ 。
）間に直列に接続された抵抗Ｒ、、Ｒｔ 、 Ｒｓ 。
Ｒ，、Ｒ５で構成され、各接続点ａ、ｂ、ｃ、ｄ点から
複数（４つ）のしきい値電圧を得る。ａ、ｂ、ｃ、ｄの
各点の電圧は、各抵抗Ｒ１〜Ｒ５の値を任意に設定する
ことによって、任意に定めることができる。
複数（４つ）のしきい値電圧を得る。ａ、ｂ、ｃ、ｄの
各点の電圧は、各抵抗Ｒ１〜Ｒ５の値を任意に設定する
ことによって、任意に定めることができる。
しきい値選択回路２は、２→４ラインのデコーダ２１と
、ＦＥＴなどのパストランジスタで構成されたアナログ
スイッチ２２ａ、２２ｂ、２２ｃ、２２ｄとから成る。
、ＦＥＴなどのパストランジスタで構成されたアナログ
スイッチ２２ａ、２２ｂ、２２ｃ、２２ｄとから成る。
デコーダ２１は、２ビツトのしきい値選択信号を４本の
ラインにデコードし、そのデコード出力はそれぞれ特定
のアナログスイッチ２２ａ、２２ｂ、２２ｃ、２２ｄの
制御端子へ接続され、いずれか一つのアナログスイッチ
にハイレベルを与えてそのアナログスイッチのみを導通
させる。
ラインにデコードし、そのデコード出力はそれぞれ特定
のアナログスイッチ２２ａ、２２ｂ、２２ｃ、２２ｄの
制御端子へ接続され、いずれか一つのアナログスイッチ
にハイレベルを与えてそのアナログスイッチのみを導通
させる。
アナログスイッチ２２ａの入力側は抵抗分圧回路のａ点
に接続され、同じく２２ｂはｂ点に、２２Ｃは０点に２
２ｄはｄ点に接続される。これらのアナログスイッチ２
２ａ、２２ｂ、２２ｃ、２２ｄの出力側は共通に接続さ
れて、後記するコンパレータの一端子に接続される。
に接続され、同じく２２ｂはｂ点に、２２Ｃは０点に２
２ｄはｄ点に接続される。これらのアナログスイッチ２
２ａ、２２ｂ、２２ｃ、２２ｄの出力側は共通に接続さ
れて、後記するコンパレータの一端子に接続される。
上記における２ビツトのしきい値選択信号は、ＰＬＤを
構成する図示しないプログラマブルな論理要素やプログ
ラマブルな配線を介して固定的にあるいはダイナミック
に与えられる。
構成する図示しないプログラマブルな論理要素やプログ
ラマブルな配線を介して固定的にあるいはダイナミック
に与えられる。
コンパレータ３は演算増幅器等で構成され、子端子には
入力端子４が接続され、一端子には前述したしきい値選
択回路２の選択出力が接続されて、選択されたしきい値
電圧が入力される。入力端子４から入力される入力信号
は、上記しきい値電圧と比較されて、その比較結果によ
りコンパレータ２の出力が反転される。
入力端子４が接続され、一端子には前述したしきい値選
択回路２の選択出力が接続されて、選択されたしきい値
電圧が入力される。入力端子４から入力される入力信号
は、上記しきい値電圧と比較されて、その比較結果によ
りコンパレータ２の出力が反転される。
上記構成の実施例の作用を述べる。コンパレータ３によ
る入力信号の反転の際のしきい値電圧は、比較電圧とし
てコンパレータ外から与えることができるので、従来の
ように反転を行う回路の入出力特性に依存することがな
く、任意の値とすることができるようになり、多数の値
を選択することを可能にする。しかも、その選択を指示
するしきい値選択信号は、ＰＬＤのプログラマブルな機
能によってダイナミックに与えることが可能であるから
、例えば入力信号の立ち上がりに対するしきい値電圧を
高く設定し、コンパレータ３の出力が反転した後は、そ
の入力信号の立ち下がりに対してそのしきい値電圧を低
く設定することにより、ヒステリシス特性を自由に持た
せることができる。
る入力信号の反転の際のしきい値電圧は、比較電圧とし
てコンパレータ外から与えることができるので、従来の
ように反転を行う回路の入出力特性に依存することがな
く、任意の値とすることができるようになり、多数の値
を選択することを可能にする。しかも、その選択を指示
するしきい値選択信号は、ＰＬＤのプログラマブルな機
能によってダイナミックに与えることが可能であるから
、例えば入力信号の立ち上がりに対するしきい値電圧を
高く設定し、コンパレータ３の出力が反転した後は、そ
の入力信号の立ち下がりに対してそのしきい値電圧を低
く設定することにより、ヒステリシス特性を自由に持た
せることができる。
本実施例は、これらの特性を生かすことにより、簡単な
Ａ／Ｄコンバータや発振回路等が実現可能になる。
Ａ／Ｄコンバータや発振回路等が実現可能になる。
なお、各回路は上記実施例に限定するものではなく、例
えばしきい値電圧発生手段を加算回路で構成し、その加
算入力をしきい値選択手段で組み合わせ加算するように
構成して、しきい値電圧を得ることも可能である。この
ように、本発明はその主旨に沿って種々に応用され、実
施態様を取り得るものである。
えばしきい値電圧発生手段を加算回路で構成し、その加
算入力をしきい値選択手段で組み合わせ加算するように
構成して、しきい値電圧を得ることも可能である。この
ように、本発明はその主旨に沿って種々に応用され、実
施態様を取り得るものである。
［発明の効果］
以上の説明で明らかなように、本発明のプログラマブル
入力回路によれば、入力信号に対するしきい値電圧を任
意かつ多数の値に切り換え可能になり、しかもＰＬＤの
プログラマブルな機能を生かして、ダイナミックにも固
定的にも自由に切り換えることができ、ＰＬＤの利用範
囲を広げることができる。
入力回路によれば、入力信号に対するしきい値電圧を任
意かつ多数の値に切り換え可能になり、しかもＰＬＤの
プログラマブルな機能を生かして、ダイナミックにも固
定的にも自由に切り換えることができ、ＰＬＤの利用範
囲を広げることができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す回路図、第２図（ａ）
、 （ｂ）はＰＬＤの入力回路の従来例を示す回路図
である。 １・・・抵抗分圧回路（しきい値電圧を発生する手段）
、２・・・しきい値電圧選択回路、３・・・コンパレー
タ、４・・・入力端子。
、 （ｂ）はＰＬＤの入力回路の従来例を示す回路図
である。 １・・・抵抗分圧回路（しきい値電圧を発生する手段）
、２・・・しきい値電圧選択回路、３・・・コンパレー
タ、４・・・入力端子。
Claims (1)
- 【特許請求の範囲】 プログラマブル・ロジック・デバイスの入力端子に接続
されるプログラマブル入力回路であって、複数のしきい
値電圧を発生する手段と、 しきい値選択信号により一つの上記しきい値電圧を選択
する手段と、 上記選択されたしきい値電圧と上記入力端子の入力信号
とを比較入力に接続したコンパレータとを備え、 上記しきい値選択信号は上記プログラマブル・ロジック
・デバイス内部でプログラマブルに発生されることを特
徴とするプログラマブル入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286154A JPH01126822A (ja) | 1987-11-12 | 1987-11-12 | プログラマブル入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286154A JPH01126822A (ja) | 1987-11-12 | 1987-11-12 | プログラマブル入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01126822A true JPH01126822A (ja) | 1989-05-18 |
Family
ID=17700638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62286154A Pending JPH01126822A (ja) | 1987-11-12 | 1987-11-12 | プログラマブル入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01126822A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0311823A (ja) * | 1989-05-27 | 1991-01-21 | Samsung Electron Co Ltd | Ｃｍｏｓ入力バッファ回路 |
| JPH04109711A (ja) * | 1990-08-29 | 1992-04-10 | Nec Ic Microcomput Syst Ltd | 入力バッファ回路 |
| JP2002246891A (ja) * | 2001-02-16 | 2002-08-30 | Mitsubishi Electric Corp | 入力バッファ回路および半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137328A (ja) * | 1982-02-10 | 1983-08-15 | Nec Corp | 入力回路 |
| JPS5921128A (ja) * | 1982-07-26 | 1984-02-03 | Nec Ic Microcomput Syst Ltd | 電界効果半導体装置 |
-
1987
- 1987-11-12 JP JP62286154A patent/JPH01126822A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137328A (ja) * | 1982-02-10 | 1983-08-15 | Nec Corp | 入力回路 |
| JPS5921128A (ja) * | 1982-07-26 | 1984-02-03 | Nec Ic Microcomput Syst Ltd | 電界効果半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0311823A (ja) * | 1989-05-27 | 1991-01-21 | Samsung Electron Co Ltd | Ｃｍｏｓ入力バッファ回路 |
| JPH04109711A (ja) * | 1990-08-29 | 1992-04-10 | Nec Ic Microcomput Syst Ltd | 入力バッファ回路 |
| JP2002246891A (ja) * | 2001-02-16 | 2002-08-30 | Mitsubishi Electric Corp | 入力バッファ回路および半導体装置 |
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