JPH01311723A - 構成を変更可能な論理要素 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数の論理機能をその物理的構造を変化させ
ることなく実現するコンフィグラブル論理要素に関し、
特に回路要素の使用効率を高めることかできるコンフィ
グラブル論理要素に関するしのである。

［従来の技術］ 従来より、デツプ内に記憶された制御ビットらしくはチ
ップに伝送された制御ピットに応して作動するスイッチ
によって、チップ内の回路要素を電気的に相互接続する
ことにより、その物理的構造を変化させることなく複数
の論理機能のいずれをも実現し得ろように構成されたコ
ンフィグラブル論理要素が提案されている。

第２図は従来例のコンフィグラブル論理要素のブロック
図であり、特開昭６１−２２４５２０号公報に開示され
たものである。これによると、コンフィグラブル論理要
素＋００は、コンフィグラブル組み合せ論理回路１０１
．コンフィグラブル記憶回路Ｉ０２．コンフィグラブル
出力選択論理回路＋０３を有し、これら各回路要素の状
態が制御ビットにより制御される。コンフィグラブル記
憶回路！０２からのＭ個のフィードバック信号Ｑと共に
コンフィグラブル論理要素＋００に送られるＮｇの入力
信号Ａ、Ｂ、Ｃ，Ｄは、コンフィグラブル組み合せ論理
回路１０１への入力信号とされる。コンフィグラブル組
み合せ論理回路１０１は、Ｍ＋Ｎ個のバイナリ入力信号
の内からに個（Ｋ≦Ｍ十Ｎ）の信号を選択し、Ｋ個のバ
イナリ信号の少なくとら一部の関数としての相異なる２
組の出力信号Ｆ、Ｇを発生する。この出力信号Ｆ。

Ｇと入力信号Ａ、Ｂ、Ｃ，Ｄの一部かコンフィグラブル
記憶回路１０２の入力信号となる。コンフィグラブル出
力選択論理回路１０３は、コンフィグラブル組み合せ論
理回路ｌｏｔの出力信号Ｆ。

Ｇ＆びコンフィグラブル記憶回路１０２の出力信号Ｑか
ら選択された外部出力信号Ｘ、Ｙを外部へ出力するしの
である。

［発明が解決しようとする課題］ しかしながら、上記従来の技術におけるコンフィグラブ
ル論理要素では、コンフィグラブル出力選択論理回路＋
０３によって外部出力数か制限されること、およびコン
フィグラブル組み合せ論理回路１０１の出力信号Ｆ、Ｇ
の反転信号が外部出力（Ｘ、Ｙ）できないことが問題点
となっていた。

叩ら、外部出力数の制限は、コンフィグラブル組み合せ
論理回路＋０１だけないしはコンフィグラブル記憶回路
１０２だけを使用する場合に、使用しない回路側の出力
が取り出せないため、その回路側が他に使用できず、チ
ップの使用効率を低下させたり、コンフィグラブル組み
合せ論理回路ｌＯ１の出力信号とコンフィグラブル記憶
回路Ｉ０２の出力信号の両方使用したい場合にら、必要
な出力信号が取り出せないため、片方の回路を別なコン
フィグラブル論理要素で実現しなければならないことが
生じ、同じくデツプの使用効率を低下させたりする。ま
た、コンフィグラブル組み合せ論理回路＋０１の出力信
号Ｆ、Ｇの反転信号が外部出力できないことは、コンフ
ィグラブル組み合せ論理回路１０１の積項数が不足する
場合に、入力信号（Ａ、Ｂ、Ｃ，Ｄ）の積和を積和の反
転信号の積の反転信号によってまかなえる手法が使えず
、他のコンフィグラブル組み合せ論理要素等において補
完することになり、組み込める論理機能の数を少なくし
てしまい、結果的にチップの使用効率を低下させる要因
となる。

本発明は、上記問題点を解決するために創案されたらの
で、チップ内の回路要素の使用効率を高めることを可能
にするコンフィグラブル論理要素を提供することを目的
とする。

し課題を解決するための手段］ 上記の目的を達成するための本発明のコンフィグラブル
論理要素の構成は、 Ｎ個の入力信号とＭ個のフィードバック信号からに個の
組み合せ論理出力信号を実現するコンフィグラブル組み
合せ論理手段と、 １９］以上の記憶素子を含みその出力信号を上記フィー
ドバック信号とするとともに、前記組み合せ論理出力信
号と前記フィードバック信号とＬ個の入力信号とから前
記記憶素子の入力信号を人力選択手段により選択し、そ
の記憶素子の正論理出力信号または負論理出力信号を出
力選択手段により選択して外部出力信号とするコンフィ
グラブル記憶手段と、 前記組み合せ論理出力信号を反転または非反転して外部
出力信号とするコンフィグラブル反転手段とを有するこ
とを特徴とする。

［作用］ 本発明は、コンフィグラブル記憶回路の正または負の論
理出力信号を外部出力することができるようにするとと
もに、コンフィグラブル反転手段によってコンフィグラ
ブル組み合せ論理手段の出力信号の一部または全てを反
転または非反転して外部出力することができるようにす
ることにより、全ての出力信号について正または負もし
くは反転または非反転した信号として使用可能にし、各
回路の使用に際して自由度を与えて使用効率を高め得る
ようにする。

［実施例］ 以下、本発明の実施例を図面に基づいて詳細に説明する
。

第１図は本発明の一実施例の回路構成を示すコンフィグ
ラブル論理要素のブロック図である。Ｉはコンフィグラ
ブル組み合せ論理回路、２はコンフィグラブル記憶回路
、３はコンフィグラブル反転回路である。

コンフィグラブル組み合せ論理回路ｌは、外部からの４
つの入力信号Ａ、Ｂ、Ｃ，Ｄとコンフィグラブル記憶回
路２からの２つのフィードバック信号Ｑ、Ｓを人力とし
、これらの入力の任意の組み合せに対し独立した４つの
論理出力信号Ｆ、Ｇ。

Ｈｌｒを発生する機能を有する。コンフィグラブル組み
合せ論理回路１としては、代表的なものとしてプログラ
マブルな積項線を有するＡＮＤ平面およびＯＲ平面など
から成るＰＬＡ　（プログラマブル　ロジック　アレイ
）や、各、入力の組み合せ毎の論理仕様を記憶するメモ
リを備えてテーブルルックアップ方式で論理出力を得る
ものなど、種々の公知の手段が使用できる。

コンフィグラブル記憶回路２は、２つの記憶素子２１．
２２と、この各記憶素子２１．２２への入力信号Ｊ、Ｐ
を選択する入力選択回路２３と、各記憶素子２１．２２
の正論理出力信号Ｑ、Ｓまたは負論理出力信号Ｒ，Ｔの
いずれかを図示されない制御ビットにより選択して外部
出力信号Ｕ。

■とする出力選択回路２４．２５から成る。各記憶素子
２１．２２の出力信号１例えば各正論理出力信号Ｑ、Ｓ
は、コンフィグラブル組み合せ論理回路１へのフィード
バック信号とする。入力選択手段２３は、各記憶素子２
１．２２の出力信号。

例えば各正論理出力信号Ｑ、Ｓと、コンフィグラブル組
み合せ論理回路１の出力信号Ｐ、Ｇ、Ｈ。

■と、外部入力信号Ｅなどから図示しない制御ビットに
よって記憶素子２１への入力信号Ｊと記憶素子２２への
入力信号Ｐを選択する。

コンフィグラブル反転回路３は、コンフィグラブル組み
合せ論理回路１の各出力信号Ｆ、Ｇ、Ｉ−Ｉ。

■毎に設けられたインバータ３１，３２，３３゜３４と
２人力ｌ出力のセレクタ３５，３６．３７゜３８とから
成り、それぞれのセレクタ３５．３６゜３７．３８が各
出力信号Ｆ、Ｇ、Ｈ，Ｉとそれをインバータ３１，３２
，３３．３４で反転した信号とを図示されない制御ビッ
トで選択して外部出力信号ｗ、ｘ、ｙ、ｚとする。

以上における制御ビットは、回路内のメモリ等にプログ
ラマブルに記憶して与えても良いし、または外部から与
えられるように構成しても良い。

以上のように構成した実施例の作用を述べる。

本実施例は、コンフィグラブル記憶回路２の出力選択回
路２４．２５により、各記憶素子２１．２２の論理出力
信号がそれぞれ独立に正論理または負論理のいずれでも
外部出力することが可能であると同時に、入力選択回路
２３を介して記憶素子２１．２２への入力信号となるコ
ンフィグラブル組み合せ論理回路Ｉの出力信号Ｐ、Ｇ、
Ｈ，Ｉが、それぞれ独立にコンフィグラブル反転回路３
を介して反転または非反転のいずれでも外部出力するこ
とが可能となっている。各々の出力が全て独立して使用
できることは、コンフィグラブル組み合仕論理回路ｌだ
けないしはコンフィグラブル記憶回路２だけを使用する
場合に、他の回路も無駄にすることなく有効に使用でき
るようにするとともに、両回路を接続して使用する場合
１例えばカウントと表示を行う場合のように、記憶素子
２１゜２２の状態出力（Ｕ、Ｖ）とその組み合せによる
条件出力（Ｗ、Ｘ、Ｙ、Ｚ）の両方の出力を必要とする
場合において、外部出力数の制限のためだけにわざわざ
複数の論理要素を使用するような事態をなくし、一つの
論理要素だけで所望の機能を実現できるようにする。ま
た、各出力が正論理または負論理もしくは反転または非
反転のいずれでも出力できることは、例えばデコーダ回
路（Ｔ１社製５Ｎ７４１３８）の出力（Ｙｏ＝Ｇ＋Ａ＋
Ｂ＋Ｃ）のように論理和（ＯＲ）形式のものをＹ。

＝Ｇ−Ａ−Ｂ−Ｃというように論理積形式にすることが
可能になり、コンフィグラブル組み合せ論理回路■にお
ける積項数を少なくすること（圧縮）ができるようにな
る。そのため、より多くの組み合せ論理の作成を可能に
することができ、チップの使用効率を高めることができ
る。

なお、上記実施例において、入力信号数や出力信号数、
フィードバック信号数、記憶素子数等は任意に拡張また
は減少できることは明らかである。

このように、本発明はその主旨に沿って種々に応用され
、種々の実施聾様を取り得るらのである。

［発明の効果］ 以上の説明で明らかなように、本発明のコンフィグラブ
ル論理要素によれば、コンフィグラブル組み合せ論理手
段とコンフィグラブル記憶手段の出力が独立して外部出
力できるので、それらの各手段を使用する際の自由度が
生じ、回路要素を無駄なく有効に使用できる効果を有す
る。また、その外部出力が反転または非反転もしくは正
論理または負論理のいずれも選択可能なので、ＯＲ回路
のような論理回路の圧縮が可能になり、それだけ多くの
論理機能の実現を可能にする効果を有する。

上記の効果によって、本発明はチップの回路要素の使用
効率を高めることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路構成を示すブロック図
、第２図はコンフィグラブル論理要素の従来例を示すブ
ロック図である。 ！・・・コンフィグラブル組み合せ論理回路、２・・・
コンフィグラブル記憶回路、３・・・コンフィグラブル
反転回路、２１．２２・・・記憶素子、２３・・人力選
択回路、２４．２５・・・出力選択回路。

Claims (1)

【特許請求の範囲】
1. （１）Ｎ個の入力信号とＭ個のフィードバック信号から
   Ｋ個の組み合せ論理出力信号を実現するコンフィグラブ
   ル組み合せ論理手段と、 １個以上の記憶素子を含みその出力信号を上記フィード
   バック信号とするとともに、前記組み合せ論理出力信号
   と前記フィードバック信号とＬ個の入力信号とから前記
   記憶素子の入力信号を入力選択手段により選択し、その
   記憶素子の正論理出力信号または負論理出力信号を出力
   選択手段により選択して外部出力信号とするコンフィグ
   ラブル記憶手段と、 前記組み合せ論理出力信号を反転または非反転して外部
   出力信号とするコンフィグラブル反転手段とを有するこ
   とを特徴とするコンフィグラブル論理要素。