JPH04196917A - フリップフロップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路等において用いられるフリッ
プフロップ回路に関し、特に複数の入力信号についてＮ
ＯＲ演算を行なった結果を、クロック入力のタイミング
で取込み出力側に伝達するフリップフロップ回路の構成
に関する。

〔従来の技術〕

従来この種の回路機能を達成しようとする場合には、第
３図に示したように単一入力のＤ形フリップフロップ回
路１０とは別にＮＯＲ演算回路２０を設け、複数の入力
信号についてＮＯＲ演算回路２０において演算した結果
を、Ｄ形フリ・ツブフロップ回路の制御入力りとして取
込む構成かとられていた。

第４図に、入力信号をＤｉ、Ｄ２の２入力とした場合に
ついて具体的な回路構成を示す。同図は、ＮＯＲ演算回
路２０をＮＯＲゲート２１て構成し、Ｄ形フリップフロ
ップ回路１０として、６個のＮＯＲゲート１１〜１６か
らなる構成を用いている。

〔発明が解決しようとする課題〕

このように従来の回路構成では、単一入力のフリップフ
ロップ回路の前段にＮＯＲ演算を行なうゲートを別にも
つため、本来の単一入力δフ１シ・ツブフロップ回路そ
のものと比較して、クロ・ツク入力端子Ｃに対する制御
入力のセ・ソトア・ツブ時間を長く設定しなければなら
ない、トグル周期か長くなる、またゲート数か多くなり
消費電力や占有面積が大きくなるなどの問題があり、集
積回路を高速化・高集積化する上で妨げとなっていた。

〔課題を解決するための手段〕

この発明は、Ｄ形フリップフロップ回路において、制御
入力部に論理和演算機能を有するゲートを用い、従来Ｎ
ＯＲ演算回路の入力となるべき複数の信号をこれに直接
入力する構成としたものである。

上記論理和演算機能を有するゲートには、ＯＲゲートお
よびＮＯＲゲートを含み、例えば前述したような６個の
ＮＯＲゲートを用いた回路構成か利用できる。

〔作用〕

フリップフロップ回路の制御入力部を構成する１つの論
理ゲートに複数の入力信号か入力すると、そこで論理和
演算が行なわれるが、それは同時にフリップフロップ回
路への制御信号の取込みともなっている。

〔実施例〕

第１図にこの発明の一実施例を示す。本実施例のフリッ
プフロップ回路は、第１ないし第６のＮＯＲゲート１〜
６からなり、第４図のフリップフロップ回路１０との相
違は、第４のＮＯＲゲート４が外部からの複数（本実施
例では２つ）の入力信号Ｄｉ、Ｄ２を直接受ける構成を
とっていることである。

本実施例の回路が、第４図の回路と論理的に等価である
ことを下記に説明する。

今、本実施例および第４図のフリップフロップ回路のそ
れぞれにおける第４のＮＯＲゲート４゜１４に着目して
、その出力をｚ、ｚ’　、第３のＮＯＲゲート３，１３
からの入力をｘ、ｘ’　　とすると、本実施例および第
４図の回路について、それぞれ第１表および第２表に示
すような真理値表が得られる。

第１表 第２表 画表から明らかなように、入力信号Ｄｌ、Ｄ２に対し、
第４図で第５のＮＯＲゲート１５の出力として得られる
Ｑ出力と同じＱ出力が、本実施例では第６のＮＯＲゲー
ト６の出力として得られる。

しかも、第４図の従来例では入力信号ＤＩ。

Ｄ２をいったんＮＯＲ演算回路２０に入力してＮＯＲ演
算を行なってから、その結果をフリップフロップ回路１
０の制御入力部を構成する第４のＮＯＲゲート１４に入
力するという２段構えになっていたのに対し、本実施例
ではフリップフロップ回路の制御入力部を構成する第４
のＮＯＲゲート４に直接入力するため、従来問題であっ
た制御入力のセットアツプ時間およびトグル周期の増大
が回避される。また、ＮＯＲ演算回路２０を別に設ける
必要がないため、消費電力や占有面積の増大もほとんど
問題とならない。

第２図に、他の実施例として独立したプリセット入力（
ＰＲ）端子およびクリア入力（ＣＬＲ）端子を付加して
使いやすくした例を示す。

以上、２入力の場合について述べたが３入力以上につい
ても同様である。

〔発明の効果〕

以上のようにこの発明によれば、Ｄ形フリップフロップ
回路において、制御入力部に論理和演算機能を有するゲ
ートを用い、ＮＯＲ演算の対象となる複数の信号を直接
入力する構成としたことにより、複数の入力信号のＮＯ
Ｒ演算を行ない、それをクロック入力のタイミングで取
込んで出力に伝達する回路機能を、単なる単一入力のＤ
形フリップフロップと同じセットアツプ時間およびトグ
ル周期で、しかも消費電力や占有面積の増加をほとんど
伴わすに実現することか可能となり、集積回路を高速化
・高集積化できる効果かある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は他
の実施例を示す回路図、第３図および第４図は従来例を
示すブロック図および回路図である。 １〜６・第１ないし第６のＮＯＲゲート。 代理人弁理士　　　良否用　　芳　　樹間　　　　　　
　　　塩　　　１）　　辰　　　也実施例 第１図 実施例 第２図

Claims (1)

1. 【特許請求の範囲】 １、複数の論理ゲートからなり、複数の信号のＮＯＲ演
   算結果を制御入力としてクロック入力のタイミングで取
   込み出力側に伝達するＤ形フリップフロップ回路におい
   て、制御入力部に論理和演算機能を有するゲートを用い
   、このゲートに、上記ＮＯＲ演算の対象となるべき複数
   の信号を直接入力するものとしたことを特徴とするフリ
   ップフロップ回路。 ２、制御入力部の論理和演算機能を有するゲートがＮＯ
   Ｒゲートであることを特徴とする請求項１記載のフリッ
   プフロップ回路。 ３、すべての論理ゲートがＮＯＲゲートであることを特
   徴とする請求項１記載のフリップフロップ回路。 ４、複数の信号のＮＯＲ演算結果を制御入力としてクロ
   ック入力のタイミングで取込み出力側に伝達するＤ形フ
   リップフロップ回路において、第１のＮＯＲゲートと、 第１のＮＯＲゲートの出力を第１の入力とし出力を第１
   のＮＯＲゲートの第１の入力とする第２のＮＯＲゲート
   と、 第２のＮＯＲゲートの出力を第１の入力とする第３のＮ
   ＯＲゲートと、 第３のＮＯＲゲートの出力を第１の入力とし出力を第１
   および第３のＮＯＲゲートの第２の入力とする第４のＮ
   ＯＲゲートと、 第４のＮＯＲゲートの出力を第１の入力とする第５のＮ
   ＯＲゲートと、 第３および第５のＮＯＲゲートの出力を第１および第２
   の入力とし出力を第５のＮＯＲゲートの第２の入力とす
   る第６のＮＯＲゲートとを備え、第４のＮＯＲゲートに
   、第１の入力の他に上記ＮＯＲ演算の対象となるべき複
   数の信号を直接入力するための複数の入力端子を設ける
   とともに、第２および第３のＮＯＲゲートにクロック入
   力端子を別に設けてなるフリップフロップ回路。 ５、さらに、第１、第３および第５のＮＯＲゲートにプ
   リセット入力端子を設けるとともに、第２、第４および
   第６のＮＯＲゲートにクリア入力端子を設けたことを特
   徴とする請求項４記載のフリップフロップ回路。