JPH01134622A - プログラマブル論理素子 - Google Patents
プログラマブル論理素子Info
- Publication number
- JPH01134622A JPH01134622A JP62293721A JP29372187A JPH01134622A JP H01134622 A JPH01134622 A JP H01134622A JP 62293721 A JP62293721 A JP 62293721A JP 29372187 A JP29372187 A JP 29372187A JP H01134622 A JPH01134622 A JP H01134622A
- Authority
- JP
- Japan
- Prior art keywords
- output
- programmable logic
- flip
- logic element
- programmable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、複数のフリップフロップを備えたプログラミ
ング可能な論理要素を含むプログラマブル論理素子に関
し、特にそのフリップフロップの使用効率を高めること
ができるプログラマブル論理素子に関するものである。
ング可能な論理要素を含むプログラマブル論理素子に関
し、特にそのフリップフロップの使用効率を高めること
ができるプログラマブル論理素子に関するものである。
［従来の技術］
従来より、ユーザーが手元において任意の論理回路を実
現可能に構成されたプログラマブル論理素子が知られて
いる。
現可能に構成されたプログラマブル論理素子が知られて
いる。
第２図はプログラマブル論理素子の構成図である。プロ
グラマブル論理素子は、チップ１００上にプログラマブ
ルな論理要素ＰＬＥ（プログラマブル・ロジック・エレ
メント）１０１を複数備え、さらにプログラマブルな配
線手段１０２によって、各論理要素＋０１の入出力が任
意に結線できるように構成されている。
グラマブル論理素子は、チップ１００上にプログラマブ
ルな論理要素ＰＬＥ（プログラマブル・ロジック・エレ
メント）１０１を複数備え、さらにプログラマブルな配
線手段１０２によって、各論理要素＋０１の入出力が任
意に結線できるように構成されている。
プログラマブルな論理要素１０１は、プログラマブルな
ＡＮＤ平面やＯＲ平面を有するＰＬＡ（プログラマブル
・ロジック・アレイ）やテーブルルックアップ方式の論
理回路などの組み合せ論理部を存し、必要によりフリッ
プフロップを１個ないしは複数個備えるものがある。
ＡＮＤ平面やＯＲ平面を有するＰＬＡ（プログラマブル
・ロジック・アレイ）やテーブルルックアップ方式の論
理回路などの組み合せ論理部を存し、必要によりフリッ
プフロップを１個ないしは複数個備えるものがある。
第３図、第４図はプログラマブル論理要素の従来例を示
す回路図である。第３図では、プログラマブルな組み合
せ論理部１０３の出力を複数のＤフリップフロップ１０
４．・・のＤ入力端子へ接続し、クロック入力端子１０
５に入力されるクロックでサンプリングして、そのＤフ
リップフロップ１０４、・・・の出力端子！０６をその
プログラマブル論理要素１０１の出力端子としている。
す回路図である。第３図では、プログラマブルな組み合
せ論理部１０３の出力を複数のＤフリップフロップ１０
４．・・のＤ入力端子へ接続し、クロック入力端子１０
５に入力されるクロックでサンプリングして、そのＤフ
リップフロップ１０４、・・・の出力端子！０６をその
プログラマブル論理要素１０１の出力端子としている。
第４図では、第３図と略同様の構成であるが、組み合せ
論理部＋０３の出力とＤフリップフロップ１０４の出力
を入力とするマルチプレクサ１０７の出力端子１０８を
プログラマブル論理要素１０ドの出力としている。
論理部＋０３の出力とＤフリップフロップ１０４の出力
を入力とするマルチプレクサ１０７の出力端子１０８を
プログラマブル論理要素１０ドの出力としている。
［発明が解決しようとする問題点］
しかしながら、上記従来の技術におけるプログラマブル
論理素子では、以下のことが問題点になっていた。
論理素子では、以下のことが問題点になっていた。
（＋）第３図のようにプログラマブル論理要素１０１の
出力がフリップフロップ１０４の出力からしか得られな
いと、組み合せ論理部１０３の出力を直接得たい場合、
フリップフロップ＋０４を存しない論理要素を備えてお
いて利用するしかなく、フリップフロップ＋０４を有す
る論理要素１０１を使用しない場合または使用できない
場合が生ずる。
出力がフリップフロップ１０４の出力からしか得られな
いと、組み合せ論理部１０３の出力を直接得たい場合、
フリップフロップ＋０４を存しない論理要素を備えてお
いて利用するしかなく、フリップフロップ＋０４を有す
る論理要素１０１を使用しない場合または使用できない
場合が生ずる。
（２）第４図のように上記２つの出力を切り換えて使用
する場合は、上記（１）の問題点を解消できるが、フリ
ップフロップ１０４を使うか使わないか、２者択一的に
しか使用することができず、フリップフロップ１０４を
使用しない場合には無駄が生ずる結果になる。このこと
は論理要素１０ビ内のフリップフロップの１０４の数が
多いほど顕著になる。
する場合は、上記（１）の問題点を解消できるが、フリ
ップフロップ１０４を使うか使わないか、２者択一的に
しか使用することができず、フリップフロップ１０４を
使用しない場合には無駄が生ずる結果になる。このこと
は論理要素１０ビ内のフリップフロップの１０４の数が
多いほど顕著になる。
本発明は、上記問題点を解決するために創案されたもの
で、プログラマブル論理要素に含まれるフリップフロッ
プや組み合せ論理部の使用効率を向上させることができ
るプログラマブル論理素子を提供することを目的とする
。
で、プログラマブル論理要素に含まれるフリップフロッ
プや組み合せ論理部の使用効率を向上させることができ
るプログラマブル論理素子を提供することを目的とする
。
［問題点を解決するための手段］
上記の目的を達成するための本発明のプログラマブル論
理素子の構成は、 プログラマブル論理要素を複数備えかつそれらのプログ
ラマブル論理要素間を任意に結線可能なプログラマブル
論理素子において、 上記プログラマブル論理要素が組み合せ論理部と複数の
フリップフロップとを有し、 上記各フリップフロップが上記組み合せ論理部の出力を
受ける入力端子と他のプログラム論理要素からの出力を
受ける入力端子とそれらの各出力を切り換えて人力する
切り換え部とをそれぞれ独立に備え、 かつ上記プログラマブル論理要素が上記組み合せ論理部
用の出力端子と上記各フリップフロップのそれぞれに独
立な出力端子とを備えたことを特徴とする。
理素子の構成は、 プログラマブル論理要素を複数備えかつそれらのプログ
ラマブル論理要素間を任意に結線可能なプログラマブル
論理素子において、 上記プログラマブル論理要素が組み合せ論理部と複数の
フリップフロップとを有し、 上記各フリップフロップが上記組み合せ論理部の出力を
受ける入力端子と他のプログラム論理要素からの出力を
受ける入力端子とそれらの各出力を切り換えて人力する
切り換え部とをそれぞれ独立に備え、 かつ上記プログラマブル論理要素が上記組み合せ論理部
用の出力端子と上記各フリップフロップのそれぞれに独
立な出力端子とを備えたことを特徴とする。
［作用］
本発明は、フリップフロップへの人力の切り換え部によ
って、自己のプログラマブル論理要素内の組み合せ論理
部の出力と他のプログラマブル論理要素からの出力を選
択可能にすると共に、上記組み合せ論理部の出力もフリ
ップフロップの出力と独立に出力し、外部のプログラマ
ブルな配線等によってそのいずれの出力も利用可能にす
る。本発明は上記入力の選択および独立な出力によって
、プログラマブル論理要素内のフリップフロップと組み
合せ論理部とを互いに独立にも相互に接続してら使用可
能とし、自由度を持たせて使用効率を高める。
って、自己のプログラマブル論理要素内の組み合せ論理
部の出力と他のプログラマブル論理要素からの出力を選
択可能にすると共に、上記組み合せ論理部の出力もフリ
ップフロップの出力と独立に出力し、外部のプログラマ
ブルな配線等によってそのいずれの出力も利用可能にす
る。本発明は上記入力の選択および独立な出力によって
、プログラマブル論理要素内のフリップフロップと組み
合せ論理部とを互いに独立にも相互に接続してら使用可
能とし、自由度を持たせて使用効率を高める。
［実施例コ
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第１図は本発明の一実施例を示すプログラマブル論理要
素の回路図である。本実施例のプログラマブル論理要素
ｌは、プログラマブルな組み合せ論理部２と、複数のＤ
タイプのフリップフロップ３、・・・（以下、代表して
フリップフロップ３と記す）と、それぞれのフリップフ
ロップ３の入力の切り換え部であるセレクタ４．・・・
（以下、代表してセレクタ４と記す）とから構成され、
第２図に示すようなプログラマブル論理素子に組み込ま
れる。
素の回路図である。本実施例のプログラマブル論理要素
ｌは、プログラマブルな組み合せ論理部２と、複数のＤ
タイプのフリップフロップ３、・・・（以下、代表して
フリップフロップ３と記す）と、それぞれのフリップフ
ロップ３の入力の切り換え部であるセレクタ４．・・・
（以下、代表してセレクタ４と記す）とから構成され、
第２図に示すようなプログラマブル論理素子に組み込ま
れる。
プログラマブルな組み合せ論理部２は、プログラマブル
な積項線を有するＡＮＤ平面およびＯＲ平面などから成
るＰＬＡや、入力端子２ａの入力の組み合せ毎の論理仕
様を記憶するメモリを備えてテーブルルックアップ方式
で論理出力を得る組み合せ論理回路などが使用できる。
な積項線を有するＡＮＤ平面およびＯＲ平面などから成
るＰＬＡや、入力端子２ａの入力の組み合せ毎の論理仕
様を記憶するメモリを備えてテーブルルックアップ方式
で論理出力を得る組み合せ論理回路などが使用できる。
組み合せ論理部２の出力は独立の組み合せ論理出力端子
５．・・・に接続されるととら１こ、セレクタ４の一方
の入力端子４ａに接続される。
５．・・・に接続されるととら１こ、セレクタ４の一方
の入力端子４ａに接続される。
セレクタ４は、例えばスイッチ素子として２つのｎチャ
ネルＭＯＳ ＦＥＴをＯＲ接続し、いずれか片方をプ
ログラマブルにオンに制御することにより、その片方の
スイッチ素子の人力を択一的に選択出力するように構成
する。この選択出力は、フリップフロップ３のＤ入力端
子に接続される。
ネルＭＯＳ ＦＥＴをＯＲ接続し、いずれか片方をプ
ログラマブルにオンに制御することにより、その片方の
スイッチ素子の人力を択一的に選択出力するように構成
する。この選択出力は、フリップフロップ３のＤ入力端
子に接続される。
セレクタ４の一方の入力端子４λには、面述の組み合せ
論理部２の出力が接続され、他方の入力端子４ｂは外部
から人力可能なフリップフロップ入力端子とする。
論理部２の出力が接続され、他方の入力端子４ｂは外部
から人力可能なフリップフロップ入力端子とする。
フリップフロップ３は共通の（もちろん独立でも良い）
クロック入力端子６を備え、独立１こ出力可能なフリッ
プフロップ出力端子７を備える。フリップフロップ３と
してはＤタイプに限らず他のフリップフロップで構成し
ても良い。
クロック入力端子６を備え、独立１こ出力可能なフリッ
プフロップ出力端子７を備える。フリップフロップ３と
してはＤタイプに限らず他のフリップフロップで構成し
ても良い。
以上の構成の実施例の作用を述べる。セレクタ４の一方
の入力端子４ａ側の入力即ち組み合せ論理部２の出力を
選択してフリップフロップ３のＤ入カフこ加えれば、組
み合せ論理部２の出力はクロックによりサンプリングさ
れて、フリップフロップ出力端子７から出力することが
できる。セレクタ４の他方の入力端子４ｂを選択した場
合は、フリップフロップ３は外部から入力した池の論理
要素の出力をクロックでサンプリングしてフリップフロ
ップ出力端子７より出力することができる。
の入力端子４ａ側の入力即ち組み合せ論理部２の出力を
選択してフリップフロップ３のＤ入カフこ加えれば、組
み合せ論理部２の出力はクロックによりサンプリングさ
れて、フリップフロップ出力端子７から出力することが
できる。セレクタ４の他方の入力端子４ｂを選択した場
合は、フリップフロップ３は外部から入力した池の論理
要素の出力をクロックでサンプリングしてフリップフロ
ップ出力端子７より出力することができる。
このとき組み合せ論理部２の出力は独立した組み合せ論
理出力端子５から出力することができ、独立した使用が
可能である。もちろん、フリップフロップ３が複数ある
ので、一部のフリップフロップ３は独立に使用し、池の
一部は組み合せ論理部２の出力に接続して使用すること
も可能である。
理出力端子５から出力することができ、独立した使用が
可能である。もちろん、フリップフロップ３が複数ある
ので、一部のフリップフロップ３は独立に使用し、池の
一部は組み合せ論理部２の出力に接続して使用すること
も可能である。
また、上記において、フリップフロップ入力端子４ｂに
自己の他のフリップフロップ３の出力端子を接続してシ
フト回路などを形成することも可能である。このように
、フリップフロップ３や組み合せ論理部２の使用に際し
、自由度が増して柔軟性が得られることにより、その論
理要素内で余ったフリップフロップでも有効に活用する
ことができるようになり、その使用効率を高めることが
できる。
自己の他のフリップフロップ３の出力端子を接続してシ
フト回路などを形成することも可能である。このように
、フリップフロップ３や組み合せ論理部２の使用に際し
、自由度が増して柔軟性が得られることにより、その論
理要素内で余ったフリップフロップでも有効に活用する
ことができるようになり、その使用効率を高めることが
できる。
なお、本発明は上記実施例に限定するものではなく、そ
の主旨に沿って種々に応用され、種々の実施態様を取り
得る乙のである。
の主旨に沿って種々に応用され、種々の実施態様を取り
得る乙のである。
［発明の効果」
以上の説明で明らかなように、本発明のプログラマブル
論理素子によればプログラマブル論理要素に含まれる複
数のフリップフロップのそれぞれと組み合せ論理部とを
独立にも接続しても使用できるようにしたので、それら
の使用に際して自由度と柔軟性か得られ、その使用効率
を向上させることができる。
論理素子によればプログラマブル論理要素に含まれる複
数のフリップフロップのそれぞれと組み合せ論理部とを
独立にも接続しても使用できるようにしたので、それら
の使用に際して自由度と柔軟性か得られ、その使用効率
を向上させることができる。
第１図は本発明の一実施例を示すプログラマブル論理要
素の回路図、第２図はプログラマブル論理素子の構成図
、第３図１第４図はプログラマブル論理要素の従来例を
示す回路図である。 ！・・・プログラマブル論理要素、２・・・組み合せ論
理部、３・・・フリップフロップ、４・・・セレクタ（
切り換え部）、４ａ、４ｂ・・・入力端子、５・・組み
合せ論理出力端子、７・・・フリップフロップ出力端子
。 ２１ｏ１ ７１０１″ 、−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−ｉ−−−第４図
素の回路図、第２図はプログラマブル論理素子の構成図
、第３図１第４図はプログラマブル論理要素の従来例を
示す回路図である。 ！・・・プログラマブル論理要素、２・・・組み合せ論
理部、３・・・フリップフロップ、４・・・セレクタ（
切り換え部）、４ａ、４ｂ・・・入力端子、５・・組み
合せ論理出力端子、７・・・フリップフロップ出力端子
。 ２１ｏ１ ７１０１″ 、−−−−−−−−−−−−−−−−−−−−−−−−
−−−−−−−−−−ｉ−−−第４図
Claims (1)
- 【特許請求の範囲】 プログラマブル論理要素を複数備えかつそれらのプログ
ラマブル論理要素間を任意に結線可能なプログラマブル
論理素子において、 上記プログラマブル論理要素が組み合せ論理部と複数の
フリップフロップとを有し、 上記各フリップフロップが上記組み合せ論理部の出力を
受ける入力端子と他のプログラム論理要素からの出力を
受ける入力端子とそれらの各出力を切り換えて入力する
切り換え部とをそれぞれ独立に備え、 かつ上記プログラマブル論理要素が上記組み合せ論理部
用の出力端子と上記各フリップフロップのそれぞれに独
立な出力端子とを備えたことを特徴とするプログラマブ
ル論理素子。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62293721A JPH01134622A (ja) | 1987-11-20 | 1987-11-20 | プログラマブル論理素子 |
| EP88310813A EP0317287B1 (en) | 1987-11-20 | 1988-11-16 | Programmable logic device |
| DE8888310813T DE3875909T2 (de) | 1987-11-20 | 1988-11-16 | Programmierbare logische vorrichtung. |
| CA000583487A CA1309471C (en) | 1987-11-20 | 1988-11-18 | Programmable logic device |
| KR1019880015246A KR950000358B1 (ko) | 1987-11-20 | 1988-11-19 | 프로그램 가능 논리소자 |
| US07/469,728 US4963770A (en) | 1987-11-20 | 1990-01-24 | Programmable logic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62293721A JPH01134622A (ja) | 1987-11-20 | 1987-11-20 | プログラマブル論理素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01134622A true JPH01134622A (ja) | 1989-05-26 |
Family
ID=17798383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62293721A Pending JPH01134622A (ja) | 1987-11-20 | 1987-11-20 | プログラマブル論理素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01134622A (ja) |
-
1987
- 1987-11-20 JP JP62293721A patent/JPH01134622A/ja active Pending
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