JPH088493B2 - デコード回路 - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 ディジタル回路におけるデコード回路に関し、回路規
模の削減及び低消費電力化を目的とし、 ｎ個のモード設定端子に接続されるｎ個のデコーダ回
路と、クロック信号によりＮ（Ｎ≦2ⁿ）カウントするＮ
進カウンタと、該ｎ個のデコーダ回路の出力を選択する
出力ゲートとを備え、 該Ｎ進カウンタのカウント出力と該ｎ個のモード設定
信号とを、それぞれ前記デコーダ回路の入力側に接続
し、該デコーダ回路の出力側を出力ゲートに接続し、 該出力ゲートより前記ｎ個のモード設定信号により設
定されたＮ個のデコード信号を選択送出するように構成
する。

〔産業上の利用分野〕

本発明は、ディジタル回路におけるデコード回路に関
する。

ディジタル伝送において、一般に１フレームを構成す
るディジタル信号は複数（Ｎ個）のデータビットからな
り、交換器等によりこのディジタル信号を各フレームの
任意の位置でモニターやデータ挿入等の処理を随時行い
回線へ送出する。この処理を行うためフレーム内で任意
のビットを選択できるマスクパルスが必要となり、この
マククパルスを抽出するためにデコード回路が用いられ
ている。

即ち外部のモード設定によりカウンタから任意の数値
（１ビット）を取り出したい場合にデコード回路が用い
られている。

〔従来の技術〕

従来のモード設定端子２個の場合のデコード回路の回
路構成図を第６図に示す。図において、21,22,23,24は
オアゲート、25は４進カウンタ、26は２−４デコーダ、
27はアンドゲートを示す。

４進カウンタ25はクロック入力パルスを２倍及び４倍
のパルスにカウントして出力端子2⁰及び2¹端子から送出
するカウンタである。また２−４デコーダ26はモード設
定端子A,Bからの入力ビットによりX₀,X₁,X₂,X₃端子から
順次指定ビットを送出するデコーダで、入力ビットと出
力ビットとの組み合わせの真理値表は次の通りである。

上記４進カウンタ25からの出力と２−４デコーダ26か
らの出力をオアゲート21,22,23,24とインバータとの組
み合わせ回路に入力することにより、出力ゲート27から
指定されたデコード信号が送出される。

この従来のデコード回路のタイミングチャートを第７
図に示す。図において、（ａ），（ｂ），（ｃ），
（ｄ）をそれぞれオアゲート21,22,23,24への４進カウ
ンタ25からの入力信号とすると、２−４デコーダ26から
の出力信号X₀,X₁,X₂,X₃との組む合わせにより、出力ゲ
ート27から順次デコード信号ｘを送出することができ
る。したがって入力信号A,Bの設定により何番目のビッ
ト信号でマスクするかを設定することができる。

即ちオアゲートの入力が３入力ともすべて“L"の場合
にそのオアゲートの信号が出力ゲート27から送出され、
他のオアゲートの信号は送出されないので、予めモード
設定端子への入力信号の設定により指定された何ビット
目かの信号がカウンタ周期毎に送出される。したがって
入力を“0",“0"に設定すれば周期の０番目がマスクさ
れ、“0",“1"に設定すれば周期の１番目がマスクさ
れ、“1",“0"に設定すれば周期の２番目がマスクさ
れ、“1",“1"に設定すれば周期の３番目がマスクされ
る。

上記従来のデコード回路は４進カウンタを使用して、
２−４デコーダにより２入力モード信号を設定する場合
について述べたが、モード設定を３入力にする場合は８
進カウンタを用い、３−８デコーダにより８出力をデコ
ードすることができる。この場合はオアゲートが８個必
要となり、カウンタにつながる出力ゲート数が増えるた
め、余分な付加回路が必要になってくる。

〔発明が解決しようとする課題〕

外部のモード設定によりカウンタから任意の数値（１
ビット）を取り出してデコードしたい場合、従来のデコ
ード回路ではカウント数が増えたときオアゲートの数が
カウント数に正比例して増加する。またカウンタの出力
ゲート回路が大きくなるため余分な付加回路が必要とな
ってくる。このため消費電力の増大と出力波形の歪が起
こり、限界電圧回路動作が不安定になり誤動作の原因と
なる。オアゲート数の増大により入力本数が増加し、回
路結線も複雑になってくる。また既存のデコーダの範囲
を越えたデコード値を要求された場合、付加回路を設け
るか、またはデコーダ自体から作り変えなければならな
かった。

従来技術の問題点を解決するための手段として従来で
は、カウンタの出力から予め各数値のデコード情報を用
意しておき、デコーダからの選択情報により数値をデコ
ードするという方式をとっていたため多くの問題が生じ
た。

本発明では従来のデコーダを使用せずに、カウンタの
出力情報自体を外部からのモード設定により直接変化さ
せることによって、任意の数値をデコードできる方式を
提供するとを目的とする。

〔課題を解決するための手段〕

本発明のデコード回路の原理構成図を第１図に示す。
図において、1₁〜1nはｎ個のモード設定端子に接続され
るｎ個のデコーダ回路、２はクロック信号によりＮ（Ｎ
≦2ⁿ）でカウントするＮ進カウンタ、３は該ｎ個のデコ
ーダ回路1₁〜1nの出力Ｎ個を選択する出力ゲートを示
す。

該Ｎ進カウンタ２のカウント出力と該ｎ個のモード設
定信号とを、それぞれ前記デコーダ回路1₁〜1nの入力側
に接続し、前記出力ゲート３より前記ｎ個のモード設定
信号により設定されたＮ個のデコード信号を送出するよ
うに構成する。なお出力ゲート３の入力接続線は2n個あ
ればよい。

〔作用〕

モード設定端子A,B,……ｎにはそれぞれオアゲートと
ナンドゲートとインバータからなるデコーダ回路1₁〜1n
が１ブロックとして付加される。各デコーダ回路にはそ
れぞれカウンタ２からの出力が入力され、このカウンタ
２からの出力をモード設定によりスルーかインバータか
を選択し、このデコーダ回路の出力とする。

モード設定端子数とカウンタからの出力数とは対応し
ているので、モード設定されたカウンタからの出力のナ
ンドをとることにより、任意の数値をデコードすること
ができる。

Ｎ進カウンタ２の出力端子2⁰,2¹,……2^n-1にはクロッ
ク信号パルスCKの倍・倍のカウントパルスが送出される
ので、各出力パルスの“H"の組み合わせを取り出すこと
により、出力ゲートからモード設定されたビットを取り
出すことができる。

〔実施例〕

２入力設定で４出力をデコードする実施例の回路構成
図を第２図に示す。図において、11,14はオアゲート、1
2,15はナンドゲート、17は出力ゲート、13,16はインバ
ータ、18は４進カウンタを示す。

オアゲート11とナンドゲート12とインバータ13はデコ
ーダ回路No.1ブロック、14と15と16はデコーダ回路No.2
ブロックを構成する。４進カウンタ18はクロック信号CK
の２進、４進のカウント出力を2⁰,2¹端子から送出し
て、それぞれデコーダ回路No.2とNo.1ブロックの入力信
号として接続し、出力ゲート17は４入力ナンドゲートを
構成し、ゲート11,12,14,15からの出力を接続してデコ
ード信号をｘ端子から送出する。

今A,Bをモード設定入力信号とし、（ａ），（ｂ），
（ｃ），（ｄ）をデコーダ回路の出力ゲートからの送出
信号とすると次のように真理値表が設定される。

即ち入力信号を“0",“0"と設定すれば１ビット目を
指定して出力ゲートから送出することができ、入力信号
を“0",“1"と設定すれば２ビット目を指定して出力ゲ
ートから送出することができる。以下入力信号の組み合
わせ設定により希望するビット目の信号を送出すること
ができる。

上記２入力４出力デコード回路の実施例のタイミング
チャートを第３図に示す。図においてCKはクロック入
力、2⁰,2¹は４進カウンタのカウント出力、，，
，を1,2,3,4番目のデコード出力とすれば、カウン
ト出力2⁰,2¹の組み合わせによりデコード出力信号ｘの
指定を行うことができる。

２番目のビットのデコードを設定したいときの実施例
のタイミングチャートを第４図に示す。

図において、（ａ），（ｂ），（ｃ），（ｄ）をデコ
ーダ回路のゲート出力信号とし、出力ゲートからの送出
パルスをｘとすれば、（ａ），（ｂ），（ｃ），（ｄ）
がすべて“H"のときに設定されたデコード信号ｘが送出
される。

以上２入力設定４出力デコードの実施例について述べ
たが、３入力設定８出力デコードの場合の実施例の回路
構成図を第５図に示す。図において３番目の入力設定端
子ｃにオアゲート、ナンドゲート、インバータからなる
デコーダ回路のNo.3ブロック19を接続し、６入力ナンド
ゲートよりなる出力ゲート17′に接続する。８進カウン
タ18′の８進カウント出力端子2²を設け、2²,2¹,2⁰出力
端子をそれぞれデコーダ回路No.1,No.2,No.3の入力端子
に接続することにより３入力設定８出力デコード回路を
構成することができる。

以上のように入力設定端子を増設する毎に、オアゲー
ト、ナンドゲート、インバータからなるデコーダ回路ブ
ロック１個づつを追加して、2ⁿ進カウンタの２進追加端
子を設けることにより簡単に増設が可能である。

〔発明の効果〕

従来回路がオアのゲート数＝2ⁿ個必要であるのに対し
て、本発明ではデコーダ回路のブロック数がｎ個です
み、また複雑なデコーダも必要としない。またモード設
定端子及びカウンタの出力が常にブロックと対になって
いるため、カウンタのF/O数の増大がなく安定な特性が
得られる。なおデコーダを使用しない為、モード設定端
子からのデータレート（遅延）の欠点即ちデコーダを通
すための信号の遅延をなくすことができる。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は実施例の２入力
設定４出力デコード回路の回路構成図、第３図，第４図
は実施例のタイミングチャート、第５図は実施例の３入
力設定８出力デコード回路の回路構成図、第６図は従来
例の２入力設定４出力デコード回路の回路構成図、第７
図は従来例のタイミングチャートを示す。 図において、1₁〜1n,19はデコーダ回路ブロック、２は
Ｎ進カウンタ、3,17,17′,27は出力ゲート、11,14,21,2
2,23,24はオアゲート、12,15はナンドゲート、13,16は
インバータ、18,25は４進カウンタ、18′は８進カウン
タ、26は２−４デコーダを示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ｎ個のモード設定端子に接続されるｎ個の
   デコーダ回路（1₁〜1n）と、クロック信号によりＮ（Ｎ
   ≦2ⁿ）でカウントするＮ進カウンタ（２）と、該ｎ個の
   デコーダ回路（1₁〜1n）の出力を選択する出力ゲート
   （３）とを備え、 該Ｎ進カウンタ（２）のカウント出力と該ｎ個のモード
   設定信号とを、それぞれ前記デコーダ回路（1₁〜1n）の
   入力側に接続し、該デコーダ回路（1₁〜1n）の出力側を
   出力ゲート（３）に接続し、 該出力ゲート（３）より前記ｎ個のモード設定信号によ
   り設定されたＮ個のデコード信号を選択送出することを
   特徴とするデコード回路。