JPS6399618A - プログラマブルロジツクアレイ - Google Patents
プログラマブルロジツクアレイInfo
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- JPS6399618A JPS6399618A JP61245807A JP24580786A JPS6399618A JP S6399618 A JPS6399618 A JP S6399618A JP 61245807 A JP61245807 A JP 61245807A JP 24580786 A JP24580786 A JP 24580786A JP S6399618 A JPS6399618 A JP S6399618A
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- JP
- Japan
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- flip
- signal
- flop
- input
- output
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- Pending
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- 229920000747 poly(lactic acid) Polymers 0.000 description 20
- 230000003111 delayed effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000000872 buffer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 102100030796 E3 ubiquitin-protein ligase rififylin Human genes 0.000 description 1
- 101710128004 E3 ubiquitin-protein ligase rififylin Proteins 0.000 description 1
- 238000003491 array Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はプログラマブルロジックアレイ（以下、ＰＬ
Ａ と略称する〕に係シ、特にフリップフロップを内蔵
した順序回路が実現可能なＰＬＡに関するものである。
Ａ と略称する〕に係シ、特にフリップフロップを内蔵
した順序回路が実現可能なＰＬＡに関するものである。
従来のＰＬＡの一例を第３図に示し説明する。
図において、Ａ１〜ＡＫは信号ＩＮ、〜ＩＮＫ を受け
とるデータ入力端子、Ｂｌ〜ＢＫは信号ＯＵＴ。
とるデータ入力端子、Ｂｌ〜ＢＫは信号ＯＵＴ。
〜０ＵＴｐｃ を出力する出力端子である。そして、１
はクロック信号ＣＬＫを受けとるクロック入力端子であ
シ、このクロック入力端子１はＤフリップフロップＥ１
〜Ｅｘに供給するクロックを入力する。２は信号ＯＥを
受けとる出力制御端子であり、データ出力端子Ｂ１〜Ｂ
Ｋを出力状態にするかフローティング状態にするかの制
御を行う。
はクロック信号ＣＬＫを受けとるクロック入力端子であ
シ、このクロック入力端子１はＤフリップフロップＥ１
〜Ｅｘに供給するクロックを入力する。２は信号ＯＥを
受けとる出力制御端子であり、データ出力端子Ｂ１〜Ｂ
Ｋを出力状態にするかフローティング状態にするかの制
御を行う。
Ｄ１〜［）Ｋ は上記ＤフリップフロップＥ！〜Ｆｊｘ
の各々から出力されたデータを保持するバッファである
。Ｘ１〜ＸｍおよびＹ ｌ”” Ｙ ｎはプログラム可
能なアレイフィールドを形成する信号線であり、この信
号線Ｙ１〜ｙｎはデータ入力端子Ａ１〜Ａ、に入力され
る入力信号およびＤフリップフロップＩＥ＋−Ｅｘのフ
ィードバック信号によって構成されるアレイフィールド
への入力線、また、信号線Ｘ１〜Ｘｍは積項線である。
の各々から出力されたデータを保持するバッファである
。Ｘ１〜ＸｍおよびＹ ｌ”” Ｙ ｎはプログラム可
能なアレイフィールドを形成する信号線であり、この信
号線Ｙ１〜ｙｎはデータ入力端子Ａ１〜Ａ、に入力され
る入力信号およびＤフリップフロップＩＥ＋−Ｅｘのフ
ィードバック信号によって構成されるアレイフィールド
への入力線、また、信号線Ｘ１〜Ｘｍは積項線である。
この第３図において、積項線Ｘ１〜Ｘｍと入力線Ｙ１〜
ｙｎの交点がプログラム可能な部分であり、ここを接続
するか接続しないかをプログラムすることができるよう
に構成されている。そして、この入力線Ｙ１〜ＹＨのう
ち、積項線に接続された信号だけのＡＮＤ結果がＯＲゲ
グーｃｌ−Ｃｘに入力されるように構成されている。
ｙｎの交点がプログラム可能な部分であり、ここを接続
するか接続しないかをプログラムすることができるよう
に構成されている。そして、この入力線Ｙ１〜ＹＨのう
ち、積項線に接続された信号だけのＡＮＤ結果がＯＲゲ
グーｃｌ−Ｃｘに入力されるように構成されている。
なお、この第３図に示したＰＬＡはＯＲゲグーＣ＋”Ｃ
ｉｃに入力される積項線はそれぞれ８本であう、これは
固定されている。また、Ｄフリング７ｏツフＥ１〜Ｅｔ
の各出力はそれぞれバッファＤ、−Ｄ、 を介してデ
ータ出力端子Ｂ１〜Ｂ、に出力されるように構成されて
いる。
ｉｃに入力される積項線はそれぞれ８本であう、これは
固定されている。また、Ｄフリング７ｏツフＥ１〜Ｅｔ
の各出力はそれぞれバッファＤ、−Ｄ、 を介してデ
ータ出力端子Ｂ１〜Ｂ、に出力されるように構成されて
いる。
つぎに動作について説明する。
１ず、クロックに同期して状態が遷移する順序回路は、
次のクロックでの状態を、現在の状態と入力信号につい
てなんらかの論理演算を定義することによって実現でき
る。つ１シ、このＰＬＡでは現在の状態を表しているＤ
フリップフロップの出力と入力信号についてアレイフィ
ールドおよびＯＲゲートによって論理波Ｗ、を行い、そ
れを次のクロック状態としてＤフリップフロップに入力
すればよいわけである。このとき、アレイフィールドを
プログラムし論理演算の種類を変えてやればさまざまな
種類の順序回路を構成することができる。
次のクロックでの状態を、現在の状態と入力信号につい
てなんらかの論理演算を定義することによって実現でき
る。つ１シ、このＰＬＡでは現在の状態を表しているＤ
フリップフロップの出力と入力信号についてアレイフィ
ールドおよびＯＲゲートによって論理波Ｗ、を行い、そ
れを次のクロック状態としてＤフリップフロップに入力
すればよいわけである。このとき、アレイフィールドを
プログラムし論理演算の種類を変えてやればさまざまな
種類の順序回路を構成することができる。
ところで、一般に論理回路では、ある信号に対しｌクロ
ック信号全遅延させたタイムチャートである第４図に示
すように、ある信号とそれを１クロック分遅延させた信
号を必要とすることが多い。
ック信号全遅延させたタイムチャートである第４図に示
すように、ある信号とそれを１クロック分遅延させた信
号を必要とすることが多い。
この第４図において、（ａ）はクロック入力信号を示し
たものであり、（ｂ）はもとの信号、（Ｃ）は１クロツ
ク遅延した信号を示したものである。
たものであり、（ｂ）はもとの信号、（Ｃ）は１クロツ
ク遅延した信号を示したものである。
ところが、このＰＬＡけすべてのＤフリッププロップの
入力にアレイフィールドの出力が接続されているので、
信号をｌクロック分遅延させるにはその信号を出力する
Ｄフリップフロップの出力をフィードバックし他のＤフ
リップフロップに入力する必要がある。例えば、第３図
において、ＤフリップフロップＦＪＩの出力をフィルド
パックし積項線Ｘ９〜Ｘ１６のいずれかとＯＲゲグーＣ
！を経由してＤフリップフロップＥ２に人力すればよい
。しかし、この場合には、ただ単Ｋ１本の信号線をフィ
ードバックするために同じＯＲゲートに入力されている
他の７本の積項線を使えなくしてし筐うことになり、ア
レイフィールドの大部分がプログラムしない１ま無駄に
消費してしまうことになる。
入力にアレイフィールドの出力が接続されているので、
信号をｌクロック分遅延させるにはその信号を出力する
Ｄフリップフロップの出力をフィードバックし他のＤフ
リップフロップに入力する必要がある。例えば、第３図
において、ＤフリップフロップＦＪＩの出力をフィルド
パックし積項線Ｘ９〜Ｘ１６のいずれかとＯＲゲグーＣ
！を経由してＤフリップフロップＥ２に人力すればよい
。しかし、この場合には、ただ単Ｋ１本の信号線をフィ
ードバックするために同じＯＲゲートに入力されている
他の７本の積項線を使えなくしてし筐うことになり、ア
レイフィールドの大部分がプログラムしない１ま無駄に
消費してしまうことになる。
上記のような従来のＰＬＡでは、以上のように構成され
ているので、たいていの用途ではアレイフィールドの無
駄な消費が多く、必要なｌ１ｌｆｆｌ序回路を構成する
には大きなアレイフィールドを必要とするという問題点
があった。
ているので、たいていの用途ではアレイフィールドの無
駄な消費が多く、必要なｌ１ｌｆｆｌ序回路を構成する
には大きなアレイフィールドを必要とするという問題点
があった。
この発明はかかる問題点を解決するためになされたもの
で、上記のように単純に信号を遅延させたいような用途
において、余分なアレイフィールドの消費をなくしより
少ないハードウェアで複雑な順序回路を実現できるＰＬ
Ａを得ることを目的とする。
で、上記のように単純に信号を遅延させたいような用途
において、余分なアレイフィールドの消費をなくしより
少ないハードウェアで複雑な順序回路を実現できるＰＬ
Ａを得ることを目的とする。
この発明によるＰＬＡは、共通のクロック信号で駆動さ
れる複数の縦続接続されたフリップフロップと、データ
入力端子から与えられる入力信号と上記フリップフロッ
プの最終段の７リツグフロツブの出力信号を入力とする
プログラムによって論理を指定可能な論理回路を内蔵し
、上記フリップフロップの初段のフリップフロップの入
力に上記論理回路の出力が接続されるようにしたもので
ある。
れる複数の縦続接続されたフリップフロップと、データ
入力端子から与えられる入力信号と上記フリップフロッ
プの最終段の７リツグフロツブの出力信号を入力とする
プログラムによって論理を指定可能な論理回路を内蔵し
、上記フリップフロップの初段のフリップフロップの入
力に上記論理回路の出力が接続されるようにしたもので
ある。
また、この発明の別の発明によるＰＬＡは、共通のクロ
ック信号で駆動される複数の縦続接続されたフリップフ
ロップと、データ入力端子から与えられる入力信号と一
ト記フリップフロップの最終段以外のフリップフロップ
の出力信号を入力とするプログラムによって論理を指定
可能な論理回路を内蔵し、上記フリップフロップの初段
のフリップフロップの入力に上記論理回路の出力が接続
されるようにしたものである。
ック信号で駆動される複数の縦続接続されたフリップフ
ロップと、データ入力端子から与えられる入力信号と一
ト記フリップフロップの最終段以外のフリップフロップ
の出力信号を入力とするプログラムによって論理を指定
可能な論理回路を内蔵し、上記フリップフロップの初段
のフリップフロップの入力に上記論理回路の出力が接続
されるようにしたものである。
この発明においては、信号を遅延させる場合専用のフリ
ップフロッグを用いて行い、複雑な論理を構成するとき
だけアレイフィールドをもちいて論理回路を実現する。
ップフロッグを用いて行い、複雑な論理を構成するとき
だけアレイフィールドをもちいて論理回路を実現する。
以丁、図面をお照してこの発明の実施例を詳細に説明す
る。
る。
第１図はこの発明によるＰＬＡの一実施例を示す論理回
路図である。
路図である。
この第１図において第３図と同一符号のものは相当部分
を示し、３はデータ入力端子Ａ１〜Ａｘかも与えられる
入力信号とＤクリップフロンプＥｌ〜ＥＫの最終段のフ
リッププロップＥＫの出力信号を入力とするプログラム
によって論理を指定可能な論理回路である。Ｆ、けこの
発明によって追刀口されたＤフリップフロラフで、Ｄフ
リッフ゛フロップＦ−１の出力がとのＤフリップフロッ
プＦｔ（７）入力となっており、とのＤフリンブフロン
ブＦ。
を示し、３はデータ入力端子Ａ１〜Ａｘかも与えられる
入力信号とＤクリップフロンプＥｌ〜ＥＫの最終段のフ
リッププロップＥＫの出力信号を入力とするプログラム
によって論理を指定可能な論理回路である。Ｆ、けこの
発明によって追刀口されたＤフリップフロラフで、Ｄフ
リッフ゛フロップＦ−１の出力がとのＤフリップフロッ
プＦｔ（７）入力となっており、とのＤフリンブフロン
ブＦ。
の出力がアレイフィールドにフィードバックされ入力線
ｚｌ、ｚ、となっている。
ｚｌ、ｚ、となっている。
そして、フリップフロップの初段のフリップフロップＥ
ｌの入力に論理回路３の出力が接続されている。
ｌの入力に論理回路３の出力が接続されている。
なお、この論理回路３は、データ入力端子から与えられ
る入力信号とフリップフロップの最終段以外のフリップ
フロップの出力信号を入力とするプログラムによって論
理を指定可能なように構成することもできる。
る入力信号とフリップフロップの最終段以外のフリップ
フロップの出力信号を入力とするプログラムによって論
理を指定可能なように構成することもできる。
つぎにこの第１図に示す実施例の動作を説明する。
まず、とのＰＬＡではある信号とそれ全１クロック分遅
延させた信号を発生する場合には、Ｄフリップフロップ
Ｆ１によってその信号を発生する。
延させた信号を発生する場合には、Ｄフリップフロップ
Ｆ１によってその信号を発生する。
そうすれば、そのＤフリップフロップＦＪｌの出力がＤ
フリップフロップＦ１の出力が１クロック分遅延させた
信号となる。そして、これらの信号がアレイフィールド
にフィードバックされており、アレイフィールドをプロ
グラムしてこれらの信号の論理演算回路を構成すれば必
要とする順序回路が実現できる。このとき、とのＰＬＡ
では信号の遅延のためにアレイフィールドを使用してい
ないので第３図に示し７た従来のＰＬＡ より複雑な論
理回路が実現可能となる。
フリップフロップＦ１の出力が１クロック分遅延させた
信号となる。そして、これらの信号がアレイフィールド
にフィードバックされており、アレイフィールドをプロ
グラムしてこれらの信号の論理演算回路を構成すれば必
要とする順序回路が実現できる。このとき、とのＰＬＡ
では信号の遅延のためにアレイフィールドを使用してい
ないので第３図に示し７た従来のＰＬＡ より複雑な論
理回路が実現可能となる。
もちろん、ここに示したＰＬＡの例では、従来のＰＬＡ
に比べ１個のＤスリン１フ０フ１分のハードウェアの追
加を必要とするが、仮に両者を用いて同じ順序回路を実
現する場合、信号の遅延のために、従来のＰＬＡでは１
個のＤフリップフロップとその入力と々るアレイフィー
ルドを費やすが、この発明のＰＬＡでは追加した１個の
Ｄフリップフロップを使うだけである。したがって、従
来のＰＬＡで費やすＤフリップフロップとアレイフィー
ルドは他の目的に使用でき、あるいはＤフリップフロッ
グとアレイフィールドを１個少ないＰＬＡを作っておけ
ばよシ少ないハードウェアで同一の回路が実現できるこ
とになる。特に、一般にＰＬＡでは素子に占めるアレイ
フィールドの面積が大きくそれを節約できるこの発明は
ハードウェアの節約に大きな効果が期待できる。
に比べ１個のＤスリン１フ０フ１分のハードウェアの追
加を必要とするが、仮に両者を用いて同じ順序回路を実
現する場合、信号の遅延のために、従来のＰＬＡでは１
個のＤフリップフロップとその入力と々るアレイフィー
ルドを費やすが、この発明のＰＬＡでは追加した１個の
Ｄフリップフロップを使うだけである。したがって、従
来のＰＬＡで費やすＤフリップフロップとアレイフィー
ルドは他の目的に使用でき、あるいはＤフリップフロッ
グとアレイフィールドを１個少ないＰＬＡを作っておけ
ばよシ少ないハードウェアで同一の回路が実現できるこ
とになる。特に、一般にＰＬＡでは素子に占めるアレイ
フィールドの面積が大きくそれを節約できるこの発明は
ハードウェアの節約に大きな効果が期待できる。
なお、上記実施例では、１個のＤフリップフロップを追
加し信号を１クロック分遅延させる場合を例にとって説
明したが、この発明はこれに限定されるものではなく、
第２図に示すように、Ｄフリップフロップを複数個追加
し、信号を複数クロック遅延させることもできる。
加し信号を１クロック分遅延させる場合を例にとって説
明したが、この発明はこれに限定されるものではなく、
第２図に示すように、Ｄフリップフロップを複数個追加
し、信号を複数クロック遅延させることもできる。
第２図はこの発明の他の実施例を示す論理回路図で、第
１図と相当部分には同一符号を付して説明を省略する。
１図と相当部分には同一符号を付して説明を省略する。
Ｆ、はとの発明によってさらに追加されたＤフリップフ
ロップで、このＤフリップフロップＦ２の出力がアレイ
フィールドにフィードバックされ入力線ＺＳ、Ｚ、とな
っている。１だ、Ｄフリップフロラ１１ｇ−ｐｉ：ｙ、
の各々にＤフリップフロップを追加するとともできる。
ロップで、このＤフリップフロップＦ２の出力がアレイ
フィールドにフィードバックされ入力線ＺＳ、Ｚ、とな
っている。１だ、Ｄフリップフロラ１１ｇ−ｐｉ：ｙ、
の各々にＤフリップフロップを追加するとともできる。
また、追加したＤスリップフロップの出力信号をバッフ
ァを介して出力端子に接続し遅延した信号を外部に出力
することも可能である。
ァを介して出力端子に接続し遅延した信号を外部に出力
することも可能である。
以上説明したように、この発明によれば、信号を遅延さ
せるための専用のフリップフロップが設けたので、単純
に信号を遅延することが必要な用途において、余分なア
レイフィールドの消費をなくしより少ないハードウェア
で複雑な順序回路を実現できる効果がある。
せるための専用のフリップフロップが設けたので、単純
に信号を遅延することが必要な用途において、余分なア
レイフィールドの消費をなくしより少ないハードウェア
で複雑な順序回路を実現できる効果がある。
第１図はこの発明によるプログラマブルロジンクアレイ
の一実施例を示す論理回路図、第２図はこの発明の他の
実施例を示す論理回路図、第３図は従来のプログラマプ
ルロジンクアレイの一例を示す論理回路図、第４図は第
３図の動作説明に供するタイムチャートである。 １−・・・クロック入力端子、２・・・・出力制御端子
、３・・・・論理回路、Ａ、〜ＡＫ・・・・データ入力
端子、Ｂｌ−Ｂｘ・・・・データ出力端子、Ｅ１〜””
＋ Ｆｌ ｒ Ｆ ２ ・・・・Ｄスリップフロッ
プ、Ｃ＋−Ｃｉｃ”・−ＯＲゲート。
の一実施例を示す論理回路図、第２図はこの発明の他の
実施例を示す論理回路図、第３図は従来のプログラマプ
ルロジンクアレイの一例を示す論理回路図、第４図は第
３図の動作説明に供するタイムチャートである。 １−・・・クロック入力端子、２・・・・出力制御端子
、３・・・・論理回路、Ａ、〜ＡＫ・・・・データ入力
端子、Ｂｌ−Ｂｘ・・・・データ出力端子、Ｅ１〜””
＋ Ｆｌ ｒ Ｆ ２ ・・・・Ｄスリップフロッ
プ、Ｃ＋−Ｃｉｃ”・−ＯＲゲート。
Claims (2)
- （１）共通のクロック信号で駆動される複数の縦続接続
されたフリップフロップと、データ入力端子から与えら
れる入力信号と前記フリップフロップの最終段のフリッ
プフロップの出力信号を入力とするプログラムによつて
論理を指定可能な論理回路を内蔵し、前記フリップフロ
ップの初段のフリップフロップの入力に前記論理回路の
出力が接続されたことを特徴とするプログラマブルロジ
ックアレイ。 - （２）共通のクロック信号で駆動される複数の縦続接続
されたフリップフロップと、データ入力端子から与えら
れる入力信号と前記フリップフロップの最終段以外のフ
リップフロップの出力信号を入力とするプログラムによ
つて論理を指定可能な論理回路を内蔵し、前記フリップ
フロップの初段のフリップフロップの入力に前記論理回
路の出力が接続されたことを特徴とするプログラマブル
ロジックアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245807A JPS6399618A (ja) | 1986-10-15 | 1986-10-15 | プログラマブルロジツクアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245807A JPS6399618A (ja) | 1986-10-15 | 1986-10-15 | プログラマブルロジツクアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6399618A true JPS6399618A (ja) | 1988-04-30 |
Family
ID=17139133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61245807A Pending JPS6399618A (ja) | 1986-10-15 | 1986-10-15 | プログラマブルロジツクアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6399618A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5053647A (en) * | 1989-07-17 | 1991-10-01 | Fuji Photo Film Co., Ltd. | Programmable logic array having feedback flip-flops connected between a product array's inputs and its outputs |
-
1986
- 1986-10-15 JP JP61245807A patent/JPS6399618A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5053647A (en) * | 1989-07-17 | 1991-10-01 | Fuji Photo Film Co., Ltd. | Programmable logic array having feedback flip-flops connected between a product array's inputs and its outputs |
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