JPH04109711A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
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- JPH04109711A JPH04109711A JP2227711A JP22771190A JPH04109711A JP H04109711 A JPH04109711 A JP H04109711A JP 2227711 A JP2227711 A JP 2227711A JP 22771190 A JP22771190 A JP 22771190A JP H04109711 A JPH04109711 A JP H04109711A
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- 238000007493 shaping process Methods 0.000 claims description 2
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- 239000003990 capacitor Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力バッファ回路に関し、特にディジタル信号
を扱うＭＯＳ−ＦＥＴからなる半導体集積回路装置の入
力バッフ７回路に関する。
を扱うＭＯＳ−ＦＥＴからなる半導体集積回路装置の入
力バッフ７回路に関する。
従来この種の入力バッファ回路は、半導体集積回路装置
に外部から信号を入力する入力部に使用され、通常外部
から半導体集積回路装置の入力部へ与えられる信号レベ
ルが電気的にノ・イレベルかローレベルかを認識する。
に外部から信号を入力する入力部に使用され、通常外部
から半導体集積回路装置の入力部へ与えられる信号レベ
ルが電気的にノ・イレベルかローレベルかを認識する。
従来の技術として、入力バッファ回路に電源電圧ヲハイ
レベル、接地レベルをローレベルとスル信号（以下ＭＯ
３ＦＥＴレベルと略す）を入力する・場合には、入力バ
ッファ回路のしきい値レベルは、電源電圧ｖ０゜の１／
２とするのが妥当であり、外部回路ＭＯ３ＦＥＴレベル
が■。ｏ／２より大きいレベルの場合を電気的にハイレ
ベル、Ｖｃｃ／ ２より小さいレベルの場合をローレベ
ルと認識する。
レベル、接地レベルをローレベルとスル信号（以下ＭＯ
３ＦＥＴレベルと略す）を入力する・場合には、入力バ
ッファ回路のしきい値レベルは、電源電圧ｖ０゜の１／
２とするのが妥当であり、外部回路ＭＯ３ＦＥＴレベル
が■。ｏ／２より大きいレベルの場合を電気的にハイレ
ベル、Ｖｃｃ／ ２より小さいレベルの場合をローレベ
ルと認識する。
一方、現在多用されている論理回路の信号レベルはＴＴ
Ｌ （）ランシスタートランジスタ論理）レベルが主流
であり、そのＴＴＬレベルのものとインターフェースさ
れるためには、ＴＴＬレベルの電気的条件はハイレベル
が最悪値で２．２ Ｖ 。
Ｌ （）ランシスタートランジスタ論理）レベルが主流
であり、そのＴＴＬレベルのものとインターフェースさ
れるためには、ＴＴＬレベルの電気的条件はハイレベル
が最悪値で２．２ Ｖ 。
ローレベルが最悪値で０．８ｖであるため、入力バッフ
ァ回路に加えるＴＴＬレベルは２．２■をハイレベル、
０．８■をローレベルと認識する必要がある。
ァ回路に加えるＴＴＬレベルは２．２■をハイレベル、
０．８■をローレベルと認識する必要がある。
第３図はこの種の従来の入力バッファ回路の回路図であ
る。第３図において、ＰＡＤ （バンド）は外部回路か
らの外部入力端子、ＯＵＴは圧力信号、■ｏｏは電源電
位である。接地と電位Ｖ。０との間に、Ｐチャンネルト
ランジスタ２７とＮチャンネルトランジスタ２８との直
列体を設け、Ｐチャンネルトランジスタ２７の電流をど
れたけ流せるかという能力（以下ｇｍと略す）とＮチャ
ンネルトランジスタ２８とのｇｍによって、本人カバッ
ファ回路の反転レベルが決まる。外部回路からの入力レ
ベルが入力バッファ回路の反転レベルより大きい場合、
入カッ・ッファ回路はノ・イレベルと認識し７、外部回
路からの入力レベルがバッファ回路の反転レベルより小
さい場合、入力バッファ回路はローレベルと認識する。
る。第３図において、ＰＡＤ （バンド）は外部回路か
らの外部入力端子、ＯＵＴは圧力信号、■ｏｏは電源電
位である。接地と電位Ｖ。０との間に、Ｐチャンネルト
ランジスタ２７とＮチャンネルトランジスタ２８との直
列体を設け、Ｐチャンネルトランジスタ２７の電流をど
れたけ流せるかという能力（以下ｇｍと略す）とＮチャ
ンネルトランジスタ２８とのｇｍによって、本人カバッ
ファ回路の反転レベルが決まる。外部回路からの入力レ
ベルが入力バッファ回路の反転レベルより大きい場合、
入カッ・ッファ回路はノ・イレベルと認識し７、外部回
路からの入力レベルがバッファ回路の反転レベルより小
さい場合、入力バッファ回路はローレベルと認識する。
前述した従来の入力バッファ回路は、Ｐチャネルトラン
ンスタのｇｍ、及びＮチャンネルトランジスタのｇｍに
よって反転レベルが決まるので、反転レー・ルＳＬを、
第４図（Ａ）の様に、１．５ Ｖに設定した入力バッフ
アロ路の場合、外部からＴ Ｔ Ｌレベルを入力した時
、Ｔ Ｔ Ｌレベルの電気的条件のハイレベルの最悪値
２．２ Ｖはハイレベルと認識し、ローレベルのｌ＆悪
価値０ ｓ ｖはローレベルと認識し問題はない。しか
し、入力バッファ回路の反転レベルＳＬを、第４図（Ｂ
）の様に、２５■に設定した場合、外部からＴＴＬＩノ
ベルを入力することにより、ＴＴＬレベルのローレベル
ｏ、ｓｖ、及びハイレベル２．２ Ｖ共に入力バッファ
回路はローレベルと認識する。又、電源電圧■。Ｃより
高電圧を外部入力端子ＰＡＤへ印加したことを認識し、
必要な信号を出力する回路として使用する場合、従来の
入力バッファ回路は、反転レベルを電源電圧ＶＣＣ以上
にできないため、第４図（Ｃ）の様に、通常動作の入力
信号レベル■、のハイレベルと、高電圧印加の信号レベ
ルｖｈ′ との判別ができなうという欠点がある。
ンスタのｇｍ、及びＮチャンネルトランジスタのｇｍに
よって反転レベルが決まるので、反転レー・ルＳＬを、
第４図（Ａ）の様に、１．５ Ｖに設定した入力バッフ
アロ路の場合、外部からＴ Ｔ Ｌレベルを入力した時
、Ｔ Ｔ Ｌレベルの電気的条件のハイレベルの最悪値
２．２ Ｖはハイレベルと認識し、ローレベルのｌ＆悪
価値０ ｓ ｖはローレベルと認識し問題はない。しか
し、入力バッファ回路の反転レベルＳＬを、第４図（Ｂ
）の様に、２５■に設定した場合、外部からＴＴＬＩノ
ベルを入力することにより、ＴＴＬレベルのローレベル
ｏ、ｓｖ、及びハイレベル２．２ Ｖ共に入力バッファ
回路はローレベルと認識する。又、電源電圧■。Ｃより
高電圧を外部入力端子ＰＡＤへ印加したことを認識し、
必要な信号を出力する回路として使用する場合、従来の
入力バッファ回路は、反転レベルを電源電圧ＶＣＣ以上
にできないため、第４図（Ｃ）の様に、通常動作の入力
信号レベル■、のハイレベルと、高電圧印加の信号レベ
ルｖｈ′ との判別ができなうという欠点がある。
本発明の目的は、前記欠点が解決され、どのような入力
力レベルでも正常に反転動作しうるようにした入力バッ
ファ回路を提供することにある。
力レベルでも正常に反転動作しうるようにした入力バッ
ファ回路を提供することにある。
本発明の入力バッファ回路の構成は、外部入力端Ｔ−＼
印加された信号が入力される差動増幅回路と、前記差動
増幅回路の出力信号の波形整形を行って半導体集積回路
の内部へ信号を出力するインバータと、前記差動増幅回
路の基準電圧となる信号を発生させる昇圧回路と、前記
昇圧回路で発生させた高電圧を所定レベルに配分するリ
ミット回路と、前記レベルを必要に応じて選択して前記
差動増幅回路の基準入力に接続する回路とを備えたこと
を特徴とする。
印加された信号が入力される差動増幅回路と、前記差動
増幅回路の出力信号の波形整形を行って半導体集積回路
の内部へ信号を出力するインバータと、前記差動増幅回
路の基準電圧となる信号を発生させる昇圧回路と、前記
昇圧回路で発生させた高電圧を所定レベルに配分するリ
ミット回路と、前記レベルを必要に応じて選択して前記
差動増幅回路の基準入力に接続する回路とを備えたこと
を特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の入力バッファ回路の回路図
、第２図（Ａ）乃至第２図（Ｃ）は第１図の動作を示す
波形図である。第２図（Ａ）ではＴＴＬレベルを入力し
た場合の動作を示し、第２図（Ｂ）ではＭＯ８ＦＥＴレ
ベルを入力した場合の動作を示し、第２図（Ｃ）では電
源電圧以上のレベルを入力した場合を示す。
、第２図（Ａ）乃至第２図（Ｃ）は第１図の動作を示す
波形図である。第２図（Ａ）ではＴＴＬレベルを入力し
た場合の動作を示し、第２図（Ｂ）ではＭＯ８ＦＥＴレ
ベルを入力した場合の動作を示し、第２図（Ｃ）では電
源電圧以上のレベルを入力した場合を示す。
第１図において、ＰＡＤは外部の信号を入力する入力端
子、ＯＵＴは出力信号、ＶＣＣは電源電位、φ。、はク
ロック信号、ＩＮＩ〜ＩＮ６は選択信号を示す。
子、ＯＵＴは出力信号、ＶＣＣは電源電位、φ。、はク
ロック信号、ＩＮＩ〜ＩＮ６は選択信号を示す。
第１図において、本実施例の入力バッファ回路は、差動
増幅回路３６と、リミッタ回路及び選択回路２５と、昇
圧回路２４と、インバータ２０とを含み、構成される。
増幅回路３６と、リミッタ回路及び選択回路２５と、昇
圧回路２４と、インバータ２０とを含み、構成される。
ここで、差動増幅回路２６は、Ｐチャンネルトランジス
タ１５．１６と、Ｎチャンネルトランジスタ１７，１８
．１９とを有し、トランジスタ１８のゲートは、入力端
子ＰＡＤに接続され、他のトランジスタ１７は、回路２
５に入力される。リミッタ回路及び選択回路２５は、Ｎ
チャンネルトランジスタ３〜８と、抵抗体２２と、Ｐチ
ャンネルトランジスタとＮチャンネルトランジスタとを
パラレル接続したトランスファ９〜１４と、容量２３と
を有する。昇圧回路２４は、Ｎチャンネルトランジスタ
１，２と、クロック信号φ。、が入力される容量２１と
を有する。トランスファ９，１０，１１，１２，１３．
１４のＮチャンネルトランジスタはそれぞれ選択信号■
Ｎｌ、ＩＮ２．ＩＮ３．ＩＮ４．ＩＮＳ、ＩＮ６が入力
する。又、Ｐチャンネルトランジスタは信号ＩＮＩ、Ｉ
Ｎ２．ＩＮ３．ＩＮ４．ＩＮＳ、ＩＮ６の否定信号ＩＮ
Ｉ、ＩＮ２．ＩＮ３．ＩＮ４．ＩＮＳ。
タ１５．１６と、Ｎチャンネルトランジスタ１７，１８
．１９とを有し、トランジスタ１８のゲートは、入力端
子ＰＡＤに接続され、他のトランジスタ１７は、回路２
５に入力される。リミッタ回路及び選択回路２５は、Ｎ
チャンネルトランジスタ３〜８と、抵抗体２２と、Ｐチ
ャンネルトランジスタとＮチャンネルトランジスタとを
パラレル接続したトランスファ９〜１４と、容量２３と
を有する。昇圧回路２４は、Ｎチャンネルトランジスタ
１，２と、クロック信号φ。、が入力される容量２１と
を有する。トランスファ９，１０，１１，１２，１３．
１４のＮチャンネルトランジスタはそれぞれ選択信号■
Ｎｌ、ＩＮ２．ＩＮ３．ＩＮ４．ＩＮＳ、ＩＮ６が入力
する。又、Ｐチャンネルトランジスタは信号ＩＮＩ、Ｉ
Ｎ２．ＩＮ３．ＩＮ４．ＩＮＳ、ＩＮ６の否定信号ＩＮ
Ｉ、ＩＮ２．ＩＮ３．ＩＮ４．ＩＮＳ。
丁に丁がそれぞれ入力する信号ＩＮＩ〜ＩＮ６゜否定信
号ＩＮＩ、ＩＮ６のノ・イレベルは、接続点Ａのレベル
であり、ローレベルは接地レベルとする。昇圧回路２４
は、（電源電圧■。０のレベル＋クロック信号φ。、の
ハイレベル−Ｎチャンネルトランジスタ２のしきい値）
のレベルが出力さｈる。
号ＩＮＩ、ＩＮ６のノ・イレベルは、接続点Ａのレベル
であり、ローレベルは接地レベルとする。昇圧回路２４
は、（電源電圧■。０のレベル＋クロック信号φ。、の
ハイレベル−Ｎチャンネルトランジスタ２のしきい値）
のレベルが出力さｈる。
又、Ｎチャンネルトランジスタ３〜Ｎチヤンネルトラン
ジスタ８のしきい値を１．５ Ｖとすると、各接続点Ａ
、Ｂ、Ｃ，Ｄ、Ｅ、Ｆのレベルは、Ａ−９Ｖ、Ｂ＝７．
５Ｖ、Ｃ＝６Ｖ、Ｄ＝４．５Ｖ、Ｅ＝３Ｖ、Ｆ＝１．５
Ｖのレベルにリミットされる。
ジスタ８のしきい値を１．５ Ｖとすると、各接続点Ａ
、Ｂ、Ｃ，Ｄ、Ｅ、Ｆのレベルは、Ａ−９Ｖ、Ｂ＝７．
５Ｖ、Ｃ＝６Ｖ、Ｄ＝４．５Ｖ、Ｅ＝３Ｖ、Ｆ＝１．５
Ｖのレベルにリミットされる。
次に、第２図（Ａ）乃至第２図（Ｃ）も参照して、本実
施例の入力バッフ７回路の動作を説明する。
施例の入力バッフ７回路の動作を説明する。
（１）外部入力端子ＰＡＤにＴＴＬレベルが入力される
場合 トランスファ１４のＮチャンネルトランジスタの選択信
号ＩＮ６を接続点Ａのレベル、Ｐチャンネルトランジス
タの選択信号ＩＮ６を接地レベルとし、トランスファ１
４をＯＮとする。
場合 トランスファ１４のＮチャンネルトランジスタの選択信
号ＩＮ６を接続点Ａのレベル、Ｐチャンネルトランジス
タの選択信号ＩＮ６を接地レベルとし、トランスファ１
４をＯＮとする。
又、選択信号ＩＮＩ〜ＩＮＳを接地レベル、選択信号Ｉ
ＮＩ〜ＩＮＳを接続点Ａのレベルとし、トランスファ９
，１０，１１，１２．１３をＯＦＦとする。選択信号に
よりトランスファ１４がＯＮ状態なので、接続点Ｆと接
続点Ｇのレベルが等しくなる。又、接続点Ｇのレベルは
、差動増幅回路２６の基準電圧となる。接続点Ｆのレベ
ルは、１．５ Ｖなので、接続点Ｇは同じく１、５ Ｖ
となり、差動増幅回路２６の基準電圧は１．５■となる
。第２図（Ａ）では差動増幅回路２６の基準電圧を１．
５■へ設定した場合を示す。
ＮＩ〜ＩＮＳを接続点Ａのレベルとし、トランスファ９
，１０，１１，１２．１３をＯＦＦとする。選択信号に
よりトランスファ１４がＯＮ状態なので、接続点Ｆと接
続点Ｇのレベルが等しくなる。又、接続点Ｇのレベルは
、差動増幅回路２６の基準電圧となる。接続点Ｆのレベ
ルは、１．５ Ｖなので、接続点Ｇは同じく１、５ Ｖ
となり、差動増幅回路２６の基準電圧は１．５■となる
。第２図（Ａ）では差動増幅回路２６の基準電圧を１．
５■へ設定した場合を示す。
差動増幅回路２６の外部入力端子ＰＡＤへＴＴＬレベル
を入力した場合、ＴＴＬレベルのハイレベル２．２■を
差動増幅回路２６の基準電圧１．５■より大きいレベル
と認識し、接続点Ｈはローレベルとなり、出力信号ＯＵ
Ｔはハイレベルカ出力すレる。又、ＴＴＬレベルのロー
レベル０．８■は差動増幅回路２６の基準電圧１．５
Ｖより小さいレベルと認識し、接続点Ｈはハイレベルと
なり、出力信号ＯＵＴはローレベルが出力される。
を入力した場合、ＴＴＬレベルのハイレベル２．２■を
差動増幅回路２６の基準電圧１．５■より大きいレベル
と認識し、接続点Ｈはローレベルとなり、出力信号ＯＵ
Ｔはハイレベルカ出力すレる。又、ＴＴＬレベルのロー
レベル０．８■は差動増幅回路２６の基準電圧１．５
Ｖより小さいレベルと認識し、接続点Ｈはハイレベルと
なり、出力信号ＯＵＴはローレベルが出力される。
（２）外部入力端子ＰＡＤにＭＯ３ＦＥＴレベルが入力
される場合 トランスファ１３のＮチャンネルトランジスタの選択信
号工Ｎ５を接続点Ａのレベノ呟Ｐチャンネルトランジス
タの選択信号ＩＮＳを接地レベルとし、トランスファ１
３をＯＮとする。
される場合 トランスファ１３のＮチャンネルトランジスタの選択信
号工Ｎ５を接続点Ａのレベノ呟Ｐチャンネルトランジス
タの選択信号ＩＮＳを接地レベルとし、トランスファ１
３をＯＮとする。
又、選択信号ＩＮＩ、ＩＮ２．ＩＮ３．ＩＮ４．ＩＮ６
を接地レベル、選択信号ＴＲＴ、ＩＮ２．丁Ｎ３、ＩＮ
４．ＩＮ６を接続点Ａのレベルとし、トランスファ９，
１０，１１，１２．１４をＯＦＦとする。トランスファ
１３がＯＮ状態なので、接続点Ｅと接続点Ｇのレベルが
等しくなる。接続点Ｅのレベルは３■なので、接続点Ｇ
は同じ＜３Ｖとなり。差動増幅回路２６の基準電圧は３
ｖとなる。第２図（Ｂ）では、差動増幅回路２６の基準
電圧を３ｖへ設定した場合を示す。外部入力端子ＰＡＤ
へＭＯ８ＦＥＴレベルを入力した場合、ＭＯ３ＦＥＴレ
ベルのハイレベル（電源電位Ｖ。０）は差動増幅回路２
６の基準電圧３Ｖより大きいレベルと認識し、接続点Ｈ
はローレベルとなり、出力信号ＯＵＴはハイレベルが出
力される。又、ＭＯ８ＦＥＴレベルのローレベル（接地
レベル）は、差動増幅回路２６の基準電圧３ｖより小さ
いレベルと認識し、接続点Ｈはハイレベルとなり、出力
信号ＯＵＴはローレベルが出力される。
を接地レベル、選択信号ＴＲＴ、ＩＮ２．丁Ｎ３、ＩＮ
４．ＩＮ６を接続点Ａのレベルとし、トランスファ９，
１０，１１，１２．１４をＯＦＦとする。トランスファ
１３がＯＮ状態なので、接続点Ｅと接続点Ｇのレベルが
等しくなる。接続点Ｅのレベルは３■なので、接続点Ｇ
は同じ＜３Ｖとなり。差動増幅回路２６の基準電圧は３
ｖとなる。第２図（Ｂ）では、差動増幅回路２６の基準
電圧を３ｖへ設定した場合を示す。外部入力端子ＰＡＤ
へＭＯ８ＦＥＴレベルを入力した場合、ＭＯ３ＦＥＴレ
ベルのハイレベル（電源電位Ｖ。０）は差動増幅回路２
６の基準電圧３Ｖより大きいレベルと認識し、接続点Ｈ
はローレベルとなり、出力信号ＯＵＴはハイレベルが出
力される。又、ＭＯ８ＦＥＴレベルのローレベル（接地
レベル）は、差動増幅回路２６の基準電圧３ｖより小さ
いレベルと認識し、接続点Ｈはハイレベルとなり、出力
信号ＯＵＴはローレベルが出力される。
（３）外部入力端子ＰＡＤに電源電圧■。０より高電圧
が印加されたことを認識する回路として使用した場合 トランスファ１１のＮチャンネルトランジスタの選択信
号ＩＮ３を接続点Ａのレベル、Ｐ千ヤンネルトランジス
タの選択信号Ｔ Ｎ ３ ヲ接地レベルとし、トランス
ファ１１をＯＮとする。
が印加されたことを認識する回路として使用した場合 トランスファ１１のＮチャンネルトランジスタの選択信
号ＩＮ３を接続点Ａのレベル、Ｐ千ヤンネルトランジス
タの選択信号Ｔ Ｎ ３ ヲ接地レベルとし、トランス
ファ１１をＯＮとする。
又、選択信号ＴＮｉ、ＩＮ２．ＴＮ４．ＩＮ５．ＩＮ６
を接地レベル、選択信号工ＮＩ、ｌＮ２−１’ ＊−１
，ＩＮｌ、ＩＮ６を接続点Ａのレベルとし、トランスフ
ァ９，１０，１２，１３．１４を○Ｊ？Ｆとする。
を接地レベル、選択信号工ＮＩ、ｌＮ２−１’ ＊−１
，ＩＮｌ、ＩＮ６を接続点Ａのレベルとし、トランスフ
ァ９，１０，１２，１３．１４を○Ｊ？Ｆとする。
トランスファ１１がＯＮ状態なので、接続点Ｃと接続点
Ｇのレベルが等しくなる。接続点Ｃの１．・ヘルは６■
なので、接続点Ｇは同じ＜６Ｖとなり差動増幅回路２６
の基準電圧は６■なる。
Ｇのレベルが等しくなる。接続点Ｃの１．・ヘルは６■
なので、接続点Ｇは同じ＜６Ｖとなり差動増幅回路２６
の基準電圧は６■なる。
第２図（Ｃ）では、差動増幅回路２６の基準電圧を６ｖ
へ設定した場合を示す。外部入力端子ＰＡＤへ電源電圧
〜’ＣＣ，ｌ：り高電圧を印加した場合、高電圧のレベ
ルが６ｖより大きいレベルの時、差動増幅回路２６は基
準電圧６■より大きいレベルと認識し、接続点Ｈはロー
レベルとなり、出力信号ＯＵＴはハイレベルが出力され
る。又、高電圧のレベルが６Ｖより小さいレベルの時、
差動増幅回路２６は基準電圧６ｖより小さいレベルと認
識し、接続点■はハイレベルとなり、出力信号ＯＵＴは
ローレベルが出力される。
へ設定した場合を示す。外部入力端子ＰＡＤへ電源電圧
〜’ＣＣ，ｌ：り高電圧を印加した場合、高電圧のレベ
ルが６ｖより大きいレベルの時、差動増幅回路２６は基
準電圧６■より大きいレベルと認識し、接続点Ｈはロー
レベルとなり、出力信号ＯＵＴはハイレベルが出力され
る。又、高電圧のレベルが６Ｖより小さいレベルの時、
差動増幅回路２６は基準電圧６ｖより小さいレベルと認
識し、接続点■はハイレベルとなり、出力信号ＯＵＴは
ローレベルが出力される。
以上の説明においては、例としてＴＴＬレベルに設定し
た場合、ＭＯ８ＦＥＴレベルに設定した場合、電源電圧
以上に設定した場合を説明したが、これに限られること
はなく、トランスファ９を選択し、差動増幅回路２６の
基準電圧を９Ｖに設定、トランスファ１０を選択し差動
増幅回路２６の基準電圧を７．５ Ｖに設定し、又トラ
ンスア１２を選択し差動増幅回路２６の基準電圧を４４
５■に設定することにより、さまざまな入力信号のレベ
ルを入力することができることは明かである。
た場合、ＭＯ８ＦＥＴレベルに設定した場合、電源電圧
以上に設定した場合を説明したが、これに限られること
はなく、トランスファ９を選択し、差動増幅回路２６の
基準電圧を９Ｖに設定、トランスファ１０を選択し差動
増幅回路２６の基準電圧を７．５ Ｖに設定し、又トラ
ンスア１２を選択し差動増幅回路２６の基準電圧を４４
５■に設定することにより、さまざまな入力信号のレベ
ルを入力することができることは明かである。
以上説明したように、本発明によれば、差動増幅回路の
基準電圧を自白に選択できる機能と、昇圧回路によって
差動増幅回路の基準電圧を電源電圧以上とすることによ
り、入力信号をどの様なレベルでも取り扱うことができ
るため、外部とのインターフェースが容易にできるとい
う効果がある。
基準電圧を自白に選択できる機能と、昇圧回路によって
差動増幅回路の基準電圧を電源電圧以上とすることによ
り、入力信号をどの様なレベルでも取り扱うことができ
るため、外部とのインターフェースが容易にできるとい
う効果がある。
第１図は本発明の一実施例の入力バッファ回路の回路図
、第２図（Ａ）は、第１図の回路においてＴＴＬレベル
に設定した場合を示す波形図、第２図（Ｂ）はＭＯ８Ｆ
ＥＴレベルに設定した場合を示す波形図、第２図（Ｃ）
は電源電圧より大きいレベルを入力する場合を示す波形
図、第３図は従来の入力バッファ回路の回路図、第４図
（Ａ）は従来の入力バッファ回路においてＴＴＬレベル
に設定した場合を示す波形図、第４図（Ｂ）はＭＯ８Ｆ
ＥＴレベルに設定した場合を示す波形図、第４図（Ｃ）
は電源電圧より大きいレベルを入力した場合の波形図で
ある。 １、２．３．４．５．６．７．８．１８．１．７．１９
゜２８・ Ｎチャンネルトランジスタ、１５，１６゜２
７ ・・・Ｐチャンネルトランジスタ、２１．２３・・
容量、２２・・・・・・抵抗体、９，１０，１１゜１２
．１３．１４・・・・・・Ｎチャンネルトランジスタと
Ｐチャンネルトランジスタのパラレル接続のトランスフ
ァ、２０・・・・・・インバータ、２４・・川・昇圧回
路、２５・・・リミッタ回路及び選択回路、２６・・・
・差動増幅回路、Ｖｃｃ・・・・電源、φ。、クロック
信号、ＯＵＴ・・・・出力信号、Ｐ Ａ Ｄ・・・・外
部入力端子、ＩＮｌ、ＩＮ２．ＩＮ３．ＩＮ４、ＩＮ５
．ＩＮ６・・・・・・選択信号。 代理人 弁理士 内 原 晋 茅 回 竿 凹
、第２図（Ａ）は、第１図の回路においてＴＴＬレベル
に設定した場合を示す波形図、第２図（Ｂ）はＭＯ８Ｆ
ＥＴレベルに設定した場合を示す波形図、第２図（Ｃ）
は電源電圧より大きいレベルを入力する場合を示す波形
図、第３図は従来の入力バッファ回路の回路図、第４図
（Ａ）は従来の入力バッファ回路においてＴＴＬレベル
に設定した場合を示す波形図、第４図（Ｂ）はＭＯ８Ｆ
ＥＴレベルに設定した場合を示す波形図、第４図（Ｃ）
は電源電圧より大きいレベルを入力した場合の波形図で
ある。 １、２．３．４．５．６．７．８．１８．１．７．１９
゜２８・ Ｎチャンネルトランジスタ、１５，１６゜２
７ ・・・Ｐチャンネルトランジスタ、２１．２３・・
容量、２２・・・・・・抵抗体、９，１０，１１゜１２
．１３．１４・・・・・・Ｎチャンネルトランジスタと
Ｐチャンネルトランジスタのパラレル接続のトランスフ
ァ、２０・・・・・・インバータ、２４・・川・昇圧回
路、２５・・・リミッタ回路及び選択回路、２６・・・
・差動増幅回路、Ｖｃｃ・・・・電源、φ。、クロック
信号、ＯＵＴ・・・・出力信号、Ｐ Ａ Ｄ・・・・外
部入力端子、ＩＮｌ、ＩＮ２．ＩＮ３．ＩＮ４、ＩＮ５
．ＩＮ６・・・・・・選択信号。 代理人 弁理士 内 原 晋 茅 回 竿 凹
Claims (1)
- 外部入力端子へ印加された信号が入力される差動増幅回
路と、前記差動増幅回路の出力信号の波形整形を行って
半導体集積回路の内部へ信号を出力するインバータと、
前記差動増幅回路の基準電圧となる信号を発生させる昇
圧回路と、前記昇圧回路で発生させた高電圧を所定レベ
ルに配分するリミット回路と、前記レベルを必要に応じ
て選択して前記差動増幅回路の基準入力に接続する回路
とを備えたことを特徴とする入力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227711A JPH04109711A (ja) | 1990-08-29 | 1990-08-29 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227711A JPH04109711A (ja) | 1990-08-29 | 1990-08-29 | 入力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04109711A true JPH04109711A (ja) | 1992-04-10 |
Family
ID=16865156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2227711A Pending JPH04109711A (ja) | 1990-08-29 | 1990-08-29 | 入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04109711A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100311114B1 (ko) * | 1994-12-31 | 2001-12-15 | 박종섭 | 반도체메모리장치의신호입력회로 |
| KR100335477B1 (ko) * | 1992-11-10 | 2002-08-21 | 선 마이크로시스템즈 인코퍼레이티드 | 과전압보호용고립트랜지스터를가진전압인터페이싱버퍼 |
| KR100482737B1 (ko) * | 1997-12-11 | 2005-08-24 | 주식회사 하이닉스반도체 | 에스램의라이트드라이버회로 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60194821A (ja) * | 1984-03-16 | 1985-10-03 | Fujitsu Ltd | 集積回路 |
| JPS6490615A (en) * | 1987-09-30 | 1989-04-07 | Nec Corp | Semiconductor integrated circuit |
| JPH01126822A (ja) * | 1987-11-12 | 1989-05-18 | Kawasaki Steel Corp | プログラマブル入力回路 |
| JPH01218211A (ja) * | 1988-02-26 | 1989-08-31 | Fujitsu Ltd | 基準電圧発生回路 |
| JPH02186832A (ja) * | 1989-01-13 | 1990-07-23 | Sumitomo Metal Ind Ltd | アナログデジタル変換器 |
-
1990
- 1990-08-29 JP JP2227711A patent/JPH04109711A/ja active Pending
Patent Citations (5)
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|---|---|---|---|---|
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