JPS594220A - シユミツト・トリガ−回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、立ち上シ時と立ち下り時で異なるスレッシ
ュホールド電圧を持つシュミット・トリガー回路に関す
るものである。

従来、この種の装置として第１図、第２図に示すものが
あった。第１図に於て、（１）は入力、（２）。

（３）は抵抗、（４）〜（６）はインバーター、Ｑ３）
は出力である０ 第１図の回路をＣＭＯＳプロセスで実現すると第２図と
なる。図において、（１）〜（３＋　、　（１３は第１
図と同じものを示す。（７）〜（９）はＰチャネルＭＯ
８ＦＥＴ　（以下Ｔｒと称す）、叫〜叫はＮチャネルＭ
Ｏ５ＦｈＴ（以下Ｔｒ　と称す）、ＶＤＤは電源電圧で
ある。

次に動作について説明する。

入力（１）が　０　の時Ｔｒ（７）、ａυがＯＮする０
この時接続点−の電位は　０　■である。一方、入力（
１）が少し大きく々つてＶα　となると、上記接続点圓
の電位は、ＴｒＱｌｌのｇｍが抵抗ｆ２＋　、　（３）
に比べ十分大きいとすると となる。但しＲ２，Ｒ３は抵抗＋２１　、　（３１の抵
抗値である。

従ってインバーター（４）のスレシュホールド電圧が’
ｖ’ｎ−ｉとすると入力（１）がＱＶかも上昇してゆく
時、電圧 ってくる時のスレッシュホールド電圧ｖ〜　はとなる。

即ち、入力の立ち上シ時と立ち下シ時で、出力α３）の
反転するスレッシュホールド電圧■／。

Ｖ’（が異なシ、シュミット・トリガー回路となる。

従来のシュミット・トリガー回路は以上のように構成さ
れておｆｉ、０ＭＯ８ＬＳＩ内に於ては、第１図中の抵
抗＋２１　、　＋３＋はアイランド抵抗によ多形成する
が、その実用的な値は２０〜１００にΩである。シュミ
ット・トリガー人カへ信号を供給する外部素子の出力イ
ンピーダンスは、この抵抗値よシ、−桁小さくないと、
シュミット・トリガーの精度が悪くなるか、若しくは、
シュミット・トリガー回路とはならない。

又、従来例では、スレッシュホールド電圧Ｖ／と■＼に
、インバーター（４）の温度特性が直接影響する。現在
、通常の０Ｍ０５回路に於ては、ＮチャネルＭＯ５ＦＥ
Ｔのスレッシュホールド電圧ＶＴＲの温度依存性は、Ｐ
チャネルＭＯ８ＦＥＴのものに比べて太きいため、この
温度依存性を補償する為には、ＰチャネルＭＯ５ＦＥＴ
のｇｍをＮチャネルのものに比べ、大きくしなければな
らないため、シュミット・トリガー回路の遷移電圧は、
１／２　ＶＤＤよシ大きくなってしまい、ＴＴＬ論理素
子との論理レベルのマツチングが取れなくなる。

以上のように、従来の回路構成では、入力インピーダン
スが高く、入力レベルに関しＴＴＬ素子と論理レベルの
マツチングが取れ、かつ温度変化に対して、スレッシュ
ホールド電圧の変化が少ないシュミット・トリガー回路
を０ＭＯ８ＬＳＩ中に構成する事が出来ないという欠点
があった。

この発明は、上記のような従来のものの欠点を除去する
だめになされたもので、入力電圧を基準電圧と比較する
コンパレータと、上記基準電圧として２つの電圧を発生
する基準電圧源と、この基準電圧源が発生する２つの電
圧のいずれかを上記゛コンパレータの基準電圧として入
力させ該コンパレータの出力反転時に該基準電圧入力を
切換える選択手段とを設けることによシ、遷移レベルが
低く、入力インピーダンスが高く、シかも温度変化に対
するスレッシュホールド電圧の変化の少ないシュミット
・トリガー回路を提供することを目的としている。

以下、この発明の一実施例を図について説明する。

第３図に於て、（１）は入力、（２）はコンパレーター
、曽はその出力、＋３１　、　＋４１はインバーター、
（５１、（６）は選択手段としてのトランスミッション
・ゲート、（７）〜（９）は電源電圧ＶＤＤを分圧し２
つの基準電圧を得るだめの抵抗、翰は出力、（ハ）〜（
イ）は接続点である。

第３図の回路をＣＭＯＳプロセスで実現したものが第４
図である。図に於て、（１）は入力、（７）〜（９）は
抵抗、ａＬＩ〜（１５１はＰチャネルＭＯ８ＦＥＴ　（
以下Ｔｒと称す）、Ｏ１→ＤはｈチャネルＭＯ８ＦＥＴ
（以下Ｔｒ　と称す）である。

次に動作ｐ（１ついて説明する。抵抗（７）〜（９）は
、接続点（２３１、（至）に基準電圧を抵抗分割によシ
発生させる。今、抵抗（７）〜（９）を３０にΩ、１０
にΩ、１０にΩとすると接続点（２）は２■、接続点（
２４１は１■となり、この値は一定である。但し電源電
圧ＶＤＤは、５■とする。

今、入力（１）が０■の時出力（２）はＯＶ、接続点い
）は５■となシ、Ｔｒ　Ｑ４１　＋　（２０）がＯＮＬ
、接続点（２６）は２■となる。従って入力（１）がＯ
Ｖから徐々に大きくなって、２■以上にならないと”ｒ
　［１１＋　（１υ、　（１６１。

αりで構成されるコンパレーター（２）の出力僻）はＯ
ｖとならない。つまシ入力（１）が上昇する時のスレッ
シュホールド電圧はｖ／’＝２．ＯＶとなる。

逆に入力（１）が５■から徐々に下る時は、上記とは逆
に出力には５ｖ、接続点価）は０■なので、ＴｒＯ９と
（２υがＯＮし、接続点（支））は１■となるため、コ
ンパレーターの出力（資）は入力（１）が１■に下るま
で反転しない。つまシ、入力（１）が降下する時のスレ
ッシュホールド電圧はｖ〜＝１０■である。

以上のように、第３図、第４図は、入力の上昇・時と下
降時で異なるスレッシュホールド電圧を持つシュミット
・トリガー回路を構成［７、この回路は以下の効果を有
するものである。即ち、（１）入力をＭＯＳのゲートで
受けるので入力インピーダンスが非常に高い。

（２）コンパレータを差動形式で用いている為入力の遷
移レベルの温度変化が少（ＦＥＴのスレッシュホールド
電圧ｖ″１１（の温度変化が、２つの入力間で相殺され
るため、温度変化の与ならずＩＣに組み込んだ際のバラ
ツキも非常に小さくなる。

（３）基準電圧を外部から与えるので、入力の上昇時の
遷移電圧■／と下降時の遷移電圧■＼を任意に設定出来
る。この基準電圧源は、どんなに出力インピーダンスが
高くても、又、低くても問題はない。

なお、上記実施例では基準電圧源として抵抗分割を用い
たが、他の任意の基準電圧源を用いでもよい。

又、上記実施例では、カレントミラーをオＵ用したコン
パレータを用いたが、他の形式のコンパレータや、ダイ
ナミック方式のコンパレーターでもよい。また上記実施
例ではＣＭＯＳプロセスで構成したが、ＰチャネルＭＯ
５ＦＥＴ、若しくＵＮチャネルＭＯ５ＦＥＴのみで構成
してもよい。また上記実施例では、基準電圧として２■
と１■を用いたが、これも任意の値でよい。更に上記実
施例では選択手段として、トランスミッション・ゲート
を用いたが他の選択手段を用いてもよい。

以上のように、本発明によれば、入力電圧を基準電圧と
比較するコンパレータと、上記基準電圧として２つの電
圧を発生する基準電圧源と、この基準電圧源が発生する
２つの電圧のいずれかを上記コンパレータの基準電圧と
して入力させ該コンパレータの出力反転時に該基準電圧
入力を切換える選択手段とを設けるようにしたので、入
力インピーダンスが高く、入力レベルに関しＴＴＬ　素
子と論理レベルのマツチングが取れかつ温度変化に対し
てスレッシュホールド電圧の変化が少ないシュミット・
トリガー回路を構成できる効果がある。

【図面の簡単な説明】

第１図は従来のシュミット・トリガー回路の回路図、第
２図は第１図の回路をＣＭＯＳで実現したものを示す回
路図、第３図は本発明の一実施例によるシュミット・ト
リガー回路の回路図、第４図は第３図を０ＭＯ５で実現
したものを示す回路図である。 （２）・・・コンパレーター、ＶＩＪＤ・・・電源電圧
（基準電圧源）、＋７＋　＋８）　（９＋・・・抵抗（
基準電圧源）　、（５１（６１・・・トランスミッショ
ン・ゲート（選択手段）。 代　理　　人　　　　葛　　野　　信　　−第１図 第２図

Claims (4)

【特許請求の範囲】
1. （１）入力電圧を基準電圧と比較するコンパレータと、
   上記基準電圧として２つの電圧を発生する、基準電圧源
   と、この基準電圧源が発生する２つの電圧のいずれかを
   上記コンパレータの基準電圧として入力させ該コンパレ
   ータの出力反転時に該基準電圧入力を切換える選択手段
   とを備えたことを特徴とするシュミット・トリガー回路
   。
2. （２）上記コンパレータが差動形式のものであることを
   特徴とする特許請求の範囲第１項記載のシュミット・ト
   リガー回路。
3. （３）上記基準電圧源が電源電圧とこの電源電圧を分圧
   する３つの抵抗とからなるものであることを特徴とする
   特許請求の範囲第１項または第２項記載のシュミット・
   トリガー回路。
4. （４）上記選択手段が、上記コンパレータの出力および
   該コンパレータの出力の反転信号によりそれぞれ開閉さ
   れる２つのトランスミッション・ゲートからなるもので
   あることを特徴とする特許請求の範囲第１項ないし第３
   項のいずれかに記載のシュミット・トリガー回路。