JP3986970B2

JP3986970B2 - Ｄ／ａ変換器

Info

Publication number: JP3986970B2
Application number: JP2002580498A
Authority: JP
Inventors: クリストファー、エム．ゴーマン
Original assignee: Koninklijke Philips NV; Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2001-04-06
Filing date: 2002-04-04
Publication date: 2007-10-03
Anticipated expiration: 2022-04-04
Also published as: EP1380112A2; JP2004519964A; CN1484889A; WO2002082658A3; WO2002082658A2; US6621440B2; US20020145552A1; GB0108656D0

Description

【０００１】
本発明はＤ／Ａ変換器（ＤＡＣ）に関し、特に本発明は抵抗ラダー型Ｄ／Ａ変換器に関する。
【０００２】
ディジタルワードをアナログ信号に変換する必要のある種々の用途に対し、ＤＡＣを用いることは従来技術において知られている。この装置に対するニーズは、音楽やテレビジョン、映画、通信等がディジタルコード化される圧倒的なディジタル時代に入るにつれてますます高まっている。
【０００３】
図１にはＤＡＣの基本的な抵抗ラダーが示されている。基準電圧源Ｖref+及びＶref-の間に直列にＰ−１個の抵抗が接続されている。この回路は基準電圧を、（Ｖref+−Ｖref-）／（Ｐ−１）のステップに分割する。これにより基準電圧Ｖref+及びＶref-を含めてＰ個のタップ導出点が存在する。各タップ導出点は各スイッチを介してアナログ出力端Ｖout に接続される。入力ディジタルワードはデコードされ、いずれか１つのスイッチを閉じるように用いられる。このようにして所望の出力電圧が生成される。出力電圧は高インピーダンス出力段２でバッファリングされるので、スイッチ自体の抵抗によって電圧降下を生じることはない。
【０００４】
この回路設計は、Ｐが非常に大きくなってしまい、多数の抵抗及びスイッチが必要とされるので非常に不経済である（２０ビットＤＡＣで１００万個を超える抵抗及びスイッチを必要とする）。従来技術で良く知られているように、Ｐが、Ｐ＝ＭＮと因数分解できるものと仮定すれば、抵抗アレイを多数段にセグメント化することによって、図１の回路より大幅に少ない抵抗及びスイッチを用いて同一の機能を実行することができる。
【０００５】
例えば、米国特許第５４９５２４５号明細書は、抵抗ラダーが２つのセパレート型外部ラダー及び内部ラダーにセグメント化されたＤＡＣを開示している。各外部ラダーはフルスケール電圧を分割し、ディジタル入力ワードの最上位ビット（ＭＳＢ）に応じたタップを選択する。内部ラダーの両端が外部ラダーの選択されたタップ点に接続されることによって、内部ラダーによって間隔付けられた電圧間隔が入力信号のＭＳＢの変化に応じて効果的にスライドアップし、又はスライドダウンする。内部ラダーのスイッチ群はＭＳＢによって定義される間隔内で最下位ビット（ＬＳＢ）に応じて動作し、最終出力電圧を選択する。
【０００６】
米国特許第５５５４９８６号明細書及び米国特許第５７０３５８８号明細書により他の構成のセグメント化ＤＡＣも知られている。そのような装置では、抵抗値のマッチング不備や、スイッチ抵抗、ローディング効果等から生じる種々のエラー源が知られている。
【０００７】
米国特許第５４９５２４５号明細書における第２のラダーによる外部ラダーの負荷は、２つの抵抗ラダー内の電流を全て、内部ラダーを通して流すことによって省略することができる。満足に動作させるために、ここでは、内部ラダー抵抗を、内部ラダーの総抵抗値が外部ラダーの単一抵抗の抵抗値に等しくなるように内部ラダーの抵抗値を増減しなければならない。これには、抵抗値のミスマッチを引き起こす原因になるという欠点がある。というのは、マッチングは同一抵抗値又は単純抵抗比の抵抗器相互間でのみ迅速に達成できるものだからである。もし抵抗値が正確にマッチングされていないと、内部ラダーを移動する度にエラーが生じてしまう。
【０００８】
さらに、従来装置では、基準電圧源Ｖref+及びＶref-の間に流れる電流の一部又は全部がＭＳＢスイッチを介して転送され、内部ラダーを動作させなければならない。各スイッチはゼロではない抵抗値を持っており、しかもそれは同一ラダー内でスイッチ毎に変わり得るものであり、外部ラダー及び内部ラダーの間に直列に挿入される。このことは、外部ラダーの場合、内部ラダー抵抗値と各段の抵抗値との間のマッチングに不一致を来すことにつながる。このエラーを抑制するためには大きなスイッチが必要となる。それは事実上、最初にセグメント化によって確保した大きな領域を使用してしまうことになる。
【０００９】
本発明の目的は、上記欠点の一方又は両方を解消し得る、改良されたセグメント化ラダーＤＡＣを提供することである。さらに本発明は、回路サイズを倍増させることなしに、シングル終端型出力端を有するＤＡＣを提供することである。
【００１０】
本発明の第１のアスペクトによれば、少なくとも第１及び第２の抵抗ラダー、及び少なくとも第１及び第２のスイッチバンクと、スイッチをディジタル入力信号の少なくとも最上位のビットに従って制御する制御手段と、第１及び第２の抵抗ラダーをそれらの端部で接続してリングトポロジーを形成する第１及び第２の接続手段と、を備え、第１及び第２の接続手段はそれぞれ第１及び第２のアナログ出力信号を受けて差動アナログ出力信号を形成する手段を含んでいる、Ｄ／Ａ変換器が提供される。
【００１１】
本発明の第２のアスペクトによれば、少なくとも第１、第２及び第３の抵抗ラダーと、少なくとも第１、第２及び第３のスイッチバンクとを備え、第１及び第２の抵抗ラダーは負荷抵抗を介して直列に接続され、第３の抵抗ラダーは負荷抵抗に並列に接続され、第１及び第２の抵抗ラダーのそれぞれの選択された点に第１及び第２のスイッチバンクの対応するスイッチを介して基準電圧源が接続可能であり、スイッチはディジタル入力信号の最上位ビットに応じて動作するように選択され、第３のスイッチバンクの対応するスイッチを介して第３の抵抗ラダーの選択された点に出力が導出可能であり、スイッチはディジタル入力信号の最下位ビットに応じて動作するように選択される、セグメント型Ｄ／Ａ変換器が提供される。
【００１２】
本発明の第３のアスペクトによれば、少なくとも第１及び第２の抵抗ラダー及び少なくとも第１及び第２のスイッチバンクと、ディジタル入力信号の少なくとも最上位ビットに応じてスイッチを制御する制御手段とを備え、第１及び第２のスイッチバンクの各スイッチはペアとして開閉されるように制御されるマッチペアスイッチの一方を形成し、動作中の第２のスイッチは、スイッチの抵抗値とは無関係にラダーに基準電圧が印加されるように増幅器へのフィードバックを行う、Ｄ／Ａ変換器が提供される。
【００１３】
本発明の上記およびその他の任意の特徴は、特許請求の範囲において特定されている。本発明の上述の３つのアスペクトは、互いに関係なく適用することができる。本発明の３つのアスペクトはまた、以下の実施の形態において説明されるように、何れの組合せで使用しても良い。
【００１４】
本発明による抵抗ラダーDAＣの一実施の形態を、添付の図面を参照して説明する。
【００１５】
図２は差動リング型ＤＡＣの基本構成例を示すものである。２つのＭＳＢ抵抗ラダー（ラダーA及びラダーＢ）を有する単一段型ＤＡＣが設けられている。ラダーＡの抵抗はＲＡ１，ＲＡ２，ＲＡ３，・・・，ＲＡ（Ｍ−１）として示されている。ここでは、Ｍ−１個の抵抗が、抵抗ラダーＡを構成している。同様に、ラダーＢの抵抗はＲＢ１，ＲＢ２，ＲＢ３，・・・ＲＢ（Ｍ−１）として示されている。
【００１６】
抵抗ラダーＡは、Ｍ個のスイッチ（ＳｗＡ０，ＳｗＡ１，・・・，ＳｗＡ（Ｍ−１））からなるスイッチアレイを介して基準電圧源Ｖref+に接続される。各スイッチはラダーの異なる点を基準電圧源Ｖref+に、それぞれラダーのトップ及びボトムに接続されたスイッチＳｗＡ０及びＳｗＡ（Ｍ−１）を介して接続する。全ての抵抗ＲＡ，ＲＢ及びＲｘは標準値Ｒを持っている。ラダーＢも同様にＭ個のスイッチ（ＳｗＢ０，ＳｗＢ１，・・・，ＳｗＢ（Ｍ−１））からなる第２のスイッチアレイを介して基準電圧源Ｖref-に接続される。
【００１７】
これら２つの抵抗ラダーは新規なリング構造（すなわち、ＲＡ（Ｍ−１）〜ＲＢ１、及びＲＡ１〜ＲＢ（Ｍ−１））を形成するように、トップからボトムへ、及びボトムからトップへと、互いに接続される。出力端子は、ラダーが接続される点のそれぞれから取り出される。このようにして、この装置は差動出力信号を出力することができる。
【００１８】
単一段型変換器のこの構成例の場合、極めて小さなパワー供給が要求される場合に有用なものである。それはさらに、出力スイッチが無く、したがって、小パワーレールのＴゲートにおける非直線性の問題を生じることもない。
【００１９】
セグメント化されたＤＡＣが図３に示されている。このＤＡＣは３組の抵抗ラダーを備えている。第１及び第２のラダー（ラダーＡ及びラダーＢ）は最上位ビット（ＭＳＢ）すなわち「粗」ラダーであり、第３のラダー（ラダーＣ）は最下位ビット（ＬＳＢ）すなわち「密」ラダーである。ＭＳＢラダーＡ及びＢは別の抵抗Ｒｘを介して互いに直列に接続される。
【００２０】
抵抗ラダーＡは、Ｍ個のスイッチ（ＳｗＡ０，ＳｗＡ１，・・・，ＳｗＡ（Ｍ−１））からなるスイッチアレイを介して基準電圧源Ｖref+に接続される。各スイッチはラダーの異なる点を基準電圧源Ｖref+に、各ラダーのトップ及びボトムにスイッチＳｗＡ０及びＳｗＡ（Ｍ−１）を介して接続する。ラダーＢも同様に、Ｍ個のスイッチ（ＳｗＢ０，ＳｗＢ１，・・・，ＳｗＢ（Ｍ−１））からなる第２のスイッチアレイを介して基準電圧源Ｖref-に接続される。
【００２１】
第３の抵抗ラダー（ラダーＣ）は、直列に接続されたＮ−１個の抵抗（ＲＣ１，ＲＣ２，・・・，ＲＣ（Ｎ−１））によって構成されている。この第２のラダーは、ラダーＡ及びラダーＢの間に配置された抵抗Ｒｘに並列に接続される。
【００２２】
全ての抵抗ＲＡ，ＲＢ，ＲＣ及びＲｘは標準抵抗値Ｒを持っている。
【００２３】
ＤＡＣの出力端Ｖoutの電圧は、この第３のラダーから別のＮ個のスイッチＳｗＣ０，ＳｗＣ１，・・・，ＳｗＣ（Ｎ−１））からなるスイッチアレイを介して取り出される。それは、ラダーＲＡ１のトップ（ＳｗＣ（Ｎ−１））及びラダーＲＢ（Ｍ−１）のボトム（ＳｗＣ０）に接続された一方のスイッチを介して各抵抗の間に接続されている。
【００２４】
ＭＳＢ内へと基準電圧源Ｖref+及びＶref-が接続される位置はＭＳＢ抵抗ラダー内のスイッチＳｗＡ及びＳｗＢによって制御される。これらのスイッチはデコーダ（図示せず）によってディジタルワードのＭＳＢに応じて設定される。いずれのタイミングにおいても、各ラダーでは唯１つのスイッチしか閉じられない。さらに、ラダーＡで、あるスイッチが閉じられると、ラダーＢでは対応するスイッチが閉じられる。例えば、スイッチＳｗＡ２が閉じられると、それに対応してスイッチＳｗＢ２が閉じられ、ＭＳＢラダー内の他のスイッチが閉じられることはない。これにより、基準電圧源Ｖref+及びＶref-の間には常にＭ個の直列抵抗が接続されることになる。
【００２５】
したがって、２組のＭＳＢラダーＡ及びＢは、基準電圧源Ｖref+及びＶref-の間に接続されたＭ個の抵抗を有する１つのラダーとみなすことができる。その場合、抵抗Ｒｘ（したがって、抵抗Ｒｘに並列に接続されたラダーＣ）はデコーダの出力端においてＭＳＢに依存するこのラダー内の、他のＭ個の抵抗に対する位置を変える。抵抗Ｒｘが位置し得る位置はＭ個であり、また各位置毎にＮ個のタップオフ点が存在するものとすれば、全部でＭＮ個のタップオフ点が存在することになる。したがって、もしＭＮをＰに等しくすると、タップオフ点の数は図１の基本的抵抗ＤＡＣと同一となるが、使用する抵抗及びスイッチは、はるかに少なくなる。
【００２６】
この回路は通常、Ｐステップのレゾリューションで、バイナリーディジタルワードをアナログ電圧に変換する場合に使用される。このケースでは、Ｐ＝２^Ｚである。これは、２^Ｚ＝２^Ｘ２^Ｖというように因数分解をすることができる。したがって、Ｍ＝２^Ｘ，Ｎ＝２^Ｙである。Ｘ個の最上位ビットはデコードされてラダーＡ及びＢ内のスイッチを選択する。それに対して、Ｙ個の最下位ビットはデコードされてラダーＣ内のスイッチを選択するのに用いられる。
【００２７】
複数点の電圧を見てみると、図１の基本的抵抗ＤＡＣと同様に、Ｖout＝におけるLSB段階が（Ｖref+−Ｖref-）／（Ｐ−１）となるような設計になることが予想される。これは実際にこのようになる。抵抗Ｒｘは、抵抗値（Ｎ−１）Ｒの抵抗ラダーに並列な抵抗ラダーを有する。したがって、この抵抗の端部間の抵抗値は、
Ｒｔ＝Ｒｘ//（Ｎ−１）Ｒ＝Ｒ（Ｎ−１）／Ｎ＝Ｒｔ
である。
【００２８】
基準電圧源Ｖref+と基準電圧源Ｖref-との間に、この抵抗を含んでＭ個の抵抗が存在する。したがって、ラダー抵抗値は、
（Ｍ−１）Ｒ＋Ｒ（Ｎ−１）／Ｎ＝（Ｍ−１／Ｎ）Ｒ
＝（（ＭＮ−１）／Ｎ）Ｒ。
【００２９】
この抵抗値は（ＭＮ−１）個（すなわち、（Ｐ−１）個）のステップに分割される。したがって、各ステップにおける抵抗値は（１／Ｎ）Ｒとなる。
【００３０】
Ｒｔ＝（（Ｎ−１）／Ｎ）Ｒとし、これをＮ−１個の部分に分割するとすれば、各ステップは（１／Ｎ）Ｒに等しくなる。さらに、Ｒｔと標準抵抗値Rとの間の差も（１／Ｎ）Ｒである。したがって、スイッチが抵抗Ｒｘの位置を1つ移動させると、新しい位置のボトムと古い位置のトップとの間に（１／Ｎ）Ｒのステップが得られる。
【００３１】
このＤＡＣと従来設計との間の重要な違いは、スイッチ群が抵抗Ｒｘ（すなわち電源側）に対して抵抗ラダーの反対側に位置していることにある。これは、上述したようにラダーＣに並列な抵抗Ｒｘの等価抵抗値を計算する場合、スイッチの固有の抵抗を考慮する必要はなく、また非線形のソースは除外される。オン抵抗は数値範囲をわずかに減少させる効果があり、これは既知の設計においてはそのようになっていた。従来技術の項で確認した米国特許第５４９５２４５号明細書のものと比較すると、他の利点として、全てのレジスタが同一抵抗値Ｒを有しているので、マッチングが容易になる。
【００３２】
図４は、上記の２つの考えを組み合わせることにより、差動出力を有するセグメント型DACを提供する回路を示している。この差動出力は、電源除去率低下につながる、出力に現れるグラウンドノードのノイズの問題を解決するのに好ましいものである。
【００３３】
すでに述べたように、抵抗ＲＡ１とＲＢ（Ｍ−１）との間に接続された第１のＲｘ抵抗Ｒｘ１を有する２つのＭＳＢラダーＡおよびＢと、抵抗Ｒｘ１に並列に接続された第３の抵抗ラダー（ラダーC）とが設けられている。この抵抗ラダーＣは、スイッチアレイを介してコンプリメンタリ出力端Ｖout+に接続されている。
【００３４】
しかしながら、本実施の形態では、抵抗ＲＡ（Ｍ−１）及びＲＢ１（すなわち、図３に示すようにラダーＡのトップ部とラダーＢのボトム部）との間に接続された第２Ｒｘ抵抗、すなわちＲｘ２が存在する。この抵抗は、抵抗ＲＤ１〜ＲＤ（Ｎ−１）を含む全体に並列に接続された第２ＬＳＢ抵抗ラダー（ラダーＤ）を有している。この第２抵抗ラダーＤは、スイッチを介してコンプリメンタリ出力端Ｖout-に、ラダーCと同様に接続されている。
【００３５】
したがって、ラダーＡ、ラダーＢ、抵抗Ｒｘ１およびＲｘ２から構成される抵抗リングが形成される。基準電圧源Ｖref+と基準電圧源Ｖref-との間に並列に２つの完全セグメント化ＤＡＣが構成され、抵抗リングに基準電圧が印加されると、出力の一方は抵抗Ｒｘ１側から取り出され、他方の出力は抵抗Ｒｘ２側から取り出される。これらＤＡＣの抵抗Ｒｘ１およびＲｘ２は互いに反対側に位置している。これにより、２つの逆極性の出力Ｖout+およびＶout-（各DACから1つずつ）が取り出される。出力Ｖout+およびＶout-の差は、デジタル入力に対応する差動出力を表している。ＬＳＢラダーは同一のものが使用されていたのに対し、ＭＳＢラダーは２等分された差動回路の間で共有されるため、必要なスイッチおよび抵抗の数を大幅に減らすことができる。
【００３６】
因みに、第１および第２ラダーの抵抗間に比1：1を維持することの利点は、負荷効果がまさに１つのＬＳＢであることを意味していることにある。すでに述べたように、スイッチ抵抗は、ＬＳＢラダーだけではなく、電源に対して直列であり、優れた線形性を維持することができる。
【００３７】
本発明による差動出力型ＤＡＣの改良例を図５に示す。この実施の形態では、Ｍ＝Ｎ−１６の関係にあるＤＡＣを８ビットで実施したものを示している。これは、それぞれが全体を横断する別のＬＳＢ抵抗ラダー（ＣおよびＤ）を有する２つの抵抗Ｒｘ１およびＲｘ２を介して結合されたＭＳＢ抵抗ラダーＡおよびＢを有する図４の差動ＤＡＣと同じ基本レイアウトを使用する。すでに述べたように、ＬＳＢラダーからは、スイッチを介して差動出力が生成される。
【００３８】
ＭＳＢラダーＡおよびＢの各点において単一のスイッチＳｗＡ０，ＳｗＢ０Sなどが含まれるという条件に代わって、各位置に１対のスイッチが含まれる。図において、各位置は００００〜１１１１とラベル付けされ、それらのラベルはＭＳＢ値００００〜１１１１に対応し、それに応じて特定の対のスイッチが閉じられる。１対のスイッチは、例えばＳｗＡ_{［１０１１］}およびＳｗＡ′_{［１０１１］}とラベル付けされる。各ラダーＡおよびＢに対し、演算増幅器ＡＭＰＡおよびＡＭＰＢが設けられ、また基準電圧Ｖref+およびＶref-が適切な増幅器の非反転入力端子に印加される。各ラダーの増幅器の出力はスイッチＳｗＡの外部リングを提供し、また内部リングＳｗＡ′などは検出信号をそれぞれの増幅器の反転入力端子に与える。このように「強制および感知」配列が得られるが、これは抵抗ラダーの所望の点を基準電圧に駆動するので、スイッチの抵抗による全てのオフセットを除去することができる。因みに、フィードバックＳｗＡ′スイッチは、バッファ入力の高インピーダンスにより、電流を伝えることはないので、極少サイズですませることができる。
【００３９】
したがって、動作中、4つの最上位ビットは、オンになるラダーＡおよびＢのスイッチを選択する。各コードは、４つのスイッチが位置するリングの軸を効果的に表している。特定のＭＳＢコードに対して、軸上の全てのスイッチは閉じ、また他の全てのスイッチは開く。そして、４つの閉じたスイッチは、各基準電圧に強制および感知経路を与える。選択された軸が抵抗リングと交差する２つのポイントは、基準バッファによって、それぞれ基準電圧Ｖref+およびＶref-に充電される。４つのＬＳＢは、上記例のように変換される。因みに、この特殊ケースでは、１６個のタップ導出点を与える各抵抗Ｒｘと並列な抵抗は１５個存在する。ラダーＡおよびＢにおいても、同一数の抵抗が存在する。したがって、合計２５６個すなわち２^８のタップ導出点が存在する。
【００４０】
変換器のスイッチを表すために図において使用されている記号はTゲートスイッチを示しており、これはその汎用性のために好ましいものである。他の種類のスイッチも使用可能であることは、当業者により容易に理解されよう。例えば、図に示す実施の形態において、基準電圧Ｖref+がＤＡＣの正のレール電圧に近く、また基準電圧Ｖref-が負のレール電圧に近いとすると、ラダーＡおよびＢのスイッチはそれぞれＰＭＯＳデバイスおよびＮＭＯＳデバイスでもよい。
【００４１】
本発明の開示を読むことにより、他の変形例および修正例は当業者に明らかとなる。このような変形例および修正例は、Ｄ／Ａ変換器の設計、製造、及び使用においてすでに知られていることであり、ここに開示した特徴の代わりに、あるいは追加して使用される同等ないし他の特徴を含ませることもできる。
【００４２】
特許請求の範囲は本出願において特徴の特定の組合せについて定義されているが、本発明の開示の範囲は、あらゆる新規な特徴、または明示的または暗示的にここに開示された特徴のあらゆる新規な組合せ、またはその一般化、いずれかの請求項で現在請求されていると同一の発明に関連するか否か、および本発明と同じように同一の技術的問題の一部または全てを緩和するか否かをも含んでいる。個別の実施形態の脈絡において説明されている特徴も、単一の実施形態において組み合わせて提供されても良い。逆に、略して、単一の実施形態の脈絡において記載されている様々な特徴も、別個に、またはいずれかの適切なサブ結合において提供されても良い。ここにおける出願人は、本出願またはそこから得られる別の出願の手続き中に、このような特徴やこのような特徴の組合せに対して、新規な請求項を作成しても良いことを明らかにしておきたい。
【図面の簡単な説明】
【図１】従来の抵抗ラダー型ＤＡＣの結線図。
【図２】リング構造を有する新規な差動抵抗ラダー型ＤＡＣの結線図。
【図３】抵抗値及び抵抗ミスマッチを切り換えるために減少された感応性を有する新規なセグメント型ラダーＤＡＣの結線図。
【図４】図２及び図３の特徴を組み合わせた差動セグメント型抵抗ラダーＤＡＣの結線図。
【図５】スイッチの抵抗誤差を解消させるための構成を有する他の差動セグメント型抵抗ラダーＤＡＣの結線図。

Claims

少なくとも第１及び第２の抵抗ラダー、及び少なくとも第１及び第２のスイッチバンクと、前記スイッチをディジタル入力信号の少なくとも最上位のビットに従って制御する制御手段と、前記第１及び第２の抵抗ラダーをそれらの端部で接続してリングトポロジーを形成する第１及び第２の接続手段と、を備え、前記第１及び第２の接続手段はそれぞれ第１及び第２のアナログ出力信号を受けて差動アナログ出力信号を形成する手段を含んでいる、Ｄ／Ａ変換器。
前記第１及び第２のスイッチバンクにおける対応するスイッチを介して前記第１及び第２の抵抗ラダーのそれぞれにおける個別点にコンプリメンタリ基準電圧源が接続可能であり、前記制御手段は前記リングを２等分するように動作スイッチを選択する、請求項１に記載のＤ／Ａ変換器。
前記第１及び第２の接続手段は、それぞれ第３及び第４の抵抗ラダーに並列に接続された第１及び第２の負荷抵抗を有し、前記第３及び第４の抵抗ラダーにはそれぞれ、各出力手段を形成する各スイッチバンクが接続され、前記第３及び第４のスイッチバンクは前記ディジタル入力信号のより下位ビットに応答して制御され、それにより差動出力を有するセグメント型変換器を構成している、請求項１または２に記載のＤ／Ａ変換器。
各出力信号は前記第３及び第４の抵抗ラダーの各点から各スイッチバンクの対応するスイッチを介して得られる、請求項３に記載のＤ／Ａ変換器。
前記第１及び第２のスイッチバンクの各スイッチはペアとして開閉されるように制御されるマッチペアスイッチの一方を形成し、動作中の前記第２のスイッチは、基準電圧が前記スイッチとは無関係にラダーに印加されるように増幅器へのフィードバックを行う、請求項１ないし４のいずれか１項に記載のＤ／Ａ変換器。
少なくとも第１及び第２の抵抗ラダー及び少なくとも第１及び第２のスイッチバンクと、ディジタル入力信号の少なくとも最上位ビットに応じて前記スイッチを制御する制御手段とを備え、前記第１及び第２の抵抗ラダーは各端部で接続されてリングトポロジーを形成し、前記ラダーが接続されている各点で出力が取り出されることによりデファレンシャル出力を提供する、Ｄ／Ａ変換器。
前記第１及び第２の抵抗ラダーの各点に個別に前記第１及び第２のスイッチバンクの対応するスイッチを介してコンプリメンタリ基準電圧源が接続可能であり、前記制御手段は前記リングを２等分するように動作スイッチを選択する、請求項６に記載のＤ／Ａ変換器。
前記第１及び第２の抵抗ラダーはそれらの端部でそれぞれ負荷抵抗を介して接続され、それぞれ前記負荷抵抗の各一方に並列に接続された少なくとも第３及び第４の抵抗ラダーを備え、前記第３及び第４の抵抗ラダーはそれぞれ、前記ディジタル入力信号の下位ビットに応じて制御される各スイッチバンクに接続され、それにより差動出力を有するセグメント型の変換器を構成している、請求項６または７に記載のＤ／Ａ変換器。