CN113746482A - 一种电阻环式数模转换器 - Google Patents

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CN113746482A CN202111040261.2A CN202111040261A CN113746482A CN 113746482 A CN113746482 A CN 113746482A CN 202111040261 A CN202111040261 A CN 202111040261A CN 113746482 A CN113746482 A CN 113746482A
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Abstract

本发明公开了一种电阻环式数模转换器，包括：包括主DAC和次级DAC，主DAC包括主电阻串，包括2N+1个电阻R依次串联形成的电阻环；其中2N个相邻电阻R的同一端分别连接有第一主串开关PUi后与参考电压Vrefp连接，另外2N个相邻电阻R的同一端分别连接有第二主串开关PDi后与参考电压Vrefn连接；次级DAC包括次级电阻串，主电阻串的电阻R上设有2M个抽头将该电阻R均匀分割成次级电阻串，每一抽头的一端均连接有次级串开关Si后与输出电压端Vout连接；其中，N为主DAC位数，M为次级DAC位数，N+M为整个DAC位数。本发明中主串开关的导通电阻恒定，可消除输入代码的数值对于开关导通电阻的影响，从而提高输出电压Vout的准确性，进而降低微分非线性(DNL)误差，提高数模转换的效率。

Description

一种电阻环式数模转换器
技术领域
本发明属于集成电路技术领域，具体涉及一种电阻环式数模转换器。
背景技术
随着数字电子技术的高速发展，数字化的产品在人们日常生活工作中被广泛应用，例如温度、压力、声音和图像等现实世界的模拟信号被常规地转换为能够在现代数字系统中容易处理的数字信号。而在许多应用中，例如扬声器、视频显示器、驱动电机、机械伺服、射频发射器和温度控制等，通常也需要将数字信号转换为模拟信号以使人们得以接收，而实现这一功能的集成电路为数模转换器(DAC，Digital to analog converter)，其通过将数字量转换为模拟量，即输入一组数字信号，并将数字信号转换为电压或电流的模拟信号。
现有技术中，分段式电阻串DAC是常用的数模转换器之一，其典型的电路结构如图1所示，其中，主DAC中包含4个相同的电阻RP,次级DAC包含4个相同的电阻RS，通过将主DAC和次级DAC分别接入树形开关网络，其中的电阻接点RP或RS可根据DAC的输入代码进行切换并输出至缓冲器，实现数字量到模拟量的转换。然而，现有的分段式电阻串DAC主要存在以下缺陷：
1)由于与输入代码相关的载流开关的电阻和并联路径的影响，现有的分段式电阻串DAC的微分非线性(DNL)性能较差。原因在于：由于所有MOSFET晶体管开关的基极电压Vb均连接于同一点位(如0V)，而所有ON开关的控制电压通常是供给电压(例如5V)，因此每一开关均有不同的临界电压Vth和源极电压Vs，从而使得每一开关均有不同的电阻，在不考虑主DAC开关的情形下，电流ls会流经所有ON开关，从而导致主DAC的电阻RP中经过的电流和lp不一致，进而引起每个P序列开关上不同的压降，从而引发DAC输出的误差。
2)现有的分段式电阻串DAC通过引入电压缓冲器来改善微分非线性(DNL)性能，然而引入电压缓冲器将需要额外的功率和安装空间，且电压缓冲器可能存在偏移，则仍然可能存在输出误差。
发明内容
本发明的目的是提供一种电阻环式数模转换器，用于解决现有技术中存在的至少一个问题。
为了实现上述目的，本发明采用以下技术方案：
本发明提供一种电阻环式数模转换器，包括：主DAC和次级DAC，所述主DAC包括主电阻串，所述主电阻串包括2N+1个电阻R，且2N+1个所述电阻R依次串联形成电阻环；
其中2N个相邻电阻R的同一端分别连接有一个第一主串开关PUi，PUi＝PU1，PU2或
Figure BDA0003249004400000021
每一第一主串开关PUi的另一端与参考电压Vrefp连接，另外2N个相邻电阻R的同一端分别连接有一个第二主串开关PDi，PDi＝PD1，PD2或
Figure BDA0003249004400000022
每一第二主串开关PDi的另一端与参考电压Vrefn连接；
所述次级DAC包括次级电阻串，所述主电阻串的其中一个电阻R上设有2M个抽头，2M个抽头将该电阻R均匀分割成所述次级电阻串，所述次级电阻串包括2M个电阻
Figure BDA0003249004400000023
每一抽头的一端均连接有一个次级串开关Si，Si＝S0,S1或
Figure BDA0003249004400000024
每一次级串开关Si的另一端与输出电压端Vout连接；
其中，N为所述主DAC的位数，M为所述次级DAC的位数，N+M为整个DAC的位数。
在一种可能的设计中，当所述主DAC的位数N为2且所述次级DAC的位数M为2时，
所述主电阻串包括8个电阻R，且8个所述电阻R依次串联形成电阻环；
其中4个相邻电阻R的同一端分别连接有一个第一主串开关PUi，PUi＝PU1，PU2，PU3或PU4,每一第一主串开关PUi的另一端与参考电压Vrefp连接，另外4个相邻电阻R的同一端分别连接有一个第二主串开关PDi，PDi＝PD1，PD2,PD3或PD4，每一第二主串开关PDi的另一端与参考电压Vrefn连接；
所述主电阻串的其中一个电阻R上设有4个抽头，所述4个抽头将该电阻R均匀分割成所述次级电阻串，所述次级电阻串包括4个电阻
Figure BDA0003249004400000031
每一抽头的一端均连接有一个次级串开关Si，Si＝S0,S1,S2或S3，每一次级串开关Si的另一端与输出电压端Vout连接。
在一种可能的设计中，所述第一主串开关PUi、所述第二主串开关PDi和所述次级串开关Si用于响应输入代码的数字信号，所述数字信号包括具有最高效位和最低有效位的数字信号；
所述输入代码包括主串代码和次级串代码，所述第一主串开关PUi和所述第二主串开关PDi用于响应所述主串代码的数字信号，所述次级串开关Si用于响应所述次级串代码的数字信号。
在一种可能的设计中，所述电阻环可根据输入的主串代码旋转对应的角度ω,以实现对应的第一主串开关PUi和所述第二主串开关PDi的导通，其中，ω＝360/(2N+1)。
在一种可能的设计中，当所述主DAC的位数N为2且所述次级DAC的位数M为2时，所述电阻环每次旋转的角度ω＝45度。
在一种可能的设计中，所述抽头与所述电阻环上电阻R之间的接点设置由所述次级串代码决定。
在一种可能的设计中，当所述主DAC的位数N为2且所述次级DAC的位数M为2时，所述输入代码包括二进制代码0000～1111，其中，前两位为所述主串代码，后两位为所述次级串代码，所述主串代码用于控制所述第一主串开关PUi和所述第二主串开关PDi的导通，所述次级串代码用于控制所述次级串开关Si的导通。
在一种可能的设计中，所述第一主串开关PUi、所述第二主串开关PDi和所述次级串开关Si均为MOSFET晶体管。
有益效果：
本发明通过设置包括2N+1个电阻R的主电阻串，且2N+1个电阻R依次串联形成电阻环；其中2N个相邻电阻R的同一端分别连接有一个第一主串开关PUi后与参考电压Vrefp连接；另外2N个相邻电阻R的同一端分别连接有一个第二主串开关PDi后与参考电压Vrefn连接；同时，将主电阻串的其中一个电阻R上设有2M个抽头，2M个抽头将该电阻R均匀分割成次级电阻串，次级电阻串包括2M个电阻R/2M，每一抽头的一端均连接有一个次级串开关Si后与输出电压端Vout连接，其中，N为所述主DAC的位数，M为所述次级DAC的位数，N+M为整个DAC的位数。本发明的电阻环式分段数模转换器，通过将主串开关独立于电阻环之外，且主串开关与参考电压直接连接，则在数模转换时，可以根据输入代码的不同控制主串开关的导通，此时的主串开关的导通电阻仅与自身性能相关，因此每一主串开关的导通电阻相同且恒定，从而可以消除输入代码的数值对于开关导通电阻的影响；此外，由于整个DAC的输出与一个缓冲放大器连接，而缓冲放大器具有很高的输入阻抗，且通常情况下缓冲放大器采用的是MOSFET门进行输入，而MOSFET门是负载电容从而不带任何直流电流，因此，当本发明中的次级开关与上述缓冲放大器连接时，因缓冲放大器的高阻抗使得次级开关上不携带任何电流，因此能够提高输出电压Vout的准确性，进而降低微分非线性(DNL)误差，提高数模转换的效率。此外，由于本发明每次在进行主串开关导通时，仅需匹配电阻环上相对位置的主串电阻，而无需遍历匹配电阻环上的全部电阻，因此能够在节省硬件空间的同时，降低功耗；此外，由于本发明无需引入额外的电压缓冲器来改善微分非线性(DNL)性能，能够进一步节省硬件空间，降低功耗。
附图说明
图1为现有技术中的数模转换器的电路结构图；
图2为本发明实施例中的电阻环式数模转换器的电路结构图；
图3为本发明实施例中电阻环的结构示意图；
图4为本发明实施例中的4位数模转换器的电路结构图。
具体实施方式
为使本说明书实施例的目的、技术方案和优点更加清楚，下面将结合本说明书实施例中的附图，对本说明书实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本说明书一部分实施例，而不是全部的实施例。基于本说明书中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例
如图2所示，本实施例提供一种电阻环式数模转换器，包括：主DAC和次级DAC，所述主DAC包括主电阻串，所述主电阻串包括2N+1个电阻R，且2N+1个所述电阻R依次串联形成电阻环；
其中2N个相邻电阻R的同一端分别连接有一个第一主串开关PUi，PUi＝PU1，PU2或
Figure BDA0003249004400000061
每一第一主串开关PUi的另一端与参考电压Vrefp连接，另外2N个相邻电阻R的同一端分别连接有一个第二主串开关PDi，PDi＝PD1，PD2或
Figure BDA0003249004400000062
每一第二主串开关PDi的另一端与参考电压Vrefn连接；
所述次级DAC包括次级电阻串，所述主电阻串的其中一个电阻R上设有2M个抽头，2M个抽头将该电阻R均匀分割成所述次级电阻串，所述次级电阻串包括2M个电阻
Figure BDA0003249004400000063
每一抽头的一端均连接有一个次级串开关Si，Si＝S0,S1或
Figure BDA0003249004400000064
每一次级串开关Si的另一端与输出电压端Vout连接；
其中，N为所述主DAC的位数，M为所述次级DAC的位数，N+M为整个DAC的位数。
其中，需要说明的是，所述电阻环中有2N+1个电阻，对应连接有2N个开关，如图2所示，有0～2N-1号开关连接到参考电压Vrefp，另外0～2N-1号开关连接到参考电压Vrefn；在其中一个电阻上设置有2M个抽头，该2M个抽头连接有2M个开关，如图2所示的0～2M-1号开关。
在一种可能的设计中，所述第一主串开关PUi、所述第二主串开关PDi和所述次级串开关Si用于响应输入代码的数字信号，所述数字信号包括具有最高效位和最低有效位的数字信号；
所述输入代码包括主串代码和次级串代码，所述第一主串开关PUi和所述第二主串开关PDi用于响应所述主串代码的数字信号，所述次级串开关Si用于响应所述次级串代码的数字信号。
在一种可能的设计中，所述电阻环可根据输入的主串代码每次旋转对应的角度ω,以实现对应的第一主串开关PUi和所述第二主串开关PDi的导通，其中，ω＝360/(2N+1)，其中，根据所述主DAC的位数不同，电阻环具有不同的旋转角度、不同的旋转次数以及不同的最大旋转角，例如，当主DAC的位数为2时，电阻环的旋转次数为22次，每次旋转的单位角度为45度，最大旋转角为135度。
在一种可能的设计中，所述抽头与所述电阻环上电阻R之间的接点设置由所述次级串代码决定，即在本实施例中，所述电阻环上任意一个电阻上均可设置所述抽头，具体根据次级串代码的输入数值决定，此处不做限定。
其中，需要说明的是，在实际应用中，通过在本实施例中的电阻环任意两个对角相对的节点电阻R上施加参考电压Vrefp和Vrefn，通过电阻环的旋转来表示主串代码的输入值的变化，从而实现对应的第一主串开关PUi和所述第二主串开关PDi的导通。
其中，需要说明的是，优选的，所述第一主串开关PUi、所述第二主串开关PDi和所述次级串开关Si均为MOSFET晶体管；通常，在理想状态下，MOSFET晶体管作为开关时不会产生任何的电阻，但实际上，任何工作开关都会有一定的电阻产生，如图1所示，在数模转换器中，由于所有开关的基极电压Vb均连接于同一点位(如0V)，而所有ON开关的控制电压通常是供给电压(例如5V)，因此每一开关均有不同的临界电压Vth和源极电压Vs，从而使得每一开关均有不同的电阻，在不考虑主DAC开关的情形下，电流ls会流经所有ON开关，从而导致主DAC的电阻RP中经过的电流和lp不一致，进而引起每个P序列开关上不同的压降，从而引发DAC输出的误差。
因此，在本实施例中，通过将第一主串开关PUi和所述第二主串开关PDi独立于电阻环之外，且第一主串开关PUi直接与参考电压Vrefp连接，所述第二主串开关PDi直接与参考电压Vrefn连接，则在数模转换时，可以根据输入代码的不同控制主串开关的导通，而由于主串开关独立于电阻环之外，此时主串开关的导通电阻仅与自身性能相关，因此每一主串开关的导通电阻相同且恒定，从而可以消除输入代码的数值对于开关导通电阻的影响，从而解决了现有的数模转换器中存在的问题；此外，由于整个DAC的输出与一个缓冲放大器连接，而缓冲放大器具有很高的输入阻抗，且通常情况下缓冲放大器采用的是MOSFET门进行输入，而MOSFET门是负载电容从而不带任何直流电流，因此，当本发明中的次级开关与上述缓冲放大器连接时，因缓冲放大器的高阻抗使得次级开关上不携带任何电流，因此能够提高输出电压Vout的准确性，进而降低微分非线性(DNL)误差，提高数模转换的效率。
作为一种可选的实施方式，当整个DAC的位数为4，所述主DAC的位数N为2且所述次级DAC的位数M为2时，
所述主电阻串包括8个电阻R，且8个所述电阻R依次串联形成电阻环；
其中4个相邻电阻R的同一端分别连接有一个第一主串开关PUi，PUi＝PU1，PU2，PU3或PU4,每一第一主串开关PUi的另一端与参考电压Vrefp连接，另外4个相邻电阻R的同一端分别连接有一个第二主串开关PDi，PDi＝PD1，PD2,PD3或PD4，每一第二主串开关PDi的另一端与参考电压Vrefn连接；
所述主电阻串的其中一个电阻R上设有4个抽头，所述4个抽头将该电阻R均匀分割成所述次级电阻串，所述次级电阻串包括4个电阻
Figure BDA0003249004400000091
每一抽头的一端均连接有一个次级串开关Si，Si＝S0,S1,S2或S3，每一次级串开关Si的另一端与输出电压端Vout连接。
则基于上述，所述电阻环可根据输入的主串代码每次旋转对应的角度45度，以实现对应的第一主串开关PUi和所述第二主串开关PDi的导通，其中，电阻环的旋转次数为22次，最大旋转角为135度。
基于上述公开的内容，在实际应用中，当整个DAC的位数为4，所述主DAC的位数N为2且所述次级DAC的位数M为2时，通过在本实施例中的电阻环任意两个对角相对的节点电阻上施加参考电压Vrefp和Vrefn，并通过主串代码输入值不同，电阻环旋转对应的角度，例如，在图3中，示出了电阻环分别旋转0度、45度、90度和135度，从而第一主串开关PUi和所述第二主串开关PDi根据不同的主串代码输入值进行相应的导通。
当然，可以理解的是，本实例中的数模转换器(DAC)的位数可以扩展至不同的位数，并不限于上述实施例的取值，具体可以根据实际的应用环境进行设置，此处不做限定。
在一种可能的设计中，当整个DAC的位数为4，所述主DAC的位数N为2且所述次级DAC的位数M为2时，所述输入代码包括二进制代码0000～1111，其中，前两位为所述主串代码，后两位为所述次级串代码，所述主串代码用于控制所述第一主串开关PUi和所述第二主串开关PDi的导通，所述次级串代码用于控制所述次级串开关Si的导通。具体的，如表1所示，示出了所述二进制代码0000～1111不同的数值时，所述第一主串开关PUi、所述第二主串开关PDi和所述次级串开关Si对应位的数值。
表1 4位输入代码对应的开关位表
Figure BDA0003249004400000101
基于上述公开的内容，本实施例通过设置包括2N+1个电阻R的主电阻串，且2N+1个电阻R依次串联形成电阻环；其中2N个相邻电阻R的同一端分别连接有一个第一主串开关PUi后与参考电压Vrefp连接；另外2N个相邻电阻R的同一端分别连接有一个第二主串开关PDi后与参考电压Vrefn连接；同时，将主电阻串的其中一个电阻R上设有2M个抽头，2M个抽头将该电阻R均匀分割成次级电阻串，次级电阻串包括2M个电阻R/2M，每一抽头的一端均连接有一个次级串开关Si后与输出电压端Vout连接。本实施例的电阻环式分段数模转换器，通过将主串开关独立于电阻环之外，且主串开关与参考电压直接连接，则在数模转换时，可以根据输入代码的不同控制主串开关的导通，此时的主串开关的导通电阻仅与自身性能相关，因此每一主串开关的导通电阻相同且恒定，从而可以消除输入代码的数值对于开关导通电阻的影响；此外，由于整个DAC的输出与一个缓冲放大器连接，而缓冲放大器具有很高的输入阻抗，且通常情况下缓冲放大器采用的是MOSFET门进行输入，而MOSFET门是负载电容从而不带任何直流电流，因此，当本发明中的次级开关与上述缓冲放大器连接时，因缓冲放大器的高阻抗使得次级开关上不携带任何电流，因此能够提高输出电压Vout的准确性，进而降低微分非线性(DNL)误差，提高数模转换的效率。此外，由于本发明每次在进行主串开关导通时，仅需匹配电阻环上相对位置的主串电阻，而无需遍历匹配电阻环上的全部电阻，因此能够在节省硬件空间的同时，降低功耗；此外，由于本发明无需引入额外的电压缓冲器来改善微分非线性(DNL)性能，能够进一步节省硬件空间，降低功耗。
最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种电阻环式数模转换器，其特征在于，包括：主DAC和次级DAC，所述主DAC包括主电阻串，所述主电阻串包括2N+1个电阻R，且2N+1个所述电阻R依次串联形成电阻环；
其中2N个相邻电阻R的同一端分别连接有一个第一主串开关PUi，PUi＝PU1，PU2或
Figure FDA0003249004390000012
每一第一主串开关PUi的另一端与参考电压Vrefp连接，另外2N个相邻电阻R的同一端分别连接有一个第二主串开关PDi，PDi＝PD1，PD2或
Figure FDA0003249004390000013
每一第二主串开关PDi的另一端与参考电压Vrefn连接；
所述次级DAC包括次级电阻串，所述主电阻串的其中一个电阻R上设有2M个抽头，2M个抽头将该电阻R均匀分割成所述次级电阻串，所述次级电阻串包括2M个电阻
Figure FDA0003249004390000011
每一抽头的一端均连接有一个次级串开关Si，Si＝S0，S1或
Figure FDA0003249004390000014
每一次级串开关Si的另一端与输出电压端Vout连接；
其中，N为所述主DAC的位数，M为所述次级DAC的位数，N+M为整个DAC的位数。
2.根据权利要求1所述的电阻环式数模转换器，其特征在于，当所述主DAC的位数N为2且所述次级DAC的位数M为2时，整个DAC的位数为4；
所述主电阻串包括8个电阻R，且8个所述电阻R依次串联形成电阻环；
其中4个相邻电阻R的同一端分别连接有一个第一主串开关PUi，PUi＝PU1，PU2，PU3或PU4，每一第一主串开关PUi的另一端与参考电压Vrefp连接，另外4个相邻电阻R的同一端分别连接有一个第二主串开关PDi，PDi＝PD1，PD2，PD3或PD4，每一第二主串开关PDi的另一端与参考电压Vrefn连接；
所述主电阻串的其中一个电阻R上设有4个抽头，所述4个抽头将该电阻R均匀分割成所述次级电阻串，所述次级电阻串包括4个电阻
Figure FDA0003249004390000021
每一抽头的一端均连接有一个次级串开关Si，Si＝S0，S1，S2或S3，每一次级串开关Si的另一端与输出电压端Vout连接。
3.根据权利要求1所述的电阻环式数模转换器，其特征在于，所述第一主串开关PUi、所述第二主串开关PDi和所述次级串开关Si用于响应输入代码的数字信号，所述数字信号包括具有最高效位和最低有效位的数字信号；
所述输入代码包括主串代码和次级串代码，所述第一主串开关PUi和所述第二主串开关PDi用于响应所述主串代码的数字信号，所述次级串开关Si用于响应所述次级串代码的数字信号。
4.根据权利要求3所述的电阻环式数模转换器，其特征在于，所述电阻环可根据输入的主串代码旋转对应的角度ω，以实现对应的第一主串开关PUi和所述第二主串开关PDi的导通，其中，ω＝360/(2N+1)。
5.根据权利要求4所述的电阻环式数模转换器，其特征在于，当所述主DAC的位数N为2且所述次级DAC的位数M为2时，所述电阻环每次旋转的角度ω＝45度。
6.根据权利要求3所述的电阻环式数模转换器，其特征在于，所述抽头与所述电阻环上电阻R之间的接点设置由所述次级串代码决定。
7.根据权利要求3所述的电阻环式数模转换器，其特征在于，当所述主DAC的位数N为2且所述次级DAC的位数M为2时，所述输入代码包括二进制代码0000～1111，其中，前两位为所述主串代码，后两位为所述次级串代码，所述主串代码用于控制所述第一主串开关PUi和所述第二主串开关PDi的导通，所述次级串代码用于控制所述次级串开关Si的导通。
8.根据权利要求1所述的电阻环式数模转换器，其特征在于，所述第一主串开关PUi、所述第二主串开关PDi和所述次级串开关Si均为MOSFET晶体管。
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