JP2012023540A - マルチビットデルタシグマ変調器及びａｄコンバータ - Google Patents

Abstract

【課題】オーバーサンプリング比の増加や回路面積の著しい増加を伴うことなく、高いダイナミックレンジを得られるようにしたマルチビットデルタシグマ変調器と、ＡＤコンバータを提供する。
【解決手段】入力信号を積分するアナログ積分器１と、アナログ積分器１から出力される出力信号を複数の閾値Ｖｔｈ１、Ｖｔｈ２、…Ｖｔｈ７による異なる量子化ステップで量子化するマルチビット量子化器と、このマルチビット量子化器から出力される信号をアナログ積分器１の入力側に帰還するＤＡコンバータと、を備え、複数の閾値Ｖｔｈ１、Ｖｔｈ２、…Ｖｔｈ７の互いの間隔は、アナログ積分器１から出力される出力信号のフルスケールレベル（＋ＦＳ、−ＦＳ）を意図する信号領域から当該出力信号のゼロレベルを意図する信号領域に向かって、段階的に狭くなるように設定されている。
【選択図】図４

Description

本発明は、マルチビットデルタシグマ変調器及び、これを用いたＡＤコンバータに関するものである。

狭帯域のアナログ・デジタル変換を実現する代表的な手法として、デルタシグマ（ΔΣ）変調器がある。デルタシグマ変調器内の量子化器について、変換後のデジタル信号のダイナミックレンジを向上させるため、複数ビットにより量子化するデルタシグマ変調器を、特にマルチビットデルタシグマ変調器と呼ぶ。マルチビットデルタシグマ変調器の一例を図１５に示す。

図１５に示すように、従来例に係るマルチビットデルタシグマ変調器２００は、アナログ信号Ｘ´からデジタル信号Ｙ´を得るために、アナログ積分器１０１と、マルチビット量子化器１０２と、ＤＡコンバータ１０３と、加算器１０４とを備える。マルチビット量子化器１０２の分解能は、２値ではなくマルチレベルとなっており、図１６に示すように、各々の閾値（即ち、比較電圧）Ｖｔｈ´１〜Ｖｔｈ´７は、互いの間隔が等電位（即ち、等間隔の電位差）となるように設定されていた。また、各閾値Ｖｔｈ´１〜Ｖｔｈ´７は、図１７に示すような閾値生成回路１１０で生成されていた。閾値生成回路１１０は、値の等しい（例えば、抵抗Ｒの）抵抗器１１１〜１１８が直列に接続された構成を有する。

図１８に示すように、マルチビット量子化器１０２は、上記の閾値生成回路１１０と、複数のコンパレータ１２１〜１２７と、論理回路１３０と、を有する。コンパレータ１２１〜１２７は、例えば、負帰還をかけていない演算増幅器で構成されている。また、閾値生成回路１１０を構成する複数の抵抗器１１１〜１１８の各接続点は、コンパレータ１２１〜１２７の一方の入力端子（例えば、反転入力端子）に接続されている。これら各接続点から出力される電圧が、閾値Ｖｔｈ´１〜Ｖｔｈ´７である。

また、コンパレータ１２１〜１２７の他方の入力端子（例えば、非反転入力端子）にはアナログ積分器１０１の出力端子が接続されている。各コンパレータ１２１〜１２７では、アナログ積分器１０１から出力された電圧（以下、積分電圧ともいう。）と、閾値Ｖｔｈ´１〜Ｖｔｈ´７とが比較され、その比較の結果は、Ｈ（Ｈｉｇｈ、ハイ、＋）又はＬ（ＬＯＷ、ロウ、−）で出力される。そして、この出力されたＨ又はＬは、論理回路１３０に入力される。

論理回路１３０では、各コンパレータ１２１〜１２７からそれぞれ入力された電圧の正負の比に基づいて、積分電圧の量子化が行われる。そして、クロック信号Φ２がＨの期間中、量子化後の信号（即ち、デジタル信号Ｙ´）と、このデジタル信号Ｙ´に対応した制御信号Φ２ｐ´１〜Φ２ｐ´７、Φ２ｍ´１〜Φ２ｍ´７とが論理回路１３０から出力される。ここで、制御信号Φ２ｐ´１とΦ２ｍ´１は一対の信号であり、一方がＨのとき他方はＬである。制御信号Φ２ｐ´２とΦ２ｍ´２、…、Φ２ｐ´７とΦ２ｍ´７についても同様である。即ち、制御信号Φ２ｐ´ｘとΦ２ｍ´ｘ（ｘは整数）とで一対の信号となっている。

一方、アナログ積分器１０１は、簡略化のために、シングルエンド出力構成とした場合、図１９に示すように、複数のスイッチ素子９１〜９４とサンプリングキャパシタＣｓ´とで構成されるスイッチトキャパシタ回路１４３と、積分キャパシタＣｉ´と、演算増幅器１４１と、を有する。また、ＤＡコンバータ１０３は、複数のスイッチトキャパシタ回路ｓｃｐ´１〜ｓｃｐ´７、ｓｃｍ´１〜ｓｃｍ´７とで構成されている。ここで、スイッチトキャパシタ回路ｓｃｐ´１とスイッチトキャパシタ回路ｓｃｍ´１は一対の回路であり、アナログ積分器１０１に対して一方が電荷を転送するとき、他方は電荷を転送しない。スイッチトキャパシタ回路ｓｃｐ´２とｓｃｍ´２、…、ｓｃｐ´７とｓｃｍ´７についても同様である。即ち、スイッチトキャパシタ回路ｓｃｐ´ｘとｓｃｍ´ｘ（ｘは整数）とで一対の回路となっている。

次に、アナログ積分器１０１及びＤＡコンバータ１０３の動作について説明する。なお、説明の都合から、図１９における全てのスイッチ素子９１、９１ｐ´１〜９１ｐ´７、９１ｍ´１〜９１ｍ´７、９２、９２ｐ´１〜９２ｐ´７、９２ｍ´１〜９２ｍ´７、９３、９３ｐ´１〜９３ｐ´４、９３ｍ´１〜９３ｍ´４、９４、９４ｐ´１〜９４ｐ´７、９４ｍ´１〜９４ｍ´７は例えばＮ型ＭＯＳトランジスタとする。

図１９において、クロック信号Φ１がＨで、クロック信号Φ２がＬのとき、スイッチ素子９１、９３はＯＮ（オン）になり、スイッチ素子９２、９４はＯＦＦ（オフ）になる。これにより、入力端子に入力されたアナログ信号（即ち、入力電圧）Ｘ´は、サンプリングキャパシタＣｓ´でサンプリングされる。また、これと同時に、デジタル信号をＤＡ変換するためのキャパシタＣｄｐ´１〜Ｃｄｐ´７では、正の基準電圧（＋Ｖｒｅｆ）がサンプリングされ、キャパシタＣｄｍ´１〜Ｃｄｍ´７では負の基準電圧（−Ｖｒｅｆ）がサンプリングされる。

次に、クロック信号Φ２がＨで、クロック信号Φ１がＬのとき、スイッチ素子９１、９３はＯＦＦになり、スイッチ素子９２、９４はＯＮになる。これにより、サンプリングキャパシタＣｓ´でサンプリングされた（アナログ信号Ｘ´の）電荷は積分キャパシタＣｉ´へ転送される。また、このとき、図１８に示した論理回路１３０から制御信号Φ２ｐ´１〜Φ２ｐ´７、Φ２ｍ´１〜Φ２ｍ´７が出力される。これを受けて、スイッチ素子９４ｐ´１〜９４ｐ´７と、これらと各々対になるスイッチ素子９４ｍ´１〜９４ｍ´７は、対になる一方がＯＮになり、他方がＯＦＦになる。その結果、スイッチトキャパシタ回路ｓｃｐ´１〜ｓｃｐ´７と、これらと各々対になるスイッチトキャパシタ回路ｓｃｍ´１〜ｓｃｍ´７は、その一方から＋Ｖｒｅｆ又は−Ｖｒｅｆの何れかのサンプリング電荷を積分キャパシタＣｉ´に転送し、ＤＡ変換を実現している。

デジタル信号Ｙ´と、スイッチ素子９４ｐ´１〜９４ｐ´７、９４ｍ´１〜９４ｍ´７がＯＮになる比率との関係を図２０に示す。
一例を挙げて説明する。マルチビット量子化器１０２から出力されるデジタル信号Ｙ´が「−７」であるとき、即ち、マルチビット量子化器１０２において、全ての閾値Ｖｔｈ´１〜Ｖｔｈ´７よりも、アナログ積分器１０１から出力される電圧（即ち、積分電圧）が下回るときを想定する。クロック信号Φ２がＨになるタイミングで、スイッチ素子９４ｐ´１〜９４ｐ´７は全てＯＮになると共に、スイッチ素子９４ｍ´１〜９４ｍ´７は全てＯＦＦになる。これにより、スイッチトキャパシタ回路ｓｃｐ´１〜ｓｃｐ´７から積分キャパシタＣｉ´に＋Ｖｒｅｆのサンプリング電荷がそれぞれ転送され、デジタル信号Ｙ´は電圧「＋７（＋７−０＝＋７）」にＤＡ変換される。そして、このＤＡ変換された電圧「＋７」と入力電圧Ｘ´との加算電荷が積分キャパシタＣｉ´で積分される。

また、デジタル信号Ｙが「−５」であるとき、即ち、マルチビット量子化器１０２において、最も低い閾値（例えば、Ｖｔｈ´１）が入力されるコンパレータ１２７のみが反転出力するときを想定する。クロック信号Φ２がＨになるタイミングで、スイッチ素子９４ｐ´１〜９４ｐ´６とスイッチ素子９４ｍ´７はＯＮになると共に、スイッチ素子９４ｐ´７とスイッチ素子９４ｍ´１〜９４ｍ´６はＯＦＦになる。これにより、デジタル信号Ｙは電圧「＋５（＋６−１＝＋５）」にＤＡ変換される。そして、このＤＡ変換された「＋５」と入力電圧Ｘ´との加算電荷が積分キャパシタＣｉ´で積分される。

アナログ積分器１０１に入力されるクロック信号Φ１、Φ２と、アナログ積分器１０１から出力される電圧の時間変化との関係を図２１に示す。図２１に示すように、クロック信号Φ１がＨの期間中は、ＯＵＴ端子は積分された電圧をホールドする。一方、クロック信号Φ２がＨの期間中は、サンプリングキャパシタＣｓ´の電荷、及びデジタル信号Ｙ´に応じて転送されてきた電荷を積分した電圧が、ＯＵＴ端子から出力される。

このようなデルタシグマ変調器２００において、その構成を変えることなく、ＡＤコンバータとしての変換精度を向上させる（即ち、高いダイナミックレンジを得る）ためには、変換速度（即ち、オーバーサンプリング比）を増加させるか、或いは、量子化器やコンパレータの数を増やしてマルチビット量子化器１０２の変換ビット数を増加させる必要があった。
一方、特許文献１においては、オーバーサンプリング比及び量子化器の増加を伴うことなく、小信号時のダイナミックレンジを向上させるため、小信号のレベル判定が下された際には、マルチビット量子化器１０２の閾値を全体的にゼロレベルに向かって小さくする（即ち、小信号時の量子化誤差を小さくする）提案がなされている。

特開平１１−０２７１４５号公報

ところで、上記のデルタシグマ変調器２００において、高いダイナミックレンジを得るためには、オーバーサンプリング比や変換ビット数を増加させたり、コンパレータや量子化器の数を増やしたりする必要があったが、これらの方法では消費電力が増加したり、回路面積が増加してしまう、という課題があった（特に、コンパレータや量子化器の数が増えると、回路面積が著しく増大してしまう。）。また、特許文献１に開示された方法では、信号のレベル判定制御が必要とされる上、ダイナミックレンジが入力信号の判定レベル閾値前後で大きく変動してしまう可能性があった。
そこで、この発明はこのような事情に鑑みてなされたものであって、オーバーサンプリング比の増加や回路面積の著しい増加を伴うことなく、高いダイナミックレンジを得られるようにしたマルチビットデルタシグマ変調器と、ＡＤコンバータの提供を目的とする。

本発明者は、マルチビットデルタシグマ変調器に入力されるアナログ信号Ｘの信号レベルが大きいときには、当該変調器の変換精度は、当該変調器内部で生じる素子ノイズ及び量子化ノイズよりも、当該変調器内部で生じる信号歪みが支配的であること、一方で、入力されるアナログ信号Ｘの信号レベルが小さいときには、当該変調器の変換精度は、当該変調器内部で生じる信号歪みの影響は無視できるほど小さく、当該変調器内部で生じる素子ノイズ及び量子化ノイズが支配的であること、に着目した。本発明者は、上記目的を達成するために、上記着目した点に基づいて、マルチビットデルタシグマ変調器を以下のように構成する。

即ち、本発明の一態様に係るマルチビットデルタシグマ変調器は、入力信号を積分する積分器と、前記積分器から出力される出力信号を異なる量子化ステップによる複数の閾値で量子化する量子化器と、前記量子化器から出力される信号を前記積分器の入力側に帰還する帰還回路と、を備えるデルタシグマ変調器であって、前記複数の閾値の互いの間隔は、前記積分器から出力される前記出力信号のフルスケールレベルを意図する信号領域から当該出力信号のゼロレベルを意図する信号領域に向かって、段階的に狭くなるように設定されていることを特徴とする。また、上記のマルチビットデルタシグマ変調器において、前記複数の閾値は、少なくとも３つ以上又は４つ以上の閾値であることを特徴としてもよい。

このような構成であれば、オーバーサンプリング比の増加やコンパレータの増加、量子化器の増加を伴うことなく、入力信号が小信号又は無信号である際に、量子化ノイズを低減させることができる。一方で、入力信号レベルが大きい場合には、量子化ノイズが増大するが、当該入力に対しては、信号歪みが変換精度に支配的であるため、その影響は無視できる。このため、オーバーサンプリング比の増加や変換速度の高速化、回路面積の著しい増加を伴うことなく、小信号又は無信号時の高いダイナミックレンジを得ることができる。
なお、「積分器」としては、例えば、後述するアナログ積分器１、１Ａが該当する。また、「量子化器」としては、例えば、後述するマルチビット量子化器２、２Ａが該当する。さらに、「帰還回路」としては、例えば、後述するＤＡコンバータ３、３Ａが該当する。

また、上記のマルチビットデルタシグマ変調器において、前記積分器は、スイッチトキャパシタ回路を有し、前記帰還回路は、前記スイッチトキャパシタ回路の入力キャパシタにそれぞれが並列接続可能であり且つ各容量値が量子化ステップに応じて段階的に重み付けされた複数のキャパシタを有し、前記複数のキャパシタは、前記量子化器から出力される前記信号に基づいて、前記入力キャパシタに選択的に並列接続されることを特徴としてもよい。このような構成であれば、量子化器から出力される信号を精度良くＤＡ変換することができる。また、ＤＡ変換された信号（即ち、電荷）を、入力キャパシタでサンプリングされた電荷に加算することができる。なお、「入力キャパシタ」としては、後述するサンプリングキャパシタＣｓが該当する。

また、上記のマルチビットデルタシグマ変調器において、前記積分器は、抵抗器、容量素子及び演算増幅器を有し、前記帰還回路は、前記演算増幅器の入力端子にそれぞれが接続可能であり且つ各電流値が量子化器の量子化ステップに応じて段階的に重み付けされた複数の電流源を有し、前記複数の電流源は、前記量子化器から出力される前記信号に基づいて、前記演算増幅器の前記入力端子に選択的に接続されることを特徴としてもよい。このような構成であれば、量子化器から出力される信号を精度良くＤＡ変換することができる。また、ＤＡ変換された信号（即ち、本実施態様の場合、電流）を、演算増幅器の入力端子に入力することができる。

また、上記のマルチビットデルタシグマ変調器において、前記量子化器は、直列接続され且つ各抵抗値が段階的に重み付けされた複数の抵抗器を有し、前記複数の閾値は、前記複数の抵抗器の各接続点から電圧が出力されることにより生成されることを特徴としてもよい。このような構成であれば、上記のように間隔が重み付けされた閾値を簡単に、かつ精度良く生成することができる。

本発明の別の態様に係るマルチビットデルタシグマ変調器は、入力信号を積分する積分器と、前記積分器から出力される出力信号を異なる量子化ステップによる複数の閾値で量子化する量子化器と、前記量子化器から出力される信号を前記積分器の入力側に帰還する帰還回路と、を備えるデルタシグマ変調器であって、前記複数の閾値の互いの間隔は、大の閾値絶対値から小の閾値絶対値に向かって、段階的に狭くなるように設定されていることを特徴とする。このような構成であれば、オーバーサンプリング比の増加や回路面積の著しい増加を伴うことなく、小信号又は無信号時の高いダイナミックレンジ（特に、ＡＤコンバータの性能として重要視される。）を得ることができる。

本発明のさらに別の態様に係るＡＤコンバータは、上記の何れか一つのマルチビットデルタシグマ変調器、を備えることを特徴とする。このような構成であれば、オーバーサンプリング比の増加や回路面積の著しい増加を伴うことなく、小信号又は無信号時の高いダイナミックレンジを得ることができる。小信号又は無信号時の高いダイナミックレンジは、特に、ＡＤコンバータの性能として重要視される。

本発明によれば、オーバーサンプリング比の増加や回路面積の著しい増加を伴うことなく、小信号又は無信号時の高いダイナミックレンジを得ることができる。

第１実施形態に係るマルチビットデルタシグマ変調器１００の構成例を示す図。 第１実施形態に係るマルチビット量子化器２の、複数の閾値の設定例を示す図。 第１実施形態に係る閾値生成回路１０の構成例を示す図。 第１実施形態に係るマルチビット量子化器２の構成例を示す図。 第１実施形態に係るアナログ積分器１とＤＡコンバータ３の構成例を示す図。 デジタル信号Ｙと、スイッチ素子５４ｐ１〜５４ｐ１５、５４ｍ１〜５４ｍ１５がＯＮになる比率との関係を示す図。 各コンパレータ２１〜２７の出力（Ｈ、Ｌ）と、制御信号Φ２ｐ１〜Φ２ｐ１５、Φ２ｍ１〜Φ２ｍ１５の出力（Ｈ、Ｌ）との関係を示す図。 デジタル信号Ｙに応じたキャパシタｃｄｐ１〜ｐ１５、ｃｄｍ１〜ｃｄｍ１５の選択的接続の一例を示した図。 本発明と従来技術と比較したシミュレーションの結果図。 第２実施形態に係るマルチビット量子化器２Ａの構成例を示す図。 第２実施形態に係るアナログ積分器１ＡとＤＡコンバータ３Ａの構成例を示す図。 デジタル信号Ｙと、スイッチ素子５５ｐ１〜５５ｐ１５、５６ｍ１〜５６ｍ１５がＯＮになる比率との関係を示す図。 各コンパレータ２１〜２７の出力（Ｈ、Ｌ）と、制御信号ｐ１〜ｐ１５、ｍ１〜ｍ１５の出力（Ｈ、Ｌ）との関係を示す図。 デジタル信号Ｙに応じた定電流源５７ｐ１〜５７ｐ１５、５７ｍ１〜５７ｍ１５の選択的接続の一例を示した図。 従来例に係るマルチビットデルタシグマ変調器２００の構成例を示す図。 従来例に係るマルチビット量子化器１０２の、複数の閾値の設定例を示す図。 従来例に係る閾値生成回路１１０の構成例を示す図。 従来例に係るマルチビット量子化器１０２の構成例を示す図。 従来例に係るアナログ積分器１０１とＤＡコンバータ１０３の構成例を示す図。 デジタル信号Ｙ´と、スイッチ素子９４ｐ´１〜９４ｐ´７、９４ｍ´１〜９４ｍ´７がＯＮになる比率との関係を示す図。 アナログ積分器１０１に入力されるクロック信号Φ１、Φ２と、アナログ積分器１０１から出力される電圧の時間変化との関係を示す図。

以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（１）第１実施形態
図１は、本発明の第１実施形態に係るマルチビットデルタシグマ変調器１００の構成例を示すブロック図である。
図１に示すように、このマルチビットデルタシグマ変調器１００は、入力端子に入力されるアナログ信号をデジタル信号に変換して出力端子から出力するものであり、アナログ積分器１と、マルチビット量子化器２と、ＤＡコンバータ（ＤＡＣ）３と、加算器４と、を備える。

アナログ積分器１は、入力端子に入力されたアナログ信号（即ち、入力電圧）Ｘと、ＤＡコンバータ３から出力されたアナログ信号とを加算した信号を積分するものである。また、マルチビット量子化器２は、アナログ積分器１で積分され、出力された電圧（即ち、積分電圧）を複数ビットのデジタル信号Ｙに変換して出力する（即ち、マルチビットに量子化する）ものである。ＤＡコンバータ３は、マルチビット量子化器２から出力される信号をアナログ信号に変換（即ち、ＤＡ変換）して、アナログ積分器の入力側に帰還させるものである。加算器４は、アナログ信号Ｘと、ＤＡコンバータ３でＤＡ変換された信号とを加算して出力するものである。

ここで、図１に示すように、加算器４の２つの入力端子のうちの、アナログ信号Ｘが入力される側の端子はプラス（＋）と記載され、ＤＡコンバータ３側の端子はマイナス（−）と記載されている。これは、加算器４では、アナログ信号Ｘと、ＤＡコンバータ３でＤＡ変換された信号との差分を出力する、ということを意味している。
このように、マルチビットデルタシグマ変調器１００において、ＤＡコンバータ３は、マルチビット量子化器２から出力される信号をＤＡ変換してアナログ積分器１の入力側に帰還させる、帰還回路として機能する。そして、この入力側に帰還した信号とアナログ信号Ｘとの差分が加算器４で求められ、この求められた差分がアナログ積分器１で積分される。そして、この積分された信号がマルチビット量子化器２において、複数の閾値（比較電圧）と比較されて、複数ビットのデジタル信号Ｙに変換される。

図１において、各要素間の接続関係を説明すると、加算器４の一方の入力端子（＋）はマルチビットデルタシグマ変調器１００の入力端子に接続され、加算器４の他方の入力端子（−）はＤＡコンバータ３の出力端子に接続されている。また、加算器４の出力端子はアナログ積分器１の入力端子に接続されている。アナログ積分器１の出力端子はマルチビット量子化器２の入力端子に接続されている。また、マルチビット量子化器２の出力端子は、マルチビットデルタシグマ変調器１００の出力端子とＤＡコンバータ３の入力端子とにそれぞれ接続されている。

図２は、第１実施形態に係るマルチビット量子化器２の、複数の閾値の設定例を示す図である。図２において、＋ＦＳ（プラス・フルスケール）はマルチビット量子化器２に入力される電圧のプラス側の最大値を示し、−ＦＳ（マイナス・フルスケール）は同電圧のマイナス側の最大値を示す。
図２に示すように、マルチビット量子化器２における複数の閾値としては、例えば、Ｖｔｈ１、Ｖｔｈ２、…Ｖｔｈ７が設定されている。これら複数の閾値Ｖｔｈ１、Ｖｔｈ２、…Ｖｔｈ７は、例えば、＋ＦＳからゼロレベルに向かって段階的に狭くなるように設定されると共に、−ＦＳからゼロレベルに向かって段階的に狭くなるように設定されている。

このように、複数の閾値Ｖｔｈ１、Ｖｔｈ２、…Ｖｔｈ７は、その互いの間隔が、フルスケールレベルからゼロレベルに向かって段階的に狭くなるように、バイナリの重みをもつように設定されている。即ち、複数の閾値Ｖｔｈ１、Ｖｔｈ２、…Ｖｔｈ７の互いの間隔は、大の閾値絶対値から小の閾値絶対値に向かって、段階的に狭くなるように設定されている。これにより、マルチビット量子化器２に入力される積分電圧の絶対値の大きさが小さいほど、積分電圧を閾値と細かく比較することができ、積分電圧をデジタル信号Ｙに精度良く変換することができる。

図３は、第１実施形態に係る閾値生成回路１０の構成例を示す図である。
図３に示すように、この閾値生成回路１０は、上記の複数の閾値Ｖｔｈ１、Ｖｔｈ２、…Ｖｔｈ７を生成するための回路であり、抵抗値が異なる複数の抵抗器を直列に接続した構成を有する。例えば、抵抗器１１、１８の抵抗値をそれぞれ８＊Ｒとしたとき、抵抗器１２、１７の抵抗値は８＊Ｒの１／２（即ち、４＊Ｒ）であり、抵抗器１３、１６の抵抗値は８＊Ｒの１／４（即ち、２＊Ｒ）であり、抵抗器１４、１５の抵抗値は８＊Ｒの１／８倍（即ち、Ｒ）である。

即ち、閾値生成回路１０では、抵抗値が８＊Ｒの抵抗器１１、４＊Ｒの抵抗器１２、２＊Ｒの抵抗器１３、Ｒの抵抗器１４、Ｒの抵抗器１５、２＊Ｒの抵抗器１６、４＊Ｒの抵抗器１７、８＊Ｒの抵抗器１８、の順で、各抵抗器１１〜１８が直列に接続されている。このように、閾値生成回路１０では、各抵抗器１１〜１８は直列に接続されており、各抵抗器１１〜１８の抵抗値は直列の両端からその中心に向かって、段階的に小さくなるように重み付けされている。

また、この直列の一端の側に配置された８＊Ｒの抵抗器１１は例えば入力端子に接続され、直列の他端の側に配置された８＊Ｒの抵抗器１８は例えば出力端子に接続されている。そして、例えば、入力端子に＋ＦＳが印加され、出力端子に−ＦＳが印加された状態で、入力端子と出力端子との間に一定の電流Ｉが流れると、各抵抗器１１〜１８では抵抗値の大きさに応じて電圧降下が生じ、隣り合う抵抗器の接続点で閾値Ｖｔｈ１、Ｖｔｈ２、…Ｖｔｈ７に相当する電圧が生成され、出力されるようになっている。
このように、閾値生成回路１０は、複数の閾値Ｖｔｈ１、Ｖｔｈ２、…Ｖｔｈ７を、各抵抗器１１〜１８による電圧降下を利用して生成している。これら複数の閾値Ｖｔｈ１、Ｖｔｈ２、…Ｖｔｈ７の各値は、各抵抗器１１〜１８における抵抗値と、＋ＦＳ、−ＦＳの値とを調整することにより、任意の値に設定することが可能となっている。

図４は、第１実施形態に係るマルチビット量子化器２の構成例を示す図である。図４に示すように、マルチビット量子化器２は、例えば、上記の閾値生成回路１０と、複数のコンパレータ２１〜２７と、論理回路３０と、を有する。
これらの中で、各コンパレータ２１〜２７は、並列に配置されており、その一方の入力端子（例えば、非反転入力端子）はアナログ積分器１の出力端子（即ち、ＯＵＴ端子）に共通に接続されており、その他方の入力端子（例えば、反転入力端子）は閾値生成回路１０の各接続点にそれぞれ接続されている。また、各コンパレータ２１〜２７の出力端子はそれぞれ論理回路３０に接続されている。

各コンパレータ２１〜２７の反転入力端子の接続について、より具体的に説明すると、コンパレータ２１の反転入力端子は抵抗器１１と抵抗器１２との接続点に接続されており、コンパレータ２２の反転入力端子は抵抗器１２と抵抗器１３との接続点に接続されている。また、コンパレータ２３の反転入力端子は抵抗器１３と抵抗器１４との接続点に接続されており、コンパレータ２４の反転入力端子は抵抗器１４と抵抗器１５との接続点に接続されている。さらに、コンパレータ２５の反転入力端子は抵抗器１５と抵抗器１６との接続点に接続されており、コンパレータ２６の反転入力端子は抵抗器１６と抵抗器１７との接続点に接続されている。そして、コンパレータ２７の反転入力端子は抵抗器１７と抵抗器１８との接続点に接続されている。

このような接続関係により、各コンパレータ２１〜２７の非反転入力端子には、アナログ積分器１から出力された積分電圧がそれぞれ入力される。また、各コンパレータ２１〜２７の反転入力端子には、比較電圧として、閾値Ｖｔｈ１、Ｖｔｈ２、…、Ｖｔｈ７がそれぞれ入力される。そして、各コンパレータ２１〜２７は、積分電圧と比較電圧とを比較して、その結果を出力端子からそれぞれ出力する。例えば、各コンパレータ２１〜２７は、比較電圧よりも積分電圧の方が大きい場合はＨを出力し、比較電圧よりも積分電圧の方が小さい場合はＬを出力する。

論理回路３０は、このように各コンパレータ２１〜２７からそれぞれ出力されたＨ、Ｌに基づいて、積分電圧を複数ビットのデジタル信号Ｙに変換し、出力端子から出力させる。また、デジタル信号ＹをＤＡコンバータ３を介してアナログ積分器１の入力側に帰還させるために、デジタル信号Ｙに応じて、複数の制御信号Φ２ｐ１〜Φ２ｐ１５、Φ２ｍ１〜Φ２ｍ１５をＤＡコンバータ３の入力側に出力する。

なお、制御信号Φ２ｐ１〜Φ２ｐ１５と、制御信号Φ２ｍ１〜Φ２ｍ１５は各々が対になる信号である。例えば、制御信号Φ２ｐ１と制御信号Φ２ｍ１は一対の信号であり、一方がＨで出力されるとき、他方はＬで出力される。制御信号Φ２ｐ２と制御信号Φ２ｍ２についても同様である。
図５は、第１実施形態に係るアナログ積分器１とＤＡコンバータ３の構成例を示す図である。図５に示すように、アナログ積分器１は、例えば、スイッチトキャパシタ回路４３を用いた積分回路である。スイッチトキャパシタ回路４３は、例えば、スイッチ素子５１〜５４と、サンプリングキャパシタＣｓと、を有する。また、積分回路は、演算増幅器４１と積分キャパシタＣｉとを有する。

これらの接続関係について説明すると、スイッチ素子５１の一端は、アナログ信号Ｘが入力される入力端子（即ち、ＩＮ端子）に接続され、スイッチ素子５１の他端は、サンプリングキャパシタＣｓの一端と、スイッチ素子５２の一端とに接続されている。サンプリングキャパシタＣｓの他端は、スイッチ素子５３の一端と、スイッチ素子５４の一端とに接続されている。スイッチ素子５４の他端は、演算増幅器４１の反転入力端子と、積分キャパシタＣｉの一端とに接続されている。スイッチ素子５２、５３の他端は固定電位（例えば、接地電位）に接続されている。

また、積分キャパシタＣｉの一端は演算増幅器４１の反転入力端子に接続されており、積分キャパシタＣｉの他端は演算増幅器４１の出力端子に接続されている。演算増幅器４１の非反転入力端子はそれぞれ固定電位（例えば、接地電位）に接続されている。
スイッチ素子５１〜ＳＷ５は、例えばＮ型ＭＯＳトランジスタで構成されている。図５において、クロック信号Φ１がＨで、クロック信号Φ２がＬのとき、スイッチ素子５１、５３はＯＮになり、スイッチ素子５２、５４はＯＦＦになる。また、クロック信号Φ１がＨで、クロック信号Φ２がＬのとき、スイッチ素子５１、５３はＯＦＦになり、スイッチ素子５２、５４はＯＮになる。

一方、図５に示すように、ＤＡコンバータ３は、複数のスイッチトキャパシタ回路ｓｃｐ１〜ｓｃｐ１５と、これらと各々対になる複数のスイッチトキャパシタ回路ｓｃｍ１〜ｓｃｍ１５とで構成されている。
スイッチトキャパシタ回路ｓｃｐ１は、例えば、スイッチ素子５１ｐ１〜５４ｐ１と、ＤＡ変換のためのキャパシタＣｄｐ１と、を有する。スイッチ素子５１ｐ１の一端は、正の基準電圧（＋Ｖｒｅｆ）を供給する端子に接続され、スイッチ素子５１ｐ１の他端は、キャパシタＣｄｐ１の一端と、スイッチ素子５２ｐ１の一端とに接続されている。キャパシタＣｄｐ１の他端は、スイッチ素子５３ｐ１の一端と、スイッチ素子５４ｐ１の一端とに接続されている。スイッチ素子５４ｐ１の他端は、演算増幅器４１の反転入力端子と、積分キャパシタＣｉの一端とに接続されている。スイッチ素子５２ｐ１、５３ｐ１の他端はそれぞれ固定電位（例えば、接地電位）に接続されている。

これらスイッチ素子５１ｐ１〜５４ｐ１は、例えばＮ型ＭＯＳトランジスタで構成されている。図５において、クロック信号Φ１がＨで、クロック信号Φ２がＬのとき、スイッチ素子５１ｐ１、５３ｐ１はＯＮになり、スイッチ素子５２ｐ１はＯＦＦになる。また、クロック信号Φ１がＬで、クロック信号Φ２がＨのとき、スイッチ素子５１ｐ１、５３ｐ１はＯＦＦになり、スイッチ素子５２ｐ１はＯＮになる。さらに、スイッチ素子５４ｐ１は、制御信号Φ２ｐ１がＨで入力されている間だけＯＮになる。
他のスイッチトキャパシタ回路ｓｃｐ２〜ｓｃｐ１５も、スイッチトキャパシタ回路ｓｃｐ１と同様の構成を有し、クロック信号Φ１、Φ２と、制御信号Φ２ｐ２〜ｐ１５がそれぞれ入力されることにより同様に動作する。

また、スイッチトキャパシタ回路ｓｃｍ１は、例えば、スイッチ素子５１ｍ１〜５４ｍ１と、ＤＡ変換のためのキャパシタＣｄｍ１と、を有する。スイッチ素子５１ｍ１の一端は、負の基準電圧（−Ｖｒｅｆ）を供給する端子に接続され、スイッチ素子５１ｍ１の他端は、キャパシタＣｄｍ１の一端と、スイッチ素子５２ｍ１の一端とに接続されている。キャパシタＣｄｍ１の他端は、スイッチ素子５３ｍ１の一端と、スイッチ素子５４ｍ１の一端とに接続されている。スイッチ素子５４ｍ１の他端は、演算増幅器４１の反転入力端子と、積分キャパシタＣｉの一端とに接続されている。スイッチ素子５２ｍ１、５３ｍ１の他端はそれぞれ固定電位（例えば、接地電位）に接続されている。

これらスイッチ素子５１ｍ１〜５４ｍ１は、例えばＮ型ＭＯＳトランジスタで構成されている。図５において、クロック信号Φ１がＨで、クロック信号Φ２がＬのとき、スイッチ素子５１ｍ１、５３ｍ１はＯＮになり、スイッチ素子５２ｍ１はＯＦＦになる。また、クロック信号Φ１がＬで、クロック信号Φ２がＨのとき、スイッチ素子５１ｍ１、５３ｍ１はＯＦＦになり、スイッチ素子５２ｍ１はＯＮになる。さらに、スイッチ素子５４ｍ１は、制御信号Φ２ｍ１がＨで入力されている間だけＯＮになる。

他のスイッチトキャパシタ回路ｓｃｍ２〜ｓｃｍ１５も、上述のスイッチトキャパシタ回路ｓｃｍ１と同様の構成を有し、クロック信号Φ１、Φ２と、制御信号Φ２ｍ２〜ｍ１５がそれぞれ入力されることにより同様に動作する。
なお、スイッチ素子５１ｐ１〜５１ｐ１５と、スイッチ素子５１ｍ１〜５１ｍ１５は各々が対になっており、一方がＯＮのとき、他方はＯＦＦになる。例えば、制御信号Φ２ｐ１が入力されるスイッチ素子５１ｐ１と、制御信号Φ２ｍ１が入力されるスイッチ素子５１ｍ１は一対であり、一方がＯＮのとき、他方はＯＦＦになる。

次に、上記のアナログ積分器１とＤＡコンバータ３の動作例について、図５を参照しながら説明する。
図５において、クロック信号Φ１がＯＮのとき、即ち、スイッチ素子５１、５１ｐ１〜５１ｐ１５、５１ｍ１〜５１ｍ１５と、スイッチ素子５３、５３ｐ１〜５３ｐ１５、５３ｍ１〜５３ｍ１５とにクロック信号Φ１が入力されて、これらが全てＯＮのとき、サンプリングキャパシタＣｓには、アナログ信号Ｘがサンプリングされる。また、これと同時に、デジタル信号をＤＡ変換するためのキャパシタＣｄｐ１〜Ｃｄｐ１５には＋Ｖｒｅｆがサンプリングされ、キャパシタＣｄｍ１〜Ｃｄｍ１５には−Ｖｒｅｆがサンプリングされる。
図５において、クロック信号Φ２がＯＮのとき、即ち、スイッチ素子５２、５２ｐ１〜５２ｐ１５、５２ｍ１〜５２ｍ１５と、スイッチ素子５４とにクロック信号Φ２が入力されて、これらが全てＯＮのとき、サンプリングキャパシタＣｓにサンプリングされた電荷が積分キャパシタＣｉに転送される。

また、これと同時に、論理回路３０から制御信号Φ２ｐ１〜Φ２ｐ１５、Φ２ｍ１〜Φ２ｍ１５が出力される。ここでは、デジタル信号Ｙに応じて、制御信号Φ２ｐ１〜Φ２ｐ１５、Φ２ｍ１〜Φ２ｍ１５の各対が、一方がＨで他方がＬでそれぞれ出力される。その結果、スイッチ素子５４ｐ１〜５４ｐ１５、５４ｍ１〜５４ｍ１５の各対において一方がＯＮになり、他方がＯＦＦになる。これにより、スイッチトキャパシタ回路ｓｃｐ１〜ｓｃｐ１５、ｓｃｍ１〜ｓｃｍ１５の各対の一方から、＋Ｖｒｅｆ又は−Ｖｒｅｆ何れかのサンプリング電荷が積分キャパシタＣｉに転送され、ＤＡ変換が実現される。

図６は、デジタル信号Ｙと、スイッチ素子５４ｐ１〜５４ｐ１５、５４ｍ１〜５４ｍ１５がＯＮになる比率との関係を示す図である。また、図７（ａ）及び（ｂ）は、各コンパレータ２１〜２７の出力（Ｈ、Ｌ）と、制御信号Φ２ｐ１〜Φ２ｐ１５、Φ２ｍ１〜Φ２ｍ１５の出力（Ｈ、Ｌ）との関係を示す図である。さらに、図８（ａ）及び（ｂ）は、デジタル信号Ｙに応じたキャパシタｃｄｐ１〜ｐ１５、ｃｄｍ１〜ｃｄｍ１５の選択的接続の一例を示した図である。

一例を挙げて説明する。図６に示すように、デジタル信号Ｙが「−１５」であるとき、即ち、マルチビット量子化器２の全ての比較電圧（即ち、閾値Ｖｔｈ１、Ｖｔｈ２、…、Ｖｔｈ７）よりもアナログ積分器１から出力される電圧（即ち、積分電圧）の方が小さいときを想定する。このとき、図７（ａ）に示すように、各コンパレータ２１〜２７は全てＨを出力し、これらの出力は論理回路３０に入力される。クロック信号Φ２がＨになるタイミングで、論理回路３０は上記の各コンパレータ２１〜２７からの出力電圧に基づいて、制御信号Φ２ｐ１〜Φ２ｐ１５を全てＨで出力し、制御信号Φ２ｍ１〜Φ２ｍ１５を全てＬで出力する。その結果、スイッチ素子５４ｐ１〜５４ｐ１５は全てＯＮになると共に、スイッチ素子５４ｍ１〜５４ｍ１５は全てＯＦＦになる。

これにより、スイッチトキャパシタ回路ｓｃｐ１〜ｓｃｐ１５から積分キャパシタＣｉに＋Ｖｒｅｆのサンプリング電荷がそれぞれ転送され、デジタル信号Ｙは「＋１５（＋１５−０＝＋１５）」に相当する電荷に変換される。そして、この変換された電荷「＋１５」と、入力端子からのアナログ信号Ｘとを加算した電荷（即ち、差分）が積分キャパシタＣｉで積分される。

また、別の例を挙げて説明する。図６に示すように、デジタル信号Ｙが「−７」であるとき、即ち、アナログ積分器１から出力される電圧（即ち、積分電圧）が、マルチビット量子化器２における最も低い比較電圧（即ち、閾値Ｖｔｈ１）よりも大きく、且つ、他の比較電圧（即ち、閾値Ｖｔｈ１、Ｖｔｈ２、…Ｖｔｈ６）よりも小さい場合を想定する。このとき、図７（ｂ）に示すように、各コンパレータ２１〜２６はＨを出力し、コンパレータ２７はＬを出力し、これらの出力は論理回路３０に入力される。クロック信号Φ２がＨになるタイミングで、論理回路３０は上記の各コンパレータ２１〜２７からの出力電圧に基づいて、制御信号Φ２ｐ１〜Φ２ｐ１１、Φ２ｍ１２〜Φ２ｍ１５をＨで出力し、制御信号Φ２ｐ１２〜Φ２ｐ１５、Φ２ｍ１〜Φ２ｍ１１をＬで出力する。その結果、スイッチ素子５４ｐ１〜５４ｐ１１、５４ｍ１２〜ｍ１５はＯＮになると共に、スイッチ素子５４ｐ１２〜５４ｐ１５、５４ｍ１〜５４ｍ１１はＯＦＦになる。

これにより、スイッチトキャパシタ回路ｓｃｐ１〜ｓｃｐ１１から積分キャパシタＣｉに＋Ｖｒｅｆのサンプリング電荷がそれぞれ転送され、スイッチトキャパシタ回路ｓｃｍ１２〜ｓｃｍ１５から積分キャパシタＣｉに−Ｖｒｅｆのサンプリング電荷がそれぞれ転送され、デジタル信号Ｙは「＋７（＋１１−４＝＋７）」に相当する電荷に変換される。そして、この変換された電荷「＋１５」と、入力端子からのアナログ信号Ｘとを加算した電荷（即ち、差分）が積分キャパシタＣｉで積分される。

なお、制御信号Φ２ｐ１〜Φ２ｐ４は、コンパレータ２１からの出力に基づいてＨ又はＬで出力される。これらの制御信号Φ２ｐ１〜Φ２ｐ４は必ず、互いが同じ信号レベルで出力されるようになっており、例えば、Φ２ｐ１がＨで出力されるとき、Φ２ｐ２〜Φ２ｐ４も必ずＨで出力されるようになっている。また、制御信号Φ２ｐ１〜Φ２ｐ４がＨで出力されるときは、キャパシタＣｄｐ１〜ｃｄｐ４から積分キャパシタＣｉに＋Ｖｒｅｆのサンプリング電荷がそれぞれ転送される。

このことから、図８（ａ）の破線で示すように、キャパシタＣｄｐ１〜ｃｄｐ４は一組のキャパシタと見なすことができる。キャパシタｃｄｐ１〜ｃｄｐ１５の各容量値がＣで表されるとき、このキャパシタＣｄｐ１〜ｃｄｐ４からなる一組のキャパシタの容量値は４＊Ｃである。上記の理由から、キャパシタＣｄｐ５、ｃｄｐ６も一組のキャパシタと見なすことができ、その容量値は２＊Ｃである。キャパシタＣｄｐ１０、ｃｄｐ１１も一組のキャパシタと見なすことができ、その容量値は２＊Ｃである。キャパシタＣｄｐ１２〜ｃｄｐ１５も一組のキャパシタと見なすことができ、その容量値は４＊Ｃである。

キャパシタＣｄｍ１〜Ｃｄｍ１５についても同様であり、キャパシタＣｄｍ１〜ｃｄｍ４は一組のキャパシタと見なすことができ、その容量値は４＊Ｃである。キャパシタＣｄｍ５、ｃｄｍ６も一組のキャパシタと見なすことができ、その容量値は２＊Ｃである。キャパシタＣｄｍ１０、ｃｄｍ１１も一組のキャパシタと見なすことができ、その容量値は２＊Ｃである。キャパシタＣｄｍ１２〜ｃｄｍ１５も一組のキャパシタと見なすことができ、その容量値は４＊Ｃである。このように、各キャパシタの容量値は量子化器の量子化ステップに応じて段階的に重み付けされている。

また、このような観点から、サンプリングキャパシタＣｓと、キャパシタＣｄｐ１〜Ｃｄｐ１５、Ｃｄｍ１〜Ｃｄｍ１５との接続関係を説明すると、デジタル信号Ｙが「−１５」であるときは、図８（ａ）に示すように、キャパシタＣｄｐ１〜ｃｄｐ４からなる容量値４＊Ｃのキャパシタと、キャパシタＣｄｐ５、ｃｄｐ６からなる容量値２＊Ｃのキャパシタと、容量値ＣのキャパシタＣｄｐ７と、容量値ＣのキャパシタＣｄｐ８と、容量値ＣのキャパシタＣｄｐ９と、キャパシタＣｄｐ１０、ｃｄｐ１１からなる容量値２＊Ｃのキャパシタと、キャパシタＣｄｐ１２〜ｃｄｐ１５からなる容量値４＊Ｃのキャパシタと、サンプリングキャパシタＣｓとが並列に接続されることとなる。

また、デジタル信号Ｙが「−７」であるときは、図８（ｂ）に示すように、キャパシタＣｄｐ１〜ｃｄｐ４からなる容量値４＊Ｃのキャパシタと、キャパシタＣｄｐ５、ｃｄｐ６からなる容量値２＊Ｃのキャパシタと、容量値ＣのキャパシタＣｄｐ７と、容量値ＣのキャパシタＣｄｐ８と、容量値ＣのキャパシタＣｄｐ９と、キャパシタＣｄｐ１０、ｃｄｐ１１からなる容量値２＊Ｃのキャパシタと、キャパシタＣｄｍ１２〜ｃｄｍ１５からなる容量値４＊Ｃのキャパシタと、サンプリングキャパシタＣｓとが並列に接続されることとなる。
このように、容量値が量子化器の量子化ステップに応じて段階的に重み付けされた各キャパシタは、デジタル信号Ｙに基づいて、選択的に並列接続される。

図９は、本発明と従来技術と比較したシミュレーションの結果図であり、入力信号レベルに対するＴＨＤ＋Ｎ（即ち、信号歪みとノイズの総和）の変化をグラフ化したものである。ここで、入力信号レベルとは、マルチビットデルタシグマ変調器１００の入力端子に入力されるアナログ信号（即ち、入力電圧）Ｘの絶対値の大きさのことである。図９において、１点破線は従来技術における量子化ノイズを示し、点線は回路から生じるノイズ及び歪みを含めた従来技術におけるＴＨＤ＋Ｎを示す。また、破線は本発明における量子化ノイズを示し、実線は回路から生じるノイズ及び歪みを含めた本発明におけるＴＨＤ＋Ｎを示す。
図９に示すように、従来技術における量子化ノイズは、入力信号レベルによってほとんど変化しない（つまり、入力信号レベルに依存することなく、ほぼ一定である。）。しかし、従来技術におけるＴＨＤ＋Ｎは、入力信号レベルが大きくなるに連れて信号歪みが支配的となって劣化する。

一方、本発明における量子化ノイズは、入力信号レベルが大きくなるに連れて劣化するが、入力信号レベルが小さい段階では（従来技術と比較して）小さい値をとるように改善されている。これにより、本発明におけるＴＨＤ＋Ｎは、入力信号レベルが大きい場合には、従来技術とほぼ同レベルでありながら、入力信号レベルが小さい場合には、従来技術よりも小さくなる。

以上説明したように、本発明の第１実施形態によれば、複数の閾値Ｖｔｈ１、Ｖｔｈ２、…Ｖｔｈ７を、例えば、＋ＦＳからゼロレベルに向かって段階的に狭くなるように設定すると共に、−ＦＳからゼロレベルに向かって段階的に狭くなるように設定している。そして、このように設定した複数の閾値Ｖｔｈ１、Ｖｔｈ２、…Ｖｔｈ７を各コンパレータ２１〜２７に入力して、積分電圧との比較を行っている。

このように、各コンパレータ２１〜２７に所望の特性が得られる重みをもった閾値Ｖｔｈ１、Ｖｔｈ２、…Ｖｔｈ７を与えることによって、入力信号レベルが小さくなるに従って、段階的に量子化ノイズを小さくすることができるため、オーバーサンプリング比の増加やコンパレータの増加、量子化器の増加を伴うことなく、入力信号レベルが小さい又は無信号である際に、量子化ノイズを低減させることができる。

一方で、入力信号レベルが大きい場合には、量子化ノイズが大きくなるが、当該入力に対しては、信号歪みが変換精度に支配的であるため、その影響は無視できる。このため、オーバーサンプリング比の増加や変換速度の高速化、回路面積の著しい増加を伴うことなく、小信号又は無信号時の高いダイナミックレンジを得ることができる。また、上記の特許文献１で示されたような、信号のレベル判定制御が不要である。

なお、上記のマルチビットデルタシグマ変調器１００は、ＡＤコンバータに適用して極めて好適である。即ち、マルチビットデルタシグマ変調器１００をＡＤコンバータに搭載した場合でも、オーバーサンプリング比の増加や回路面積の著しい増加を伴うことなく、小信号又は無信号時の高いダイナミックレンジを得ることができる。小信号又は無信号時の高いダイナミックレンジは、特に、ＡＤコンバータの性能として重要視される。

（２）第２実施形態
上記の第１実施形態では、アナログ積分器１をスイッチトキャパシタ回路を用いて構成する場合について説明した。しかしながら、本発明において、アナログ積分器の構成はこれに限られることはない。例えば、スイッチトキャパシタ回路に代えて、抵抗器、容量素子からなる連続フィルタを用いて、アナログ積分器を構成するようにしてもよい。
図１０は、本発明の第２実施形態に係るマルチビット量子化器２Ａの構成例を示す図である。マルチビット量子化器２Ａは、図１においてマルチビット量子化器２と代替可能なものであり、図１０に示すように、閾値生成回路１０と、複数のコンパレータ２１〜２７と、論理回路３０と、を有する。

これら各要素の接続関係は第１実施形態と同様である。即ち、各コンパレータ２１〜２７は、並列に配置されており、その一方の入力端子（例えば、非反転入力端子）はアナログ積分器１のＯＵＴ端子に共通に接続されており、その他方の入力端子（例えば、反転入力端子）は閾値生成回路１０の各接続点にそれぞれ接続されている。また、各コンパレータ２１〜２７の出力端子はそれぞれ論理回路３０に接続されている。

この第２実施形態では、論理回路３０は、デジタル信号ＹをＤＡコンバータ３を介してアナログ積分器１の入力側に帰還させるために、デジタル信号Ｙに応じて、複数の制御信号ｐ１〜ｐ１５、ｍ１〜ｍ１５をＤＡコンバータ３の入力側に出力する。制御信号ｐ１〜ｐ１５と、制御信号ｍ１〜ｍ１５は各々が対になる信号である。例えば、制御信号ｐ１と制御信号ｍ１は一対の信号であり、一方がＨで出力されるとき、他方はＬで出力される。制御信号ｐ２と制御信号ｍ２についても同様である。

図１１は、本発明の第２実施形態に係るアナログ積分器１ＡとＤＡコンバータ３Ａの構成例を示す図である。アナログ積分器１Ａは、図１においてアナログ積分器１と代替可能なものである。また、ＤＡコンバータ３Ａは、図１においてＤＡコンバータ３と代替可能なものである。図１１に示すように、アナログ積分器１Ａは、例えば、抵抗器Ｒｉｎと、積分キャパシタＣｉと、演算増幅器４１とを有する。

これら各要素の接続関係を説明すると、抵抗器Ｒｉｎの一端は、アナログ信号Ｘが入力される入力端子に接続され、抵抗器Ｒｉｎの他端は、演算増幅器４１の反転入力端子と積分キャパシタＣｉの一端とに接続されている。また、積分キャパシタＣｉの一端は演算増幅器４１の反転入力端子に接続されており、積分キャパシタＣｉの他端は演算増幅器４１の出力端子に接続されている。演算増幅器４１の非反転入力端子は固定電位（例えば、接地電位）に接続されている。

一方、図１１に示すように、ＤＡコンバータ３Ａは、マルチビット量子化器２Ａの論理回路３０から出力される制御信号ｐ１〜ｐ５、ｍ１〜ｍ５に応じて、アナログ信号Ｘに電流を加算する、複数の電流供給回路ｚ１〜ｚ１５を有する。
電流供給回路ｚ１は、例えば、一対のスイッチ素子５５ｐ１、５６ｍ１と、定電流源５７ｐ１、５８ｍ１とを有する。定電流源５７ｐ１の一端は電源（例えば、正電位）に接続されており、その他端はスイッチ素子５５ｐ１の一端に接続されている。また、スイッチ素子５５ｐ１の他端はスイッチ素子５６ｍ１の一端に接続され、スイッチ素子５６ｍ１の他端は定電流源５８ｍ１の一端に接続されている。そして、定電流源５８ｍ１の他端は固定電位（例えば、接地電位）に接続されている。また、スイッチ素子５５ｐ１とスイッチ素子５６ｍ１との接続点は、演算増幅器４１の反転入力端子と積分キャパシタＣｉの一端とに接続されている。

これらスイッチ素子５５ｐ１、５６ｍ１は、例えばＮ型ＭＯＳトランジスタで構成されている。図１１において、スイッチ素子５５ｐ１は制御信号ｐ１がＨで入力されているときだけＯＮになり、スイッチ素子５６ｍ１は制御信号ｍ１がＨで入力されているときだけＯＮになる。スイッチ素子５５ｐ１がＯＮで、スイッチ素子５６ｍ１がＯＦＦのとき、演算増幅器４１の反転入力端子及び積分キャパシタＣｉの一端の側は、スイッチ素子５５ｐ１を介して定電流源５７ｐ１に接続される。また、スイッチ素子５５ｐ１がＯＦＦで、スイッチ素子５６ｍ１がＯＮのとき、演算増幅器４１の反転入力端子及び積分キャパシタＣｉの一端の側は、スイッチ素子５６ｍ１を介して定電流源５８ｍ１に接続される。また、他の電流供給回路ｚ２〜ｚ１５も、上述の電流供給回路ｚ１と同様の構成を有し、制御信号ｐ２〜ｐ１５、ｍ２〜ｍ１５が入力されることにより同様に動作する。

図１１において、スイッチ素子５５ｐ１〜５５ｐ１５と、これらと各々対になるスイッチ素子５６ｍ１〜５６ｍ１５は、デジタル信号Ｙに応じて（即ち、制御信号ｐ１〜ｐ１５、ｍ１〜ｍ１５の出力Ｈ、Ｌに応じて）、対の一方がＯＮし、他方がＯＦＦになる。その結果、各電流供給回路ｚ１〜ｚ１５において、定電流源５７ｐ１〜ｐ１５、５８ｍ１〜５８ｍ１５の各対の一方が、演算増幅器４１の反転入力端子及び積分キャパシタＣｉの一端の側に接続される。そして、当該一方から供給される電荷が演算増幅器４１及び積分キャパシタＣｉによって電圧変換されて、ＤＡ変換が実現される。

図１２は、デジタル信号Ｙと、スイッチ素子５５ｐ１〜５５ｐ１５、５６ｍ１〜５６ｍ１５がＯＮになる比率との関係を示す図である。また、図１３（ａ）及び（ｂ）は、各コンパレータ２１〜２７の出力（Ｈ、Ｌ）と、制御信号ｐ１〜ｐ１５、ｍ１〜ｍ１５の出力（Ｈ、Ｌ）との関係を示す図である。さらに、図１４（ａ）及び（ｂ）は、デジタル信号Ｙに応じた定電流源５７ｐ１〜５７ｐ１５、５７ｍ１〜５７ｍ１５の選択的接続の一例を示した図である。

一例を挙げて説明する。図１２に示すように、デジタル信号Ｙが「−１５」であるとき、即ち、マルチビット量子化器２Ａの全ての比較電圧（閾値Ｖｔｈ１、Ｖｔｈ２、…、Ｖｔｈ７）よりもアナログ積分器１Ａから出力される電圧（即ち、積分電圧）の方が小さいときを想定する。このとき、図１３（ａ）に示すように、各コンパレータ２１〜２７は全てＨを出力し、これらの出力は論理回路３０に入力される。これを受けて、論理回路３０は上記の各コンパレータ２１〜２７からの出力に基づいて、制御信号ｐ１〜ｐ１５を全てＨで出力し、制御信号ｍ１〜ｍ１５を全てＬで出力する。その結果、スイッチ素子５５ｐ１〜５５ｐ１５は全てＯＮになると共に、スイッチ素子５６ｍ１〜５６ｍ１５は全てＯＦＦになる。
これにより、定電流源５７ｐ１〜５７ｐ１５から積分キャパシタＣｉに正の基準電流（＋Ｉｒｅｆ）がそれぞれ供給され、デジタル信号Ｙは「＋１５（＋１５−０＝＋１５）」に相当する電荷に変換される。そして、この変換された電荷「＋１５」と、入力電圧Ｘとを加算した電荷（即ち、差分）が積分キャパシタＣｉで積分される。

また、別の例を挙げて説明する。図１２に示すように、デジタル信号Ｙが「−７」であるとき、即ち、アナログ積分器１から出力される電圧（即ち、積分電圧）が、マルチビット量子化器２における最も低い比較電圧（閾値Ｖｔｈ１）よりも大きく、且つ、他の比較電圧（閾値Ｖｔｈ１、Ｖｔｈ２、…Ｖｔｈ６）よりも小さい場合を想定する。このとき、図１３（ｂ）に示すように、コンパレータ２１〜２６はＨを出力し、コンパレータ２７はＬを出力し、これらの出力は論理回路３０に入力される。これを受けて、論理回路３０は制御信号ｐ１〜ｐ１１、ｍ１２〜ｍ１５をＨで出力し、制御信号ｍ１〜ｍ１１、ｐ１２〜ｐ１５をＬで出力する。その結果、スイッチ素子５５ｐ１〜５５ｐ１１、５５ｍ１２〜５５ｍ１５はＯＮになると共に、スイッチ素子５６ｍ１〜５６ｍ１１、５６ｐ１２〜５６ｐ１５はＯＦＦになる。

これにより、定電流源５７ｐ１〜５７ｐ１１から積分キャパシタＣｉに正の基準電流（＋Ｉｒｅｆ）がそれぞれ供給され、定電流源５７ｍ１１〜５７ｍ１５から積分キャパシタＣｉに負の基準電流（−Ｉｒｅｆ）がそれぞれ供給され、デジタル信号Ｙは「＋７（＋１１−４＝＋７）」に相当する電荷に変換される。そして、この変換された電荷「＋７」と、入力電圧Ｘとを加算した電荷（即ち、差分）が積分キャパシタＣｉで積分される。

なお、制御信号ｐ１〜ｐ４は、コンパレータ２１からの出力電圧に基づいてＨ又はＬで出力される。これらの制御信号ｐ１〜ｐ４は必ず、互いが同じ信号レベルで出力されるようになっており、例えば、ｐ１がＨで出力されるとき、ｐ２〜ｐ４も必ずＨで出力されるようになっている。また、制御信号ｐ１〜ｐ４がＨで出力されるときは、定電流源５７ｐ１〜５７ｐ４から積分キャパシタＣｉに正の基準電流＋Ｉｒｅｆがそれぞれ供給される。

このことから、図１４（ａ）の破線で示すように、定電流源５７ｐ１〜５７ｐ４は一組の電流源と見なすことができる。定電流源５７ｐ１〜５７ｐ１５から供給される各電流値が＋Ｉで表されるとき、この定電流源５７ｐ１〜５７ｐ４からなる一組の電流源の電流値は＋４＊Ｉである。上記の理由から、定電流源５７ｐ５、５７ｐ６も一組の電流源と見なすことができ、その電流値は＋２＊Ｉである。定電流源５７ｐ１０、５７ｐ１１も一組の電流源と見なすことができ、その電流値は＋２＊Ｉである。定電流源５７ｐ１２〜５７ｐ１５も一組の電流源と見なすことができ、その電流値は＋４＊Ｉである。

定電流源５７ｍ１〜５７ｍ１５についても同様であり、定電流源５７ｍ１〜５７ｍ４は一組の電流源と見なすことができ、その電流値は−４＊Ｉである。定電流源５７ｍ５、５７ｍ６も一組の電流源と見なすことができ、その電流値は−２＊Ｉである。定電流源５７ｍ１０、５７ｍ１１も一組の電流源と見なすことができ、その電流値は−２＊Ｉである。定電流源５７ｍ１２〜５７ｍ１５も一組の電流源と見なすことができ、その電流値は−４＊Ｉである。このように、各定電流源の電流値は量子化器の量子化ステップに応じて段階的に重み付けされている。

また、このような観点から、定電流源５７ｐ１〜５７ｐ１５、５７ｍ１〜５７ｍ１５の接続関係を説明すると、デジタル信号Ｙが「−１５」であるときは、図１４（ａ）に示すように、定電流源５７ｐ１〜５７ｐ４からなる電流値＋４＊Ｉの電流源と、定電流源５７ｐ５、５７ｐ６からなる電流値＋２＊Ｉの電流源と、電流値＋Ｉの定電流源５７ｐ７と、電流値＋Ｉの定電流源５７ｐ８と、電流値＋Ｉの定電流源５７ｐ９と、定電流源５７ｐ１０、５７ｐ１１からなる電流値＋２＊Ｉの電流源と、定電流源５７ｐ１２〜５７ｐ１５からなる電流値＋４＊Ｉの電流源は並列に接続されることとなる。

また、デジタル信号Ｙが「−７」であるときは、図１４（ｂ）に示すように、定電流源５７ｐ１〜５７ｐ４からなる電流値＋４＊Ｉの電流源と、定電流源５７ｐ５、５７ｐ６からなる電流値＋２＊Ｉの電流源と、電流値＋Ｉの定電流源５７ｐ７と、電流値＋Ｉの定電流源５７ｐ８と、電流値＋Ｉの定電流源５７ｐ９と、定電流源５７ｐ１０、５７ｐ１１からなる電流値＋２＊Ｉの電流源と、定電流源５７ｍ１２〜５７ｍ１５からなる電流値−４＊Ｉの電流源と、とが並列に接続されることとなる。
このように、電流値が量子化器の量子化ステップに応じて段階的に重み付けされた各電流源は、デジタル信号Ｙに基づいて、選択的に並列接続され、例えば図１１に示した演算増幅器４１の反転入力端子に直列に接続される。

本発明の第２実施形態によれば、アナログ積分器を抵抗器Ｒｉｎ、積分キャパシタＣｉからなる連続フィルタで構成した場合でも、第１実施形態と同様の効果を奏することができる。即ち、図９に示したように、ＴＨＤ＋Ｎについて、入力信号レベルが大きい場合には従来技術とほぼ同レベルとすることができ、入力信号レベルが小さい場合には従来技術よりも小さくすることができる。
これにより、各コンパレータ２１〜２７に所望の特性が得られる重みをもった閾値Ｖｔｈ１、Ｖｔｈ２、…、Ｖｔｈ７を与えることによって、オーバーサンプリング比の増加やコンパレータの数を増加させることなく、入力信号レベルが小さい又は無信号である際に、量子化ノイズを低減させることができる。

なお、上記の第１、第２実施形態では、７つの異なる閾値Ｖｔｈ１、Ｖｔｈ２、…、Ｖｔｈ７で、アナログ信号を量子化する場合について説明した。しかしながら、本発明において、アナログ信号を量子化するための閾値の数は７つに限定されるものではない。本発明において、アナログ信号を量子化するための閾値の数は少なくとも３つ以上（より望ましくは、４つ以上）設定されていればよい。即ち、本発明は、少なくとも３つ以上（より望ましくは、４つ以上）の異なる閾値でアナログ信号を量子化する場合に適用可能である。

１、１Ａ アナログ積分器
２、２Ａ アナログ積分器
３、３Ａ コンバータ（ＤＡＣ）
４ 加算器
１０ 閾値生成回路
１１ アナログ積分器
１１〜１８ 抵抗器
２１〜２７ コンパレータ
３０ 論理回路
４１ 演算増幅器
４３ スイッチトキャパシタ回路
５１、５１ｐ１〜５１ｐ１５、５１ｍ１〜５１ｍ１５ スイッチ素子
５２、５１ｐ１〜５１ｐ１５、５１ｍ１〜５１ｍ１５ スイッチ素子
５３、５３ｐ１〜５３ｐ１５、５３ｍ１〜５３ｍ１５ スイッチ素子
５４、５４ｐ１〜５４ｐ１５、５４ｍ１〜５４ｍ１５ スイッチ素子
５５ｐ１〜５５ｐ１５、５５ｍ１〜５５ｍ１５ スイッチ素子
５６ｐ１〜５６ｐ１５、５６ｍ１〜５６ｍ１５ スイッチ素子
５７ｐ１〜５７ｐ１５、５８ｍ１〜５８ｍ１ 定電流源
１００ マルチビットデルタシグマ変調器
Ｃｓ サンプリングキャパシタ
Ｃｉ 積分キャパシタ
Ｃｄｐ１〜Ｃｄｐ１５、Ｃｄｍ１〜Ｃｄｍ１５ キャパシタ
ｐ１〜ｐ１５、ｍ１〜ｍ１５ 制御信号
ｓｃｐ１〜ｓｃｐ１５、ｓｃｍ１〜ｓｃｍ１５ スイッチトキャパシタ回路
ｚ１〜ｚ１５ 電流供給回路
Ｘ アナログ信号（入力電圧）
Ｙ デジタル信号（出力電圧）
Φ１、Φ２ クロック信号
Φ２ｐ１〜Φ２ｐ１５、Φ２ｍ１〜Φ２ｍ１５ 制御信号

Claims (7)

1. 入力信号を積分する積分器と、
   前記積分器から出力される出力信号を異なる量子化ステップによる複数の閾値で量子化する量子化器と、
   前記量子化器から出力される信号を前記積分器の入力側に帰還する帰還回路と、を備えるデルタシグマ変調器であって、
   前記複数の閾値の互いの間隔は、前記積分器から出力される前記出力信号のフルスケールレベルを意図する信号領域から当該出力信号のゼロレベルを意図する信号領域に向かって、段階的に狭くなるように設定されていることを特徴とするマルチビットデルタシグマ変調器。
2. 前記複数の閾値は、少なくとも３つ以上又は４つ以上の閾値であることを特徴とする請求項１に記載のマルチビットデルタシグマ変調器。
3. 前記積分器は、スイッチトキャパシタ回路を有し、
   前記帰還回路は、前記スイッチトキャパシタ回路の入力キャパシタにそれぞれが並列接続可能であり且つ各容量値が段階的に重み付けされた複数のキャパシタを有し、
   前記複数のキャパシタは、前記量子化器から出力される前記信号に基づいて、前記入力キャパシタに選択的に並列接続されることを特徴とする請求項１又は請求項２に記載のマルチビットデルタシグマ変調器。
4. 前記積分器は、抵抗器、容量素子及び演算増幅器を有し、
   前記帰還回路は、前記演算増幅器の入力端子にそれぞれが接続可能であり且つ各電流値が段階的に重み付けされた複数の電流源を有し、
   前記複数の電流源は、前記量子化器から出力される前記信号に基づいて、前記演算増幅器の前記入力端子に選択的に接続されることを特徴とする請求項１又は請求項２に記載のマルチビットデルタシグマ変調器。
5. 前記量子化器は、直列接続され且つ各抵抗値が段階的に重み付けされた複数の抵抗器を有し、
   前記複数の閾値は、前記複数の抵抗器の各接続点から電圧が出力されることにより生成されることを特徴とする請求項１から請求項４の何れか一項に記載のマルチビットデルタシグマ変調器。
6. 入力信号を積分する積分器と、
   前記積分器から出力される出力信号を異なる量子化ステップによる複数の閾値で量子化する量子化器と、
   前記量子化器から出力される信号を前記積分器の入力側に帰還する帰還回路と、を備えるデルタシグマ変調器であって、
   前記複数の閾値の互いの間隔は、大の閾値絶対値から小の閾値絶対値に向かって、段階的に狭くなるように設定されていることを特徴とするマルチビットデルタシグマ変調器。
7. 請求項１から請求項６の何れか一項に記載のマルチビットデルタシグマ変調器、を備えることを特徴とするＡＤコンバータ。

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