JPH0774646A - △σモジュレーター - Google Patents
△σモジュレーターInfo
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- JPH0774646A JPH0774646A JP21606393A JP21606393A JPH0774646A JP H0774646 A JPH0774646 A JP H0774646A JP 21606393 A JP21606393 A JP 21606393A JP 21606393 A JP21606393 A JP 21606393A JP H0774646 A JPH0774646 A JP H0774646A
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Abstract
(57)【要約】
【目的】 被変換アナログ信号のレベルが小さいとき
に、高いＳ／（Ｎ＋Ｄ）である（Ｓ：信号，Ｈ：雑音，
Ｄ：ひずみ成分）△Σモジュレーターを得ること。 【構成】 被変換アナログ信号を積分する積分手段２
と、積分手段２の出力信号を７個のアナログ基準値ＶＴ
１〜ＶＴ７と比較して、８種類の量子化出力をする量子
化手段３と、積分手段２の入力側において量子化手段３
の出力信号に基づく８種類のアナログ信号を被変換アナ
ログ信号に加算する加算手段１と、量子化手段３におけ
る量子化しきい値間隔に対する被変換アナログ信号に加
算する８種類のアナログ信号値間隔の比を、積分手段２
の出力信号の絶対値が大きい領域ほど大にする手段とを
具え、被変換アナログ信号のレベルが小さいときに高Ｓ
／（Ｎ＋Ｄ）を得る。
に、高いＳ／（Ｎ＋Ｄ）である（Ｓ：信号，Ｈ：雑音，
Ｄ：ひずみ成分）△Σモジュレーターを得ること。 【構成】 被変換アナログ信号を積分する積分手段２
と、積分手段２の出力信号を７個のアナログ基準値ＶＴ
１〜ＶＴ７と比較して、８種類の量子化出力をする量子
化手段３と、積分手段２の入力側において量子化手段３
の出力信号に基づく８種類のアナログ信号を被変換アナ
ログ信号に加算する加算手段１と、量子化手段３におけ
る量子化しきい値間隔に対する被変換アナログ信号に加
算する８種類のアナログ信号値間隔の比を、積分手段２
の出力信号の絶対値が大きい領域ほど大にする手段とを
具え、被変換アナログ信号のレベルが小さいときに高Ｓ
／（Ｎ＋Ｄ）を得る。
Description
【０００１】
【産業上の利用分野】本発明は△Σモジュレーターに関
し、特にＭＯＳ ＬＳＩ上に形成され、被変換アナログ
信号のレベルが小さいときに、高いＳ／（Ｎ＋Ｄ）であ
る（Ｓ：信号，Ｈ：雑音，Ｄ：ひずみ成分）△Σモジュ
レーターに関する。
し、特にＭＯＳ ＬＳＩ上に形成され、被変換アナログ
信号のレベルが小さいときに、高いＳ／（Ｎ＋Ｄ）であ
る（Ｓ：信号，Ｈ：雑音，Ｄ：ひずみ成分）△Σモジュ
レーターに関する。
【０００２】
【従来の技術】従来からある、いわゆる多値（例えば３
ビット）の量子化出力を行う△Σモジュレーターにおい
ては、被変換アナログ信号を入力する積分手段の出力信
号を量子化手段で量子化し、これをデジタルコードに変
換すると共に、Ｄ／Ａコンバータでアナログ信号に変換
する。そして、積分手段の絶対値に比例して被変換アナ
ログ信号（入力信号）に加算されるアナログ信号値（Ｄ
／Ａコンバータの出力）をステップ状に変化させてい
た。８種類の量子化出力をする場合の例を図１中に実線
で示してある。
ビット）の量子化出力を行う△Σモジュレーターにおい
ては、被変換アナログ信号を入力する積分手段の出力信
号を量子化手段で量子化し、これをデジタルコードに変
換すると共に、Ｄ／Ａコンバータでアナログ信号に変換
する。そして、積分手段の絶対値に比例して被変換アナ
ログ信号（入力信号）に加算されるアナログ信号値（Ｄ
／Ａコンバータの出力）をステップ状に変化させてい
た。８種類の量子化出力をする場合の例を図１中に実線
で示してある。
【０００３】このような△Σモジュレーターにおいて
は、被変換アナログ信号（入力信号）のレベルが小さく
なると、より多くの積分手段の出力も絶対値が小さな出
力をするようになり、これに対応して小さなアナログ信
号値がより多くの頻度で被変換信号に加算されるように
なる。
は、被変換アナログ信号（入力信号）のレベルが小さく
なると、より多くの積分手段の出力も絶対値が小さな出
力をするようになり、これに対応して小さなアナログ信
号値がより多くの頻度で被変換信号に加算されるように
なる。
【０００４】また、△Σモジュレーターの出力するノイ
ズ量は、積分手段の出力に対する被変換信号に加算され
るアナログ値の増加割合に比例する。別の表現をする
と、ノイズ量は、フィードバックされるアナログ値のス
テップ幅＝Ｈ1 〜Ｈ7 に比例し、そのアナログ値を与え
る量子化しきい値間隔＝各量子化された信号が表す電圧
範囲＝Ｗ1 〜Ｗ8 に比例する。
ズ量は、積分手段の出力に対する被変換信号に加算され
るアナログ値の増加割合に比例する。別の表現をする
と、ノイズ量は、フィードバックされるアナログ値のス
テップ幅＝Ｈ1 〜Ｈ7 に比例し、そのアナログ値を与え
る量子化しきい値間隔＝各量子化された信号が表す電圧
範囲＝Ｗ1 〜Ｗ8 に比例する。
【０００５】
【発明が解決しようとする課題】したがって、従来から
の多値の△Σモジュレーターにおいては、前記ステップ
が被変換信号の大小にかかわらず一定であるため、出力
ノイズも被変換信号の大小にかかわらず一定となるが、
入力信号レベルが小さくなると、Ｓ／（Ｎ＋Ｄ）は直線
的に低下していた。
の多値の△Σモジュレーターにおいては、前記ステップ
が被変換信号の大小にかかわらず一定であるため、出力
ノイズも被変換信号の大小にかかわらず一定となるが、
入力信号レベルが小さくなると、Ｓ／（Ｎ＋Ｄ）は直線
的に低下していた。
【０００６】特に音声信号をＡ／Ｄ変換するような応用
分野においては、小入力信号時のノイズを低く抑えるこ
とがより多く望まれている。
分野においては、小入力信号時のノイズを低く抑えるこ
とがより多く望まれている。
【０００７】
【課題を解決するための手段】上記目的を達成するため
本発明は被変換アナログ信号を積分する積分手段と、該
積分手段の出力信号をＮ（Ｎ≧３）個のアナログ基準値
と比較して、Ｎ＋１種類の量子化出力をする量子化手段
と、前記積分手段の入力側において前記量子化手段の出
力信号に基づくＮ＋１種類のアナログ信号を前記被変換
アナログ信号に加算する加算手段と、前記量子化手段に
おける量子化しきい値間隔（Ｗ）に対する前記被変換ア
ナログ信号に加算する前記Ｎ＋１種類のアナログ信号値
間隔（Ｈ）の比を、前記積分手段の出力信号の絶対値が
大きい領域ほど大にする手段とを具えたことを特徴とす
る。ここで（Ｗ）を一定にして（Ｈ）を大きくしてもよ
いし、（Ｈ）を一定にして（Ｗ）を小さくするようにし
てもよい。また、（Ｗ）と（Ｈ）を共に変えてもよい。
本発明は被変換アナログ信号を積分する積分手段と、該
積分手段の出力信号をＮ（Ｎ≧３）個のアナログ基準値
と比較して、Ｎ＋１種類の量子化出力をする量子化手段
と、前記積分手段の入力側において前記量子化手段の出
力信号に基づくＮ＋１種類のアナログ信号を前記被変換
アナログ信号に加算する加算手段と、前記量子化手段に
おける量子化しきい値間隔（Ｗ）に対する前記被変換ア
ナログ信号に加算する前記Ｎ＋１種類のアナログ信号値
間隔（Ｈ）の比を、前記積分手段の出力信号の絶対値が
大きい領域ほど大にする手段とを具えたことを特徴とす
る。ここで（Ｗ）を一定にして（Ｈ）を大きくしてもよ
いし、（Ｈ）を一定にして（Ｗ）を小さくするようにし
てもよい。また、（Ｗ）と（Ｈ）を共に変えてもよい。
【０００８】
【作用】本発明によれば、被変換アナログ信号のレベル
が小さいときは、積分手段の出力に対する被変換アナロ
グ信号に加算されるアナログ値の増加割合が小さい。し
たがってノイズ量は少なくなり、Ｓ／（Ｎ＋Ｄ）は高く
なる。
が小さいときは、積分手段の出力に対する被変換アナロ
グ信号に加算されるアナログ値の増加割合が小さい。し
たがってノイズ量は少なくなり、Ｓ／（Ｎ＋Ｄ）は高く
なる。
【０００９】
【実施例】＜実施例１＞図２は実施例１にかかる△Σモ
ジュレーターのブロック図を示す。被変換アナログ信号
は加算手段１からの出力が加算されて積分手段２に入力
され、積分手段２の出力信号は、量子化手段３で量子化
され、デジタル信号変換手段４でデジタルコードに変換
され出力される。量子化手段３の出力は加算手段１にも
入力される。
ジュレーターのブロック図を示す。被変換アナログ信号
は加算手段１からの出力が加算されて積分手段２に入力
され、積分手段２の出力信号は、量子化手段３で量子化
され、デジタル信号変換手段４でデジタルコードに変換
され出力される。量子化手段３の出力は加算手段１にも
入力される。
【００１０】本実施例１は、量子化手段３の出力を加算
手段１において直接重みづけしたＤ／Ａ変換を行って、
非線形なアナログ信号とし、これを積分手段２の入力側
において被変換アナログ信号に加算しており、またそれ
と等価な重みづけをデジタル信号変換手段４で行い、デ
ジタルコードを出力する。
手段１において直接重みづけしたＤ／Ａ変換を行って、
非線形なアナログ信号とし、これを積分手段２の入力側
において被変換アナログ信号に加算しており、またそれ
と等価な重みづけをデジタル信号変換手段４で行い、デ
ジタルコードを出力する。
【００１１】積分手段２は、オペアンプ５と、コンデン
サＣおよびＳ１，Ｓ２の２相のノンオーバーラップクロ
ックで動作するスイッチ（図中Ｓ１，Ｓ２で示す。以下
同様）からなるスイッチトキャパシタ回路とからなる。
サＣおよびＳ１，Ｓ２の２相のノンオーバーラップクロ
ックで動作するスイッチ（図中Ｓ１，Ｓ２で示す。以下
同様）からなるスイッチトキャパシタ回路とからなる。
【００１２】量子化器３は７個の並列コンパレータＣＰ
１〜ＣＰ７を有し、その各々は、等間隔でレベルが大き
くなっているアナログ基準値ＶＴ１〜ＶＴ７を積分手段
２の出力と比較し、各基準値を越えたときに（論理レベ
ル“１”を）出力する。
１〜ＣＰ７を有し、その各々は、等間隔でレベルが大き
くなっているアナログ基準値ＶＴ１〜ＶＴ７を積分手段
２の出力と比較し、各基準値を越えたときに（論理レベ
ル“１”を）出力する。
【００１３】加算手段１は、並列接続した７個のスイッ
チトキャパシタ（以下ＳＣ）回路からなるＤ／Ａコンバ
ータを有している。すなわち、２個のコンデンサＣ１
と、１個のインバータ６と、クロックＳ１，Ｓ２で動作
するスイッチ（図中、Ｓ１，Ｓ２で示す。以下同様）と
から１個のＳＣ回路を構成し、同様に各々２個のコンデ
ンサＣ２〜Ｃ７と、各々１個のインバータと、各々Ｓ
１，Ｓ２で動作するスイッチとから６個のＳＣ回路を構
成し、以上の７個のＳＣ回路には、基準電位を共通に印
加し、各コンデンサＣ１〜Ｃ７の容量比Ｃ１：Ｃ２：Ｃ
３：Ｃ４：Ｃ５：Ｃ６：Ｃ７は６／３３：５／３３：４
／３３：３／３３：４／３３：５／３３：６／３３とな
っている。量子化手段３の各ＣＰ１〜ＣＰ７の出力を加
算手段１の対応するＳＣ回路によって重みづけし、各Ｓ
Ｃ回路から出力された電荷を積分手段２の入力側におい
て、被変換アナログ信号に加算する。なお、加算手段１
においては、積分手段２の入力側における被変換アナロ
グ信号に対しては、積分手段２の出力が正のときは減
算、負のときは加算が各々行なわれるようなパスが選ば
れるようになっている。
チトキャパシタ（以下ＳＣ）回路からなるＤ／Ａコンバ
ータを有している。すなわち、２個のコンデンサＣ１
と、１個のインバータ６と、クロックＳ１，Ｓ２で動作
するスイッチ（図中、Ｓ１，Ｓ２で示す。以下同様）と
から１個のＳＣ回路を構成し、同様に各々２個のコンデ
ンサＣ２〜Ｃ７と、各々１個のインバータと、各々Ｓ
１，Ｓ２で動作するスイッチとから６個のＳＣ回路を構
成し、以上の７個のＳＣ回路には、基準電位を共通に印
加し、各コンデンサＣ１〜Ｃ７の容量比Ｃ１：Ｃ２：Ｃ
３：Ｃ４：Ｃ５：Ｃ６：Ｃ７は６／３３：５／３３：４
／３３：３／３３：４／３３：５／３３：６／３３とな
っている。量子化手段３の各ＣＰ１〜ＣＰ７の出力を加
算手段１の対応するＳＣ回路によって重みづけし、各Ｓ
Ｃ回路から出力された電荷を積分手段２の入力側におい
て、被変換アナログ信号に加算する。なお、加算手段１
においては、積分手段２の入力側における被変換アナロ
グ信号に対しては、積分手段２の出力が正のときは減
算、負のときは加算が各々行なわれるようなパスが選ば
れるようになっている。
【００１４】デジタル信号変換手段４では、量子化手段
３の各出力に対し加算手段１におけるＤ／Ａ変換のとき
と同等な重みづけ（−３３：−２１：−１１：−３：
３：１１：２１：３３）がなされる。すなわち、デジタ
ル信号変換手段４への入力パターン（量子化手段３の各
コンパレータＣＰ１〜ＣＰ７からの“１”か“０”かの
出力Ｑ１〜Ｑ７）とデジタル変換後の７ビットの出力
（デジタル）コードと１０進表現との関係を表１に示
す。
３の各出力に対し加算手段１におけるＤ／Ａ変換のとき
と同等な重みづけ（−３３：−２１：−１１：−３：
３：１１：２１：３３）がなされる。すなわち、デジタ
ル信号変換手段４への入力パターン（量子化手段３の各
コンパレータＣＰ１〜ＣＰ７からの“１”か“０”かの
出力Ｑ１〜Ｑ７）とデジタル変換後の７ビットの出力
（デジタル）コードと１０進表現との関係を表１に示
す。
【００１５】
【表１】
【００１６】以上のような重みづけを行い、その合計値
をデジタルコード出力するデジタル信号変換手段の一例
を図３に示す。すなわち、これは、入力パターン（Ｑ１
〜Ｑ７）に対応した出力コード（７ビット）を発生させ
るためのＲＯＭあるいは論理素子の組合せにより作られ
たロジック回路からなる。また、図４に示すように、量
子化手段３の各コンパレータＣＰ１〜ＣＰ７の１か０か
の出力Ｑ１〜Ｑ７に設定された重み（３〜６のいずれ
か）を表すコードの極性を、その出力Ｑ１〜Ｑ７の出力
値（１か０）に従って正（出力１のとき）または負（出
力０のとき）にしたものの総和を出力するロジック回路
であってもよい。
をデジタルコード出力するデジタル信号変換手段の一例
を図３に示す。すなわち、これは、入力パターン（Ｑ１
〜Ｑ７）に対応した出力コード（７ビット）を発生させ
るためのＲＯＭあるいは論理素子の組合せにより作られ
たロジック回路からなる。また、図４に示すように、量
子化手段３の各コンパレータＣＰ１〜ＣＰ７の１か０か
の出力Ｑ１〜Ｑ７に設定された重み（３〜６のいずれ
か）を表すコードの極性を、その出力Ｑ１〜Ｑ７の出力
値（１か０）に従って正（出力１のとき）または負（出
力０のとき）にしたものの総和を出力するロジック回路
であってもよい。
【００１７】このような構成によれば、図１に示すよう
に、被変換アナログ信号に加算（減算）される加算手段
１からのアナログ信号値のステップの比Ｈ１：Ｈ２：Ｈ
３：Ｈ４：Ｈ５：Ｈ６：Ｈ７は、従来例では１／７：１
／７：１／７：１／７：１／７：１／７：１／７：であ
るのに対し、本実施例１では６／３３：５／３３：４／
３３：３／３３：４／３３：５／３３：６／３３とな
る。すなわち、積分手段２の出力Ｗ１〜Ｗ８の各領域に
おける被変換アナログ信号に加算される加算手段１から
のアナログ信号値は、従来例では７／７，５／７，３／
７，１／７，−１／７，−３／７，−５／７，−７／７
であるのに対し、本実施例１では３３／３３，２１／３
３，１１／３３，３／３３，−３／３３，−１１／３
３，−２１／３３，−３３／３３となる。
に、被変換アナログ信号に加算（減算）される加算手段
１からのアナログ信号値のステップの比Ｈ１：Ｈ２：Ｈ
３：Ｈ４：Ｈ５：Ｈ６：Ｈ７は、従来例では１／７：１
／７：１／７：１／７：１／７：１／７：１／７：であ
るのに対し、本実施例１では６／３３：５／３３：４／
３３：３／３３：４／３３：５／３３：６／３３とな
る。すなわち、積分手段２の出力Ｗ１〜Ｗ８の各領域に
おける被変換アナログ信号に加算される加算手段１から
のアナログ信号値は、従来例では７／７，５／７，３／
７，１／７，−１／７，−３／７，−５／７，−７／７
であるのに対し、本実施例１では３３／３３，２１／３
３，１１／３３，３／３３，−３／３３，−１１／３
３，−２１／３３，−３３／３３となる。
【００１８】従来例および本実施例１の△Σモジュレー
ターを１０２４ＫＨｚのクロック（Ｓ１，Ｓ２）で動作
させ、１ＫＨｚのサイン波を被変換アナログ信号として
入力し、入力振幅とＳ／（Ｎ＋Ｄ）との関係を評価し
た。評価にあたり、本△Σモジュレーターからの連続す
る出力を６５５３６個集め、パーソナルコンピュータを
用いてＦＦＴ（高速フーリエ変換）操作を行い、周波数
成分毎に強度を求め、考慮したい周波数範囲を０ＫＨｚ
〜４ＫＨｚと定義し、この周波数範囲におけるＳ／（Ｎ
＋Ｄ）を算出した。図５にその様子が示されており、実
線の従来例に比べて、破線の実施例１では、入力信号振
幅が小さい場合、約１０ｄＢ程度Ｓ／（Ｎ＋Ｄ）を向上
させることができた。
ターを１０２４ＫＨｚのクロック（Ｓ１，Ｓ２）で動作
させ、１ＫＨｚのサイン波を被変換アナログ信号として
入力し、入力振幅とＳ／（Ｎ＋Ｄ）との関係を評価し
た。評価にあたり、本△Σモジュレーターからの連続す
る出力を６５５３６個集め、パーソナルコンピュータを
用いてＦＦＴ（高速フーリエ変換）操作を行い、周波数
成分毎に強度を求め、考慮したい周波数範囲を０ＫＨｚ
〜４ＫＨｚと定義し、この周波数範囲におけるＳ／（Ｎ
＋Ｄ）を算出した。図５にその様子が示されており、実
線の従来例に比べて、破線の実施例１では、入力信号振
幅が小さい場合、約１０ｄＢ程度Ｓ／（Ｎ＋Ｄ）を向上
させることができた。
【００１９】＜実施例２＞図６は実施例２のブロック図
を示し、加算手段１１のみが異なるだけで他は実施例１
と同様である。すなわち、加算手段１１は実施例１と同
様ではあるが各コンデンサの容量が異なる７個のＳＣ回
路からなる線形なＤ／Ａコンバータ１１Ａによって、デ
ジタル信号変換手段４からの重みづけされた７ビットの
デジタルコード出力をアナログ信号に変換し、積分手段
２の入力側において被変換アナログ信号に加算する。た
だし、デジタル信号変換手段４からの７ビットのデジタ
ルコード出力は、すでに２のべき乗表現であるので、７
ビットの出力のそれぞれが入力される各ＳＣ回路のコン
デンサも同じく２のべき乗のサイズ比となっている。あ
るいは、全てのコンデンサを同一サイズとし、各ＳＣ回
路に２のべき乗の比となっている各基準電位を与えても
よい。
を示し、加算手段１１のみが異なるだけで他は実施例１
と同様である。すなわち、加算手段１１は実施例１と同
様ではあるが各コンデンサの容量が異なる７個のＳＣ回
路からなる線形なＤ／Ａコンバータ１１Ａによって、デ
ジタル信号変換手段４からの重みづけされた７ビットの
デジタルコード出力をアナログ信号に変換し、積分手段
２の入力側において被変換アナログ信号に加算する。た
だし、デジタル信号変換手段４からの７ビットのデジタ
ルコード出力は、すでに２のべき乗表現であるので、７
ビットの出力のそれぞれが入力される各ＳＣ回路のコン
デンサも同じく２のべき乗のサイズ比となっている。あ
るいは、全てのコンデンサを同一サイズとし、各ＳＣ回
路に２のべき乗の比となっている各基準電位を与えても
よい。
【００２０】＜実施例３＞実施例３として、構成は実施
例１と同様であるが、被変換アナログ信号に加算される
アナログ信号値の増加ステップは一定にし、すなわち、
ステップの比Ｈ１：Ｈ２：Ｈ３：Ｈ４：Ｈ５：Ｈ６：Ｈ
７は１／７：１／７：１／７：１／７：１／７：１／
７：１／７とし、また、量子化手段３における積分手段
２からの出力を比較するアナログ基準値を、同出力の絶
対値が大きい部分ほど密に、小さい部分ほど疎に構成
し、すなわち、アナログ基準値の間隔の比Ｗ´１：Ｗ´
２：Ｗ´３：Ｗ´４：Ｗ´５：Ｗ´６は１／６：２／
６：３／６：３／６：２／６：１／６とした。つまりＶ
Ｔ１〜ＶＴ７の間隔比を非等間隔とした。以上の様子を
図７に示す。
例１と同様であるが、被変換アナログ信号に加算される
アナログ信号値の増加ステップは一定にし、すなわち、
ステップの比Ｈ１：Ｈ２：Ｈ３：Ｈ４：Ｈ５：Ｈ６：Ｈ
７は１／７：１／７：１／７：１／７：１／７：１／
７：１／７とし、また、量子化手段３における積分手段
２からの出力を比較するアナログ基準値を、同出力の絶
対値が大きい部分ほど密に、小さい部分ほど疎に構成
し、すなわち、アナログ基準値の間隔の比Ｗ´１：Ｗ´
２：Ｗ´３：Ｗ´４：Ｗ´５：Ｗ´６は１／６：２／
６：３／６：３／６：２／６：１／６とした。つまりＶ
Ｔ１〜ＶＴ７の間隔比を非等間隔とした。以上の様子を
図７に示す。
【００２１】実施例３にかかる△Σモジュレーターを実
施例１と同様に、１０２４ＫＨｚのクロックで動作さ
せ、１ＫＨｚのサイン波に対する０〜４ＫＨｚの周波数
範囲におけるＳ／（Ｎ＋Ｄ）を算出した。図５にその様
子が示されており、実線の従来例に比べ、１点鎖線の実
施例３では入力信号振幅が小さい場合、約５ｄＢ程度Ｓ
／（Ｎ＋Ｄ）を向上させることができた。
施例１と同様に、１０２４ＫＨｚのクロックで動作さ
せ、１ＫＨｚのサイン波に対する０〜４ＫＨｚの周波数
範囲におけるＳ／（Ｎ＋Ｄ）を算出した。図５にその様
子が示されており、実線の従来例に比べ、１点鎖線の実
施例３では入力信号振幅が小さい場合、約５ｄＢ程度Ｓ
／（Ｎ＋Ｄ）を向上させることができた。
【００２２】＜その他＞本発明におけるデジタル信号変
換手段は、被変換アナログ信号に加算されるアナログ信
号値を直接表現するデジタルコードを出力するものであ
ってもよいし、あるいは被変換アナログ信号に加算され
る複数のアナログ信号値のうちどれであるかを指定する
ためのデジタルコードを出力するものであってもよい。
換手段は、被変換アナログ信号に加算されるアナログ信
号値を直接表現するデジタルコードを出力するものであ
ってもよいし、あるいは被変換アナログ信号に加算され
る複数のアナログ信号値のうちどれであるかを指定する
ためのデジタルコードを出力するものであってもよい。
【００２３】
【発明の効果】以上説明したように本発明によれば、後
続のフィルタで高域ノイズ成分を除去することによっ
て、被変換アナログ信号のレベルが小さいときに高いＳ
／（Ｎ＋Ｄ）の出力を得ることができる。特に入力信号
振幅の小さいときに高いＳ／（Ｎ＋Ｄ）であるＡ／Ｄコ
ンバータやアナログ演算回路等を実現することができ
る。
続のフィルタで高域ノイズ成分を除去することによっ
て、被変換アナログ信号のレベルが小さいときに高いＳ
／（Ｎ＋Ｄ）の出力を得ることができる。特に入力信号
振幅の小さいときに高いＳ／（Ｎ＋Ｄ）であるＡ／Ｄコ
ンバータやアナログ演算回路等を実現することができ
る。
【００２４】
【図１】被変換アナログ信号に加算されるアナログ信号
値と積分手段出力との関係を示す図である。
値と積分手段出力との関係を示す図である。
【図２】本発明の実施例１のブロック図である。
【図３】デジタル信号変換手段の具体例を示す図であ
る。
る。
【図４】デジタル信号変換手段の他の具体例を示す図で
ある。
ある。
【図５】入力振幅とＳ／（Ｎ＋Ｄ）との関係を示す図で
ある。
ある。
【図６】本発明の実施例２のブロック図である。
【図７】被変換アナログ信号に加算されるアナログ信号
値と積分手段出力との関係を示す図である。
値と積分手段出力との関係を示す図である。
１ 加算手段 ２ 積分手段 ３ 量子化手段 ４ デジタル信号変換手段
Claims (1)
- 【請求項１】 被変換アナログ信号を積分する積分手段
と、該積分手段の出力信号をＮ（Ｎ≧３）個のアナログ
基準値と比較して、Ｎ＋１種類の量子化出力をする量子
化手段と、前記積分手段の入力側において前記量子化手
段の出力信号に基づくＮ＋１種類のアナログ信号を前記
被変換アナログ信号に加算する加算手段と、前記量子化
手段における量子化しきい値間隔に対する前記被変換ア
ナログ信号に加算する前記Ｎ＋１種類のアナログ信号値
間隔の比を、前記積分手段の出力信号の絶対値が大きい
領域ほど大にする手段とを具えたことを特徴とする△Σ
モジュレーター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21606393A JP3199529B2 (ja) | 1993-08-31 | 1993-08-31 | △σモジュレーター |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Cited By (4)
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|---|---|---|---|---|
| JP2006041992A (ja) * | 2004-07-28 | 2006-02-09 | Renesas Technology Corp | Ａ／ｄ変換回路を内蔵した半導体集積回路および通信用半導体集積回路 |
| JP2006254307A (ja) * | 2005-03-14 | 2006-09-21 | Asahi Kasei Microsystems Kk | デジタルスイッチングアンプ |
| JP2008072361A (ja) * | 2006-09-13 | 2008-03-27 | Matsushita Electric Ind Co Ltd | Ａｄ変換器およびデルタシグマａｄ変換器 |
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1993
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| JP2006041992A (ja) * | 2004-07-28 | 2006-02-09 | Renesas Technology Corp | Ａ／ｄ変換回路を内蔵した半導体集積回路および通信用半導体集積回路 |
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