JPH1131969A - Ｄ／ａコンバータ及びａ／ｄコンバータ - Google Patents
Ｄ／ａコンバータ及びａ／ｄコンバータInfo
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- JPH1131969A JPH1131969A JP9183773A JP18377397A JPH1131969A JP H1131969 A JPH1131969 A JP H1131969A JP 9183773 A JP9183773 A JP 9183773A JP 18377397 A JP18377397 A JP 18377397A JP H1131969 A JPH1131969 A JP H1131969A
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- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
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- H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 ディジタル入力に対するアナログ出力の直線
性の改善を図った多ビットＤ／Ａコンバータを得る。 【解決手段】 スイッチ制御回路１は、スイッチＳ１〜
ＳＭのうちディジタル信号ＤＩＧに応じた個数のスイッ
チをスタート位置決定回路３で決定されるスイッチから
昇順にオン状態にし、他のスイッチをオフ状態とする。
スタート位置決定回路３は、クロック信号ＣＬＫに同期
して得られるディジタル信号ＤＩＧの入力毎に選択スタ
ート位置となるスイッチをＳ１，Ｓ３，Ｓ５…という具
合に順次変更して選択スタート位置を決定する。
性の改善を図った多ビットＤ／Ａコンバータを得る。 【解決手段】 スイッチ制御回路１は、スイッチＳ１〜
ＳＭのうちディジタル信号ＤＩＧに応じた個数のスイッ
チをスタート位置決定回路３で決定されるスイッチから
昇順にオン状態にし、他のスイッチをオフ状態とする。
スタート位置決定回路３は、クロック信号ＣＬＫに同期
して得られるディジタル信号ＤＩＧの入力毎に選択スタ
ート位置となるスイッチをＳ１，Ｓ３，Ｓ５…という具
合に順次変更して選択スタート位置を決定する。
Description
【０００１】
【発明の属する技術分野】この発明は、ディジタル信号
に基づく複数の電流源のオン・オフの切り替えにより、
ディジタル信号をアナログ信号に変換するＤ／Ａコンバ
ータ（ＤＡＣ）に関する。
に基づく複数の電流源のオン・オフの切り替えにより、
ディジタル信号をアナログ信号に変換するＤ／Ａコンバ
ータ（ＤＡＣ）に関する。
【０００２】
【従来の技術】現在、音声帯域のデータ変換方式とし
て、オーバーサンプリング△Σ変換方式が広く用いられ
ている。図３０はオーバーサンプリング△Σ変換方式を
用いたＡ／Ｄコンバータの構成を示すブロック図であ
る。同図に示すように、アナログ入力信号ＡＩをアンチ
エリアシングフィルタ１１に与える。アンチエリアシン
グフィルタ１１はアナログ入力信号ＡＩの高周波成分を
除去してΔΣモジュレータ１２に与える。
て、オーバーサンプリング△Σ変換方式が広く用いられ
ている。図３０はオーバーサンプリング△Σ変換方式を
用いたＡ／Ｄコンバータの構成を示すブロック図であ
る。同図に示すように、アナログ入力信号ＡＩをアンチ
エリアシングフィルタ１１に与える。アンチエリアシン
グフィルタ１１はアナログ入力信号ＡＩの高周波成分を
除去してΔΣモジュレータ１２に与える。
【０００３】ΔΣモジュレータ１２はアナログ入力信号
ＡＩを標本化周波数ｆSより大きな周波数（ｎ（≧２）
・ｆS）でオーバーサンプリングしながらノイズシェー
ピングして得られるΔΣ変調済みディジタル信号をデシ
メーションフィルタ１３に与える。デシメーションフィ
ルタ１３はΔΣモジュレータ１２より得たディジタル信
号のうちｎ個に１個の割合で抜き取って得られる信号を
ディジタル出力信号ＤＯとして出力する。
ＡＩを標本化周波数ｆSより大きな周波数（ｎ（≧２）
・ｆS）でオーバーサンプリングしながらノイズシェー
ピングして得られるΔΣ変調済みディジタル信号をデシ
メーションフィルタ１３に与える。デシメーションフィ
ルタ１３はΔΣモジュレータ１２より得たディジタル信
号のうちｎ個に１個の割合で抜き取って得られる信号を
ディジタル出力信号ＤＯとして出力する。
【０００４】ΔΣモジュレータ１２は減算器１４、積分
器１５、量子化器１６及び内部ＤＡＣ１７から構成さ
れ、積分器１５は減算器１４の出力である差分アナログ
信号を積分し、量子化器１６は減算器１４の出力を量子
化してディジタル信号（ノイズ成分を含む）としてデシ
メーションフィルタ１３に出力するとともに、内部ＤＡ
Ｃ１７に出力する。内部ＤＡＣ１７はディジタル信号を
Ｄ／Ａ変換して、減算器１４に減算用のアナログ信号と
してフィードバックする。なお、積分器１５は１／（ｎ
・ｆS）期間の積分処理を行い、１オーバーサンプリン
グ時間の遅延処理を機能を備える。
器１５、量子化器１６及び内部ＤＡＣ１７から構成さ
れ、積分器１５は減算器１４の出力である差分アナログ
信号を積分し、量子化器１６は減算器１４の出力を量子
化してディジタル信号（ノイズ成分を含む）としてデシ
メーションフィルタ１３に出力するとともに、内部ＤＡ
Ｃ１７に出力する。内部ＤＡＣ１７はディジタル信号を
Ｄ／Ａ変換して、減算器１４に減算用のアナログ信号と
してフィードバックする。なお、積分器１５は１／（ｎ
・ｆS）期間の積分処理を行い、１オーバーサンプリン
グ時間の遅延処理を機能を備える。
【０００５】そして、減算器１４はアンチエリアシング
フィルタ１１から得たアナログ入力信号ＡＩから内部Ｄ
ＡＣ１７より得た減算用のアナログ信号（アナログＡＩ
の１オーバーサンプリング遅延信号に相当）を差し引い
て差分アナログ信号を積分器１５に出力する。その結
果、減算器１４、積分器１５、量子化器１６及び内部Ｄ
ＡＣ１７によって形成されるノイズシェーピングループ
によってアナログ入力信号ＡＩに生じるノイズ成分が除
去されて精度の高いディジタル信号をデシメーションフ
ィルタ１３に与えることができる。
フィルタ１１から得たアナログ入力信号ＡＩから内部Ｄ
ＡＣ１７より得た減算用のアナログ信号（アナログＡＩ
の１オーバーサンプリング遅延信号に相当）を差し引い
て差分アナログ信号を積分器１５に出力する。その結
果、減算器１４、積分器１５、量子化器１６及び内部Ｄ
ＡＣ１７によって形成されるノイズシェーピングループ
によってアナログ入力信号ＡＩに生じるノイズ成分が除
去されて精度の高いディジタル信号をデシメーションフ
ィルタ１３に与えることができる。
【０００６】図３１はオーバーサンプリング△Σ変換方
式のＤ／Ａコンバータの構成を示すブロック図である。
同図に示すように、補間フィルタ２１はディジタル入力
信号ＤＩより得られる原データに基づき演算によって補
間データを求め、原データに補間データを挿入すること
により、周波数ｎ・ｆSでオーバーサンプリングしたデ
ィジタル信号をΔΣモジュレータ２２に出力する。
式のＤ／Ａコンバータの構成を示すブロック図である。
同図に示すように、補間フィルタ２１はディジタル入力
信号ＤＩより得られる原データに基づき演算によって補
間データを求め、原データに補間データを挿入すること
により、周波数ｎ・ｆSでオーバーサンプリングしたデ
ィジタル信号をΔΣモジュレータ２２に出力する。
【０００７】ΔΣモジュレータ２２はオーバーサンプリ
ングしたディジタル信号をノイズシェーピングして内部
ＤＡＣ２３に与える。内部ＤＡＣ２３はΔΣモジュレー
タ２２より得たΔΣ変調済みディジタル信号をＤ／Ａ変
換してアナログ信号をローパスフィルタ２４に出力す
る。ローパスフィルタ２４は内部ＤＡＣ２３より得たア
ナログ信号の高周波成分を除去してアナログ出力信号Ａ
Ｏを出力する。
ングしたディジタル信号をノイズシェーピングして内部
ＤＡＣ２３に与える。内部ＤＡＣ２３はΔΣモジュレー
タ２２より得たΔΣ変調済みディジタル信号をＤ／Ａ変
換してアナログ信号をローパスフィルタ２４に出力す
る。ローパスフィルタ２４は内部ＤＡＣ２３より得たア
ナログ信号の高周波成分を除去してアナログ出力信号Ａ
Ｏを出力する。
【０００８】ΔΣモジュレータ２２は減算器２５、積分
器２６及び量子化器２７から構成され、積分器２６減算
器２４の出力である差分ディジタル信号を積分し、量子
化器２７は減算器２５の出力を量子化してΔΣ変調済み
ディジタル信号（ノイズ成分を含む）として内部ＤＡＣ
２３に出力するとともに、減算器２４に減算用ディジタ
ル信号としてフィードバックする。なお、積分器２６は
１／（ｎ・ｆS）期間の積分処理を行い、１オーバーサ
ンプリング時間の遅延処理を機能を備える。
器２６及び量子化器２７から構成され、積分器２６減算
器２４の出力である差分ディジタル信号を積分し、量子
化器２７は減算器２５の出力を量子化してΔΣ変調済み
ディジタル信号（ノイズ成分を含む）として内部ＤＡＣ
２３に出力するとともに、減算器２４に減算用ディジタ
ル信号としてフィードバックする。なお、積分器２６は
１／（ｎ・ｆS）期間の積分処理を行い、１オーバーサ
ンプリング時間の遅延処理を機能を備える。
【０００９】そして、減算器２５は、補間フィルタ２１
から得たディジタル信号から量子化器２７より得た減算
用のディジタル信号（補間フィルタ２１から得たディジ
タル信号の１オーバーサンプリング遅延信号に相当）を
差し引いて得られる差分ディジタル信号を積分器２６に
出力することになる。その結果、減算器２５、積分器２
６及び量子化器２７によって形成されるノイズシェーピ
ングループによって、ディジタル信号に生じるノイズ成
分が除去されて精度の高いディジタル信号を内部ＤＡＣ
２３に出力することができる。
から得たディジタル信号から量子化器２７より得た減算
用のディジタル信号（補間フィルタ２１から得たディジ
タル信号の１オーバーサンプリング遅延信号に相当）を
差し引いて得られる差分ディジタル信号を積分器２６に
出力することになる。その結果、減算器２５、積分器２
６及び量子化器２７によって形成されるノイズシェーピ
ングループによって、ディジタル信号に生じるノイズ成
分が除去されて精度の高いディジタル信号を内部ＤＡＣ
２３に出力することができる。
【００１０】上述したように、オーバーサンプリング△
Σ変換方式ではＡ／Ｄコンバータ及びＤ／Ａコンバータ
共に内部ＤＡＣを必要とする。この内部ＤＡＣは、Ａ／
Ｄコンバータ内ではノイズシェーピングループのフィー
ドバック信号処理回路として、またＤ／Ａコンバータ内
ではノイズシェーピングされたディジタル信号をアナロ
グ信号に変換する回路として用いられている。この内部
ＤＡＣには、従来１ビットのＤＡＣが用いられてきた。
１ビットＤＡＣを用いると、構成が簡単である上に、Ｄ
ＡＣのディジタル入力に対するアナログ出力の直線性が
保証されるためである。しかしその反面、量子化ノイズ
が大きく、系の安定性に問題があった。そこで近年、内
部ＤＡＣに多ビットＤＡＣが導入されてきている。しか
し、多ビットＤＡＣでは、各構成要素のマッチングを取
ることが困難であり、１ビットＤＡＣでは保証されてい
た上記直線性が得られなくなる。
Σ変換方式ではＡ／Ｄコンバータ及びＤ／Ａコンバータ
共に内部ＤＡＣを必要とする。この内部ＤＡＣは、Ａ／
Ｄコンバータ内ではノイズシェーピングループのフィー
ドバック信号処理回路として、またＤ／Ａコンバータ内
ではノイズシェーピングされたディジタル信号をアナロ
グ信号に変換する回路として用いられている。この内部
ＤＡＣには、従来１ビットのＤＡＣが用いられてきた。
１ビットＤＡＣを用いると、構成が簡単である上に、Ｄ
ＡＣのディジタル入力に対するアナログ出力の直線性が
保証されるためである。しかしその反面、量子化ノイズ
が大きく、系の安定性に問題があった。そこで近年、内
部ＤＡＣに多ビットＤＡＣが導入されてきている。しか
し、多ビットＤＡＣでは、各構成要素のマッチングを取
ることが困難であり、１ビットＤＡＣでは保証されてい
た上記直線性が得られなくなる。
【００１１】図３２は従来の３ビットＤ／Ａコンバータ
の内部構成を示す説明図である。同図に示すように、一
端が電源Ｖccに接続された単位電流源ＩＳ１〜ＩＳ７の
それぞれの他端がスイッチＳ１〜Ｓ７の一端に接続され
る。そして、スイッチＳ１〜Ｓ７の他端が共通に出力部
であるノードＮ１に接続される。図３２に示すように、
３ビットＤ／Ａコンバータには、（２3−１）の電流源
が必要となる。なお、各電流源ＩＳ１〜ＩＳ７が供給す
る電流Ｉ１〜Ｉ７の電流量は同一のＩＥになるように設
定される。
の内部構成を示す説明図である。同図に示すように、一
端が電源Ｖccに接続された単位電流源ＩＳ１〜ＩＳ７の
それぞれの他端がスイッチＳ１〜Ｓ７の一端に接続され
る。そして、スイッチＳ１〜Ｓ７の他端が共通に出力部
であるノードＮ１に接続される。図３２に示すように、
３ビットＤ／Ａコンバータには、（２3−１）の電流源
が必要となる。なお、各電流源ＩＳ１〜ＩＳ７が供給す
る電流Ｉ１〜Ｉ７の電流量は同一のＩＥになるように設
定される。
【００１２】スイッチ制御回路１０は、ディジタル信号
ＤＩＧに基づき制御信号ＳＣをスイッチＳ１〜Ｓ７に出
力し、スイッチＳ１〜Ｓ７のうちディジタル信号ＤＩＧ
に応じた個数のスイッチをスイッチＳ１から昇順にオン
状態にし、他のスイッチをオフ状態とする。
ＤＩＧに基づき制御信号ＳＣをスイッチＳ１〜Ｓ７に出
力し、スイッチＳ１〜Ｓ７のうちディジタル信号ＤＩＧ
に応じた個数のスイッチをスイッチＳ１から昇順にオン
状態にし、他のスイッチをオフ状態とする。
【００１３】例えば、ディジタル信号ＤＩＧが“０１
１”（３）の場合、図３３に示すように、スイッチ制御
回路１０はスイッチＳ１〜Ｓ３をオン状態、スイッチＳ
４〜Ｓ７をオフ状態とする制御信号ＳＣを出力する。例
えば、ディジタル信号ＤＩＧが“０１０”（２）の場
合、図３４に示すように、スイッチ制御回路１０はスイ
ッチＳ１，Ｓ２をオン状態、スイッチＳ３〜Ｓ７をオフ
状態とする制御信号ＳＣを出力する。
１”（３）の場合、図３３に示すように、スイッチ制御
回路１０はスイッチＳ１〜Ｓ３をオン状態、スイッチＳ
４〜Ｓ７をオフ状態とする制御信号ＳＣを出力する。例
えば、ディジタル信号ＤＩＧが“０１０”（２）の場
合、図３４に示すように、スイッチ制御回路１０はスイ
ッチＳ１，Ｓ２をオン状態、スイッチＳ３〜Ｓ７をオフ
状態とする制御信号ＳＣを出力する。
【００１４】そして、ノードＮ１より得られる電流が出
力電流ＩoutとしてＩ−Ｖ変換器２に与えられ、Ｉ−Ｖ
変換器２が出力電流Ｉoutを電流／電圧変換してアナロ
グ信号である出力電圧Ｖoutを出力する。したがって、
図３３の例では出力電流Ｉout＝３・ＩＥとなり、図３
４の例では出力電流Ｉout＝２・ＩＥとなる。
力電流ＩoutとしてＩ−Ｖ変換器２に与えられ、Ｉ−Ｖ
変換器２が出力電流Ｉoutを電流／電圧変換してアナロ
グ信号である出力電圧Ｖoutを出力する。したがって、
図３３の例では出力電流Ｉout＝３・ＩＥとなり、図３
４の例では出力電流Ｉout＝２・ＩＥとなる。
【００１５】このように、電流源を用いた多ビットＤ／
Ａコンバータは、入力ディジタルデータ（ＤＩＧ）に応
じて所定数の電流源を有効にすることにより、ディジタ
ルデータＤＩＧをアナログ信号（出力電圧Ｖout）に変
換することができる。
Ａコンバータは、入力ディジタルデータ（ＤＩＧ）に応
じて所定数の電流源を有効にすることにより、ディジタ
ルデータＤＩＧをアナログ信号（出力電圧Ｖout）に変
換することができる。
【００１６】また、特開平４−１５２７１５号公報に入
力コードに応じた個数の容量をランダムに選択してＤ／
Ａ変換を行うＤ／Ａコンバータが開示されている。
力コードに応じた個数の容量をランダムに選択してＤ／
Ａ変換を行うＤ／Ａコンバータが開示されている。
【００１７】
【発明が解決しようとする課題】しかしながら、各単位
電流源ＩＳ１〜ＩＳ７の特性（電流Ｉ１〜Ｉ７それぞれ
の電流量）を完全に一致させることは、プロセスのばら
つきやレイアウト時の周辺の回路素子等の影響により困
難である。
電流源ＩＳ１〜ＩＳ７の特性（電流Ｉ１〜Ｉ７それぞれ
の電流量）を完全に一致させることは、プロセスのばら
つきやレイアウト時の周辺の回路素子等の影響により困
難である。
【００１８】従来の３ビットＤ／Ａコンバータでは、デ
ィジタル入力信号（ＤＩＧ）に対して、常に同じ電流源
から有効にしている（例えば、ディジタル信号ＤＩＧが
“０００”以外の場合は常にスイッチＳ１をオンして電
流源ＩＳ１を有効にしている）。
ィジタル入力信号（ＤＩＧ）に対して、常に同じ電流源
から有効にしている（例えば、ディジタル信号ＤＩＧが
“０００”以外の場合は常にスイッチＳ１をオンして電
流源ＩＳ１を有効にしている）。
【００１９】このため、特定の電流源（図３２の例では
電流源ＩＳ１）が有効とされる回数が多く、Ｄ／Ａコン
バータの出力に個々の電流源の特性差が顕著にあらわ
れ、直線性の劣化の原因となっていた。
電流源ＩＳ１）が有効とされる回数が多く、Ｄ／Ａコン
バータの出力に個々の電流源の特性差が顕著にあらわ
れ、直線性の劣化の原因となっていた。
【００２０】従来の多ビットＤ／Ａコンバータは以上の
ように構成されており、ディジタル入力に対するアナロ
グ出力の直線性が悪いという問題点があった。
ように構成されており、ディジタル入力に対するアナロ
グ出力の直線性が悪いという問題点があった。
【００２１】この発明は上記問題点を解決するためにな
されたもので、ディジタル入力に対するアナログ出力の
直線性の改善を図った多ビットＤ／Ａコンバータを得る
ことを目的とする。
されたもので、ディジタル入力に対するアナログ出力の
直線性の改善を図った多ビットＤ／Ａコンバータを得る
ことを目的とする。
【００２２】
【課題を解決するための手段】この発明に係る請求項１
記載のＤ／Ａコンバータは、クロック信号に同期して複
数ビットのディジタル信号をアナログ信号に変換し、出
力部に対して所定の順序に並列に接続された複数の単位
電気量生成部を備え、前記複数の単位電気量生成部のう
ち選択された数の単位電気量生成部に関連した電気量が
前記出力部に現れ、前記クロック信号に同期して前記複
数の単位電気量生成部の選択スタート位置を順次変更し
て決定するスタート位置決定部と、前記クロック信号に
同期して前記ディジタル信号を受け、前記複数の単位電
気量生成部のうち前記ディジタル信号で決定される個数
の単位電気量生成部を、前記選択スタート位置から前記
所定の順序にそって選択する選択部と、前記出力部より
得られる電気量に基づき前記アナログ信号を出力するア
ナログ信号出力部とをさらに備えて構成される。
記載のＤ／Ａコンバータは、クロック信号に同期して複
数ビットのディジタル信号をアナログ信号に変換し、出
力部に対して所定の順序に並列に接続された複数の単位
電気量生成部を備え、前記複数の単位電気量生成部のう
ち選択された数の単位電気量生成部に関連した電気量が
前記出力部に現れ、前記クロック信号に同期して前記複
数の単位電気量生成部の選択スタート位置を順次変更し
て決定するスタート位置決定部と、前記クロック信号に
同期して前記ディジタル信号を受け、前記複数の単位電
気量生成部のうち前記ディジタル信号で決定される個数
の単位電気量生成部を、前記選択スタート位置から前記
所定の順序にそって選択する選択部と、前記出力部より
得られる電気量に基づき前記アナログ信号を出力するア
ナログ信号出力部とをさらに備えて構成される。
【００２３】また、請求項２記載のＤ／Ａコンバータに
おいて、前記ディジタル信号はＮ（≧２）ビットのディ
ジタル信号を含み、前記複数の単位電気量生成部はＬ
（≧３）個の単位電気量生成部を含み、前記スタート位
置決定部は、前記クロック信号に同期して前記所定の順
序にそって変位個数Ａ（＜Ｌ）個ずつずらせながら前記
選択スタート位置を決定する。
おいて、前記ディジタル信号はＮ（≧２）ビットのディ
ジタル信号を含み、前記複数の単位電気量生成部はＬ
（≧３）個の単位電気量生成部を含み、前記スタート位
置決定部は、前記クロック信号に同期して前記所定の順
序にそって変位個数Ａ（＜Ｌ）個ずつずらせながら前記
選択スタート位置を決定する。
【００２４】また、請求項３記載のＤ／Ａコンバータに
おいて、前記スタート位置決定部は、前記クロック信号
の１サイクル期間内の第１〜第Ｐ（≧２）の期間それぞ
れで順次変更して第１〜第Ｐの選択スタート位置を決定
し、前記選択部は、前記ディジタル信号で決定される個
数の単位電気量生成部を、前記第１〜第Ｐの期間それぞ
れにおいて前記第１〜第Ｐの選択スタート位置から前記
所定の順序にそって選択し、前記アナログ信号生成部
は、前記第１〜第Ｐの期間それぞれにおいて前記出力部
より得られる電気量を平均した量に基づき前記アナログ
信号を出力している。
おいて、前記スタート位置決定部は、前記クロック信号
の１サイクル期間内の第１〜第Ｐ（≧２）の期間それぞ
れで順次変更して第１〜第Ｐの選択スタート位置を決定
し、前記選択部は、前記ディジタル信号で決定される個
数の単位電気量生成部を、前記第１〜第Ｐの期間それぞ
れにおいて前記第１〜第Ｐの選択スタート位置から前記
所定の順序にそって選択し、前記アナログ信号生成部
は、前記第１〜第Ｐの期間それぞれにおいて前記出力部
より得られる電気量を平均した量に基づき前記アナログ
信号を出力している。
【００２５】さらに、請求項４記載のＤ／Ａコンバータ
において、前記ディジタル信号はＮ（≧２）ビットのデ
ィジタル信号を含み、前記複数の単位電気量生成部はＬ
（≧３）個の単位電気量生成部を含み、前記スタート位
置決定部は、前記クロック信号に同期して前記所定の順
序にそって変位個数Ａ（＜Ｌ）個ずつずらせながら前記
第１〜第Ｐの選択スタート位置を決定する。
において、前記ディジタル信号はＮ（≧２）ビットのデ
ィジタル信号を含み、前記複数の単位電気量生成部はＬ
（≧３）個の単位電気量生成部を含み、前記スタート位
置決定部は、前記クロック信号に同期して前記所定の順
序にそって変位個数Ａ（＜Ｌ）個ずつずらせながら前記
第１〜第Ｐの選択スタート位置を決定する。
【００２６】また、請求項５記載のＤ／Ａコンバータに
おいて、前記ディジタル信号のビット数Ｎと前記単位電
気量生成部の個数Ｌとは｛Ｌ＞２N−１｝の関係にあ
る。
おいて、前記ディジタル信号のビット数Ｎと前記単位電
気量生成部の個数Ｌとは｛Ｌ＞２N−１｝の関係にあ
る。
【００２７】また、請求項６記載のＤ／Ａコンバータに
おいて、前記単位電気量生成部の個数Ｌと前記変位個数
Ａとは互いに素の関係にある。
おいて、前記単位電気量生成部の個数Ｌと前記変位個数
Ａとは互いに素の関係にある。
【００２８】また、請求項７記載のＤ／Ａコンバータに
おいて、前記ディジタル信号のビット数Ｎと前記単位電
気量生成部の個数Ｌとは｛Ｌ＝２N｝の関係にある。
おいて、前記ディジタル信号のビット数Ｎと前記単位電
気量生成部の個数Ｌとは｛Ｌ＝２N｝の関係にある。
【００２９】請求項８記載のＤ／Ａコンバータにおい
て、前記複数の単位電気量生成部は選択状態時に所定の
定電流を前記出力部に供給する複数の電流源を含み、前
記アナログ信号出力部は前記出力部より得られる電流を
電圧に変換する電流・電圧変換部を含み、変換された電
圧が前記アナログ信号として規定される。
て、前記複数の単位電気量生成部は選択状態時に所定の
定電流を前記出力部に供給する複数の電流源を含み、前
記アナログ信号出力部は前記出力部より得られる電流を
電圧に変換する電流・電圧変換部を含み、変換された電
圧が前記アナログ信号として規定される。
【００３０】請求項９のＤ／Ａコンバータにおいて、前
記複数の単位電気量生成部は、各々が選択状態時に第１
の電圧、非選択状態時に第２の電圧を一方電極に受ける
複数のキャパシタを含み、前記複数のキャパシタの他方
電極は共通に前記出力部に接続され、前記アナログ信号
出力部は前記出力部に接続された信号線を含み、前記信
号線上に前記出力部より得られる電圧が前記アナログ信
号として規定される。
記複数の単位電気量生成部は、各々が選択状態時に第１
の電圧、非選択状態時に第２の電圧を一方電極に受ける
複数のキャパシタを含み、前記複数のキャパシタの他方
電極は共通に前記出力部に接続され、前記アナログ信号
出力部は前記出力部に接続された信号線を含み、前記信
号線上に前記出力部より得られる電圧が前記アナログ信
号として規定される。
【００３１】この発明に係る請求項１０記載のＡ／Ｄコ
ンバータは、アナログ信号をΔΣ変調してＡ／Ｄ変換す
るΔΣ変調部を有する△Σ変換方式であり、前記ΔΣ変
調部は、アナログ入力信号と減算用アナログ信号との差
分をとって差分アナログ信号を出力する減算器と、前記
差分アナログ信号を積分処理する積分器と、前記積分器
の出力を量子化して複数ビットのディジタル信号を出力
する量子化器と、前記ディジタル信号をＤ／Ａ変換して
前記減算用アナログ信号を出力する複数ビット用の内部
Ｄ／Ａコンバータとを備え、前記内部Ｄ／Ａコンバータ
を請求項１記載のＤ／Ａコンバータで構成している。
ンバータは、アナログ信号をΔΣ変調してＡ／Ｄ変換す
るΔΣ変調部を有する△Σ変換方式であり、前記ΔΣ変
調部は、アナログ入力信号と減算用アナログ信号との差
分をとって差分アナログ信号を出力する減算器と、前記
差分アナログ信号を積分処理する積分器と、前記積分器
の出力を量子化して複数ビットのディジタル信号を出力
する量子化器と、前記ディジタル信号をＤ／Ａ変換して
前記減算用アナログ信号を出力する複数ビット用の内部
Ｄ／Ａコンバータとを備え、前記内部Ｄ／Ａコンバータ
を請求項１記載のＤ／Ａコンバータで構成している。
【００３２】この発明に係る請求項１１記載のＤ／Ａコ
ンバータは、複数ビットのディジタル信号をΔΣ変調で
変換してΔΣ変調済みディジタル信号を出力するΔΣ変
調部と、ΔΣ変調済みディジタル信号をＤ／Ａ変換して
アナログ信号を出力する複数ビット用の内部Ｄ／Ａコン
バータとを備え、前記内部Ｄ／Ａコンバータを請求項１
記載のＤ／Ａコンバータで構成している。
ンバータは、複数ビットのディジタル信号をΔΣ変調で
変換してΔΣ変調済みディジタル信号を出力するΔΣ変
調部と、ΔΣ変調済みディジタル信号をＤ／Ａ変換して
アナログ信号を出力する複数ビット用の内部Ｄ／Ａコン
バータとを備え、前記内部Ｄ／Ａコンバータを請求項１
記載のＤ／Ａコンバータで構成している。
【００３３】
＜実施の形態１＞図１はこの発明の実施の形態１である
Ｎ（Ｎ≧２）ビットＤ／Ａコンバータの構成を示す説明
図である。同図に示すように、一端が電源Ｖccに接続さ
れた単位電流源ＩＳ１〜ＩＳＭのそれぞれの他端がスイ
ッチＳ１〜ＳＭの一端に接続される。なお、Ｍは必要電
流源数であり、Ｍ＝２N−１となる。
Ｎ（Ｎ≧２）ビットＤ／Ａコンバータの構成を示す説明
図である。同図に示すように、一端が電源Ｖccに接続さ
れた単位電流源ＩＳ１〜ＩＳＭのそれぞれの他端がスイ
ッチＳ１〜ＳＭの一端に接続される。なお、Ｍは必要電
流源数であり、Ｍ＝２N−１となる。
【００３４】そして、スイッチＳ１〜ＳＭの他端が共通
にノードＮ１に接続される。なお、ＮビットＤ／Ａコン
バータには、また、各電流源ＩＳ１〜ＩＳＭが供給する
電流Ｉ１〜ＩＭの電流量はほぼ同一のＩＥになるように
設定される。
にノードＮ１に接続される。なお、ＮビットＤ／Ａコン
バータには、また、各電流源ＩＳ１〜ＩＳＭが供給する
電流Ｉ１〜ＩＭの電流量はほぼ同一のＩＥになるように
設定される。
【００３５】スイッチ制御回路１は、ディジタル信号Ｄ
ＩＧに基づき制御信号ＳＣをスイッチＳ１〜ＳＭに出力
し、スイッチＳ１〜ＳＭのうちディジタル信号ＤＩＧに
応じた個数のスイッチをスタート位置決定回路３で決定
されるスイッチから昇順（“１”からＭにかけて，Ｍの
次は“１”）にオン状態にし、他のスイッチをオフ状態
とする。
ＩＧに基づき制御信号ＳＣをスイッチＳ１〜ＳＭに出力
し、スイッチＳ１〜ＳＭのうちディジタル信号ＤＩＧに
応じた個数のスイッチをスタート位置決定回路３で決定
されるスイッチから昇順（“１”からＭにかけて，Ｍの
次は“１”）にオン状態にし、他のスイッチをオフ状態
とする。
【００３６】スタート位置決定回路３は、ディジタル信
号ＤＩＧの入力タイミングを指示するクロック信号ＣＬ
Ｋに基づき、クロック信号ＣＬＫの１サイクル中に取り
込まれるディジタル信号ＤＩＧの入力毎に選択スタート
位置となるスイッチをＳ１，Ｓ３，Ｓ５…という具合に
順次変更して選択スタート位置を決定する。
号ＤＩＧの入力タイミングを指示するクロック信号ＣＬ
Ｋに基づき、クロック信号ＣＬＫの１サイクル中に取り
込まれるディジタル信号ＤＩＧの入力毎に選択スタート
位置となるスイッチをＳ１，Ｓ３，Ｓ５…という具合に
順次変更して選択スタート位置を決定する。
【００３７】例えば、Ｎ＝３（Ｍ＝７）でディジタル信
号ＤＩＧを“０１１”（３）、“０１０”（２）の順で
与え、スタート位置決定回路３がＳ１，Ｓ３の順にスタ
ート位置を決定した場合、まず、図４に示すように、ス
イッチ制御回路１はスイッチＳ１〜Ｓ３をオン状態、ス
イッチＳ４〜Ｓ７をオフ状態とする制御信号ＳＣを出力
し、次に、図５に示すように、スイッチＳ３，Ｓ４をオ
ン状態、スイッチＳ１，Ｓ２，Ｓ５〜Ｓ７をオフ状態と
する制御信号ＳＣを出力する。
号ＤＩＧを“０１１”（３）、“０１０”（２）の順で
与え、スタート位置決定回路３がＳ１，Ｓ３の順にスタ
ート位置を決定した場合、まず、図４に示すように、ス
イッチ制御回路１はスイッチＳ１〜Ｓ３をオン状態、ス
イッチＳ４〜Ｓ７をオフ状態とする制御信号ＳＣを出力
し、次に、図５に示すように、スイッチＳ３，Ｓ４をオ
ン状態、スイッチＳ１，Ｓ２，Ｓ５〜Ｓ７をオフ状態と
する制御信号ＳＣを出力する。
【００３８】図２はスタート位置決定回路３の内部構成
を示すブロック図である。同図に示すように、スタート
位置決定回路３は第１加算部６、第２加算部７及びラッ
チ部８から構成される。
を示すブロック図である。同図に示すように、スタート
位置決定回路３は第１加算部６、第２加算部７及びラッ
チ部８から構成される。
【００３９】第１加算部６は変位データＩＤ（Ｊ（≦
Ｎ）ビット）とラッチ部８でラッチされた前回のスター
ト位置を示すＮビットのラッチデータＬＤのうち下位Ｊ
ビットからなる部分ラッチデータＬＤ１との加算処理を
行い、そのＪビット加算結果ＯＵＴ１とキャリー出力Ｃ
ＯＵＴを出力する。
Ｎ）ビット）とラッチ部８でラッチされた前回のスター
ト位置を示すＮビットのラッチデータＬＤのうち下位Ｊ
ビットからなる部分ラッチデータＬＤ１との加算処理を
行い、そのＪビット加算結果ＯＵＴ１とキャリー出力Ｃ
ＯＵＴを出力する。
【００４０】第２加算部７は第１加算部６からのキャリ
ー出力ＣＯＵＴとラッチデータＬＤのうち上位（Ｎ−
Ｊ）ビットの部分ラッチデータとの加算処理を行い、
（Ｎ−Ｊ）ビットの加算結果ＯＵＴ２を出力する。
ー出力ＣＯＵＴとラッチデータＬＤのうち上位（Ｎ−
Ｊ）ビットの部分ラッチデータとの加算処理を行い、
（Ｎ−Ｊ）ビットの加算結果ＯＵＴ２を出力する。
【００４１】ゼロ調整回路１８は加算結果ＯＵＴ２を上
位、加算結果ＯＵＴ１を下位として加算結果｛ＯＵＴ１
＋ＯＵＴ２｝がオールゼロ以外のときは、そのまま加算
出力ＯＵＴ１８として出力し、オールゼロのときは下位
Ｊビットを変位データＩＤ、上位ビットを“０”とした
値を加算出力ＯＵＴ１８して出力する。
位、加算結果ＯＵＴ１を下位として加算結果｛ＯＵＴ１
＋ＯＵＴ２｝がオールゼロ以外のときは、そのまま加算
出力ＯＵＴ１８として出力し、オールゼロのときは下位
Ｊビットを変位データＩＤ、上位ビットを“０”とした
値を加算出力ＯＵＴ１８して出力する。
【００４２】ラッチ部８は、フリップフロップ等から構
成され、クロック信号ＣＬＫによるタイミング制御で、
ゼロ調整回路１８の加算結果ＯＵＴ１８を新たなＮビッ
トのラッチデータＬＤとして格納する。また、ラッチ部
８はリセット時に初期値として“１”が設定される。し
たがって、ラッチデータＬＤはオールゼロを除くＭ種類
存在することになり、Ｍ種類のラッチデータＬＤとＭ個
の電流源ＩＳとを１対１に対応させることにより、電流
源ＩＳの選択スタート位置をラッチデータＬＤによって
規定することができる。
成され、クロック信号ＣＬＫによるタイミング制御で、
ゼロ調整回路１８の加算結果ＯＵＴ１８を新たなＮビッ
トのラッチデータＬＤとして格納する。また、ラッチ部
８はリセット時に初期値として“１”が設定される。し
たがって、ラッチデータＬＤはオールゼロを除くＭ種類
存在することになり、Ｍ種類のラッチデータＬＤとＭ個
の電流源ＩＳとを１対１に対応させることにより、電流
源ＩＳの選択スタート位置をラッチデータＬＤによって
規定することができる。
【００４３】図３は、Ｎ＝３、Ｊ＝２である場合の図２
における第１加算部６及び第２加算部７の具体的構成を
示す回路図である。同図に示すように、第１加算部６は
半加算器３１と全加算器３２とから構成され、半加算器
３１はＡ入力に最下位ビットの変位データＩＤ（Ｂ０）
を受け、Ｂ入力に最下位ビットの部分ラッチデータＬＤ
１（Ｂ０）を受け、加算出力Ｓより最下位ビットの加算
結果ＯＵＴ１（Ｂ０）を出力し、キャリー出力を全加算
器３２のキャリー入力ＣＩに与える。
における第１加算部６及び第２加算部７の具体的構成を
示す回路図である。同図に示すように、第１加算部６は
半加算器３１と全加算器３２とから構成され、半加算器
３１はＡ入力に最下位ビットの変位データＩＤ（Ｂ０）
を受け、Ｂ入力に最下位ビットの部分ラッチデータＬＤ
１（Ｂ０）を受け、加算出力Ｓより最下位ビットの加算
結果ＯＵＴ１（Ｂ０）を出力し、キャリー出力を全加算
器３２のキャリー入力ＣＩに与える。
【００４４】全加算器３２はＡ入力に第１ビットの変位
データＩＤ（Ｂ１）を受け、Ｂ入力に第１ビットの部分
ラッチデータＬＤ１（Ｂ１）を受け、加算出力Ｓより第
１ビットの加算結果ＯＵＴ１（Ｂ１）を出力し、キャリ
ー出力ＣＯＵＴを第２加算部７に出力する。
データＩＤ（Ｂ１）を受け、Ｂ入力に第１ビットの部分
ラッチデータＬＤ１（Ｂ１）を受け、加算出力Ｓより第
１ビットの加算結果ＯＵＴ１（Ｂ１）を出力し、キャリ
ー出力ＣＯＵＴを第２加算部７に出力する。
【００４５】第２加算部７は半加算器３３によって構成
され、半加算器３３はＡ入力に全加算器３２のキャリー
出力ＣＯＵＴを受け、Ｂ入力に最上位ビットの部分ラッ
チデータＬＤ２（Ｂ２）を受け、加算出力Ｓより最上位
ビットの加算結果ＯＵＴ２（Ｂ２）を出力する。
され、半加算器３３はＡ入力に全加算器３２のキャリー
出力ＣＯＵＴを受け、Ｂ入力に最上位ビットの部分ラッ
チデータＬＤ２（Ｂ２）を受け、加算出力Ｓより最上位
ビットの加算結果ＯＵＴ２（Ｂ２）を出力する。
【００４６】上記した構成の図２及び図３で示す構成の
スタート位置決定回路３において、３ビットのラッチデ
ータＬＤの“００１”〜“１１１”それぞれに電流源Ｉ
Ｓ１〜ＩＳ７を対応させることにより、１回目の選択ス
タート位置は電流源ＩＳ１（スイッチＳ１をオンさせ
る）で、２回目のスタート位置が電流源ＩＳ４となり、
以降、ＩＳ７，ＩＳ２，ＩＳ５，ＩＳ３，ＩＳ６，ＩＳ
１…の順に電流源ＩＳの選択スタート位置を決定するこ
とができる。
スタート位置決定回路３において、３ビットのラッチデ
ータＬＤの“００１”〜“１１１”それぞれに電流源Ｉ
Ｓ１〜ＩＳ７を対応させることにより、１回目の選択ス
タート位置は電流源ＩＳ１（スイッチＳ１をオンさせ
る）で、２回目のスタート位置が電流源ＩＳ４となり、
以降、ＩＳ７，ＩＳ２，ＩＳ５，ＩＳ３，ＩＳ６，ＩＳ
１…の順に電流源ＩＳの選択スタート位置を決定するこ
とができる。
【００４７】なお、第１加算部６は初段を除き全加算器
で構成する必要があるが、第２加算部７は変位データＩ
Ｄを入力することなく前段のキャリー出力を次段の加算
入力に接続することにより半加算器のみで構成すること
ができ、第１加算部６に比べて簡単な回路構成で実現で
きる。
で構成する必要があるが、第２加算部７は変位データＩ
Ｄを入力することなく前段のキャリー出力を次段の加算
入力に接続することにより半加算器のみで構成すること
ができ、第１加算部６に比べて簡単な回路構成で実現で
きる。
【００４８】このように、スタート位置決定回路３は、
基本的に変位データＩＤを加算しながらＭ通りの出力値
を採るように構成するように、Ｎビット用の加算器とラ
ッチ部と簡単な論理回路（ゼロ調整回路１８）とからな
る比較的簡単な回路構成で実現することができる。
基本的に変位データＩＤを加算しながらＭ通りの出力値
を採るように構成するように、Ｎビット用の加算器とラ
ッチ部と簡単な論理回路（ゼロ調整回路１８）とからな
る比較的簡単な回路構成で実現することができる。
【００４９】図１に戻って、ノードＮ１より得られる電
流が出力電流ＩoutとしてＩ−Ｖ変換器２に与えられ
る。このとき、図４の例では出力電流Ｉout＝３・ＩＥ
となり、図５の例では出力電流Ｉout＝２・ＩＥとな
る。そして、Ｉ−Ｖ変換器２は出力電流Ｉoutを電流／
電圧変換してアナログ信号である出力電圧Ｖoutを出力
する。
流が出力電流ＩoutとしてＩ−Ｖ変換器２に与えられ
る。このとき、図４の例では出力電流Ｉout＝３・ＩＥ
となり、図５の例では出力電流Ｉout＝２・ＩＥとな
る。そして、Ｉ−Ｖ変換器２は出力電流Ｉoutを電流／
電圧変換してアナログ信号である出力電圧Ｖoutを出力
する。
【００５０】このように、実施の形態１のＮビットＤ／
Ａコンバータは、入力ディジタルデータ（ＤＩＧ）に応
じて、ディジタル信号ＤＩＧのサンプリング毎にスター
ト位置決定回路３で決定される選択スタート位置の電流
源からディジタル信号ＤＩＧによって決定される個数数
の電流源を選択することにより、ディジタルデータＤＩ
Ｇをアナログ信号（出力電圧Ｖout）に変換している。
Ａコンバータは、入力ディジタルデータ（ＤＩＧ）に応
じて、ディジタル信号ＤＩＧのサンプリング毎にスター
ト位置決定回路３で決定される選択スタート位置の電流
源からディジタル信号ＤＩＧによって決定される個数数
の電流源を選択することにより、ディジタルデータＤＩ
Ｇをアナログ信号（出力電圧Ｖout）に変換している。
【００５１】したがって、ディジタル信号ＤＩＧの値が
同一の場合でも選択される電流源の組合せが増え、ディ
ジタル信号ＤＩＧの値に関係なく電流源ＩＳ１〜ＩＳＭ
を片寄りなく選択することができ、Ｄ／Ａコンバータの
アナログ出力に電流源個々の特性差があらわれにくくな
り、ディジタル入力に対するアナログ出力の直線性の劣
化を有効に抑えることができる。
同一の場合でも選択される電流源の組合せが増え、ディ
ジタル信号ＤＩＧの値に関係なく電流源ＩＳ１〜ＩＳＭ
を片寄りなく選択することができ、Ｄ／Ａコンバータの
アナログ出力に電流源個々の特性差があらわれにくくな
り、ディジタル入力に対するアナログ出力の直線性の劣
化を有効に抑えることができる。
【００５２】＜実施の形態２＞実施の形態１ではスター
ト位置決定回路３により決定される選択スタート位置は
サンプリング毎に変更されることのみ示したが、電流源
ＩＳ１〜ＩＳ７をできるだけ片寄りなく選択するように
スタート位置を変更するようにしたのが実施の形態２で
ある。したがって、実施の形態２のＤ／Ａコンバータ
は、スタート位置決定回路３による選択スタート位置の
決定方法を下記のように行う以外は図１で示した実施の
形態１と同様の全体構成を採る。
ト位置決定回路３により決定される選択スタート位置は
サンプリング毎に変更されることのみ示したが、電流源
ＩＳ１〜ＩＳ７をできるだけ片寄りなく選択するように
スタート位置を変更するようにしたのが実施の形態２で
ある。したがって、実施の形態２のＤ／Ａコンバータ
は、スタート位置決定回路３による選択スタート位置の
決定方法を下記のように行う以外は図１で示した実施の
形態１と同様の全体構成を採る。
【００５３】スタート位置決定回路３は、ＮビットのＤ
／Ａコンバータにおいて電流源の個数Ｍ（＝２N−１）
とＡとが互いに素で、かつＭ＞Ａなる正数Ａを見いだ
し、変位個数Ａずつ選択スタート位置をずらせて決定す
る。
／Ａコンバータにおいて電流源の個数Ｍ（＝２N−１）
とＡとが互いに素で、かつＭ＞Ａなる正数Ａを見いだ
し、変位個数Ａずつ選択スタート位置をずらせて決定す
る。
【００５４】例えば、Ｎ＝３、すなわちＭ＝７のとき、
Ａ＝５（７と５とは互いに素）を選択すると、１回目の
スタート位置は電流源ＩＳ１（スイッチＳ１をオンにす
る）で、２回目のスタート位置が電流源ＩＳ６となり、
以降、ＩＳ４，ＩＳ２，ＩＳ７，ＩＳ５，ＩＳ３，ＩＳ
１，ＩＳ６，…と比較的大きくずらせながら片寄りが全
くないように全ての電流源ＩＳを選択スタート位置とし
て選択することができる。
Ａ＝５（７と５とは互いに素）を選択すると、１回目の
スタート位置は電流源ＩＳ１（スイッチＳ１をオンにす
る）で、２回目のスタート位置が電流源ＩＳ６となり、
以降、ＩＳ４，ＩＳ２，ＩＳ７，ＩＳ５，ＩＳ３，ＩＳ
１，ＩＳ６，…と比較的大きくずらせながら片寄りが全
くないように全ての電流源ＩＳを選択スタート位置とし
て選択することができる。
【００５５】このとき、１回目のサンプリングでディジ
タル信号ＤＩＧ“０１１”（３）を取り込むと、図６に
示すように、電流源ＩＳ１〜ＩＳ３が選択され、２回目
のサンプリングでディジタル信号ＤＩＧ“０１０”
（２）を取り込むと、図７に示すように、電流源ＩＳ
６，ＩＳ７が選択される。
タル信号ＤＩＧ“０１１”（３）を取り込むと、図６に
示すように、電流源ＩＳ１〜ＩＳ３が選択され、２回目
のサンプリングでディジタル信号ＤＩＧ“０１０”
（２）を取り込むと、図７に示すように、電流源ＩＳ
６，ＩＳ７が選択される。
【００５６】このように、実施の形態２のＤ／Ａコンバ
ータにおけるスタート位置決定回路３は、電流源の個数
と素の関係にある変位個数ずつずらして選択スタート位
置を決定することにより、Ｍ個のスタート位置の自由度
ができ、ディジタル信号ＤＩＧの値に対応して選択され
る電流源の組合せを最大限に増加させることができ、そ
の結果、Ｄ／Ａコンバータのアナログ出力に個々の電流
源の特性差がより一層あらわれにくくなり、ディジタル
入力に対するアナログ出力の直線性を向上させることが
できる。
ータにおけるスタート位置決定回路３は、電流源の個数
と素の関係にある変位個数ずつずらして選択スタート位
置を決定することにより、Ｍ個のスタート位置の自由度
ができ、ディジタル信号ＤＩＧの値に対応して選択され
る電流源の組合せを最大限に増加させることができ、そ
の結果、Ｄ／Ａコンバータのアナログ出力に個々の電流
源の特性差がより一層あらわれにくくなり、ディジタル
入力に対するアナログ出力の直線性を向上させることが
できる。
【００５７】＜実施の形態３＞図８はこの発明の実施の
形態３であるＮ（Ｎ≧２）ビットＤ／Ａコンバータの構
成を示す説明図である。同図に示すように、一端が電源
Ｖccに接続された単位電流源ＩＳ１〜ＩＳ（Ｍ＋Ｋ）の
それぞれの他端がスイッチＳ１〜Ｓ（Ｍ＋Ｋ）の一端に
接続される。なお、Ｍは必要電流源数であり、Ｍ＝２N
−１となり、Ｋは余剰電流源数である。
形態３であるＮ（Ｎ≧２）ビットＤ／Ａコンバータの構
成を示す説明図である。同図に示すように、一端が電源
Ｖccに接続された単位電流源ＩＳ１〜ＩＳ（Ｍ＋Ｋ）の
それぞれの他端がスイッチＳ１〜Ｓ（Ｍ＋Ｋ）の一端に
接続される。なお、Ｍは必要電流源数であり、Ｍ＝２N
−１となり、Ｋは余剰電流源数である。
【００５８】そして、スイッチＳ１〜Ｓ（Ｍ＋Ｋ）の他
端が共通にノードＮ１に接続される。なお、ＮビットＤ
／Ａコンバータには、また、各電流源ＩＳ１〜ＩＳ（Ｍ
＋Ｋ）が供給する電流Ｉ１〜ＩＭの電流量はほぼ同一の
ＩＥになるように設定される。
端が共通にノードＮ１に接続される。なお、ＮビットＤ
／Ａコンバータには、また、各電流源ＩＳ１〜ＩＳ（Ｍ
＋Ｋ）が供給する電流Ｉ１〜ＩＭの電流量はほぼ同一の
ＩＥになるように設定される。
【００５９】スイッチ制御回路１Ａは、ディジタル信号
ＤＩＧに基づき制御信号ＳＣをスイッチＳ１〜Ｓ（Ｍ＋
Ｋ）に出力し、スイッチＳ１〜Ｓ（Ｍ＋Ｋ）のうちディ
ジタル信号ＤＩＧに応じた個数のスイッチをスタート位
置決定回路３Ａで決定されるスイッチから昇順にオン状
態にし、他のスイッチをオフ状態とする。
ＤＩＧに基づき制御信号ＳＣをスイッチＳ１〜Ｓ（Ｍ＋
Ｋ）に出力し、スイッチＳ１〜Ｓ（Ｍ＋Ｋ）のうちディ
ジタル信号ＤＩＧに応じた個数のスイッチをスタート位
置決定回路３Ａで決定されるスイッチから昇順にオン状
態にし、他のスイッチをオフ状態とする。
【００６０】スタート位置決定回路３Ａは、ディジタル
信号ＤＩＧの入力タイミングを指示するクロック信号Ｃ
ＬＫに基づき、ディジタル信号ＤＩＧの入力毎にスター
トスイッチをＳ１，Ｓ３，Ｓ５…という具合に順次変更
して選択スタート位置を決定する。
信号ＤＩＧの入力タイミングを指示するクロック信号Ｃ
ＬＫに基づき、ディジタル信号ＤＩＧの入力毎にスター
トスイッチをＳ１，Ｓ３，Ｓ５…という具合に順次変更
して選択スタート位置を決定する。
【００６１】例えば、ディジタル信号ＤＩＧを“０１
１”（３）、“０１０”（２）の順で与え、スタート位
置決定回路３ＡがＳ１，Ｓ（Ｍ＋１）の順に選択スター
ト位置を決定した場合、まず、図９に示すように、スイ
ッチ制御回路１ＡはスイッチＳ１〜Ｓ３をオン状態、ス
イッチＳ４〜Ｓ（Ｍ＋Ｋ）をオフ状態とする制御信号Ｓ
Ｃを出力し、次に、図１０に示すように、スイッチＳ
（Ｍ＋１），Ｓ（Ｍ＋２）をオン状態、スイッチＳ１〜
ＳＭ，Ｓ（Ｍ＋３）〜Ｓ（Ｍ＋Ｋ）をオフ状態とする制
御信号ＳＣを出力する。
１”（３）、“０１０”（２）の順で与え、スタート位
置決定回路３ＡがＳ１，Ｓ（Ｍ＋１）の順に選択スター
ト位置を決定した場合、まず、図９に示すように、スイ
ッチ制御回路１ＡはスイッチＳ１〜Ｓ３をオン状態、ス
イッチＳ４〜Ｓ（Ｍ＋Ｋ）をオフ状態とする制御信号Ｓ
Ｃを出力し、次に、図１０に示すように、スイッチＳ
（Ｍ＋１），Ｓ（Ｍ＋２）をオン状態、スイッチＳ１〜
ＳＭ，Ｓ（Ｍ＋３）〜Ｓ（Ｍ＋Ｋ）をオフ状態とする制
御信号ＳＣを出力する。
【００６２】ノードＮ１より得られる電流が出力電流Ｉ
outとしてＩ−Ｖ変換器２に与えられる。このとき、図
９の例では出力電流Ｉout＝３・ＩＥとなり、図１０の
例では出力電流Ｉout＝２・ＩＥとなる。そして、Ｉ−
Ｖ変換器２が出力電流Ｉoutを電流／電圧変換してアナ
ログ信号である出力電圧Ｖoutを出力する。
outとしてＩ−Ｖ変換器２に与えられる。このとき、図
９の例では出力電流Ｉout＝３・ＩＥとなり、図１０の
例では出力電流Ｉout＝２・ＩＥとなる。そして、Ｉ−
Ｖ変換器２が出力電流Ｉoutを電流／電圧変換してアナ
ログ信号である出力電圧Ｖoutを出力する。
【００６３】このように、実施の形態３のＮビットＤ／
Ａコンバータは、入力ディジタルデータ（ＤＩＧ）に応
じて、ディジタル信号ＤＩＧのサンプリング毎にスター
ト位置決定回路３Ａで決定される選択スタート位置の電
流源から、ディジタル信号ＤＩＧで決定される個数の電
流源を有効にすることにより、ディジタルデータＤＩＧ
をアナログ信号（出力電圧Ｖout）に変換している。
Ａコンバータは、入力ディジタルデータ（ＤＩＧ）に応
じて、ディジタル信号ＤＩＧのサンプリング毎にスター
ト位置決定回路３Ａで決定される選択スタート位置の電
流源から、ディジタル信号ＤＩＧで決定される個数の電
流源を有効にすることにより、ディジタルデータＤＩＧ
をアナログ信号（出力電圧Ｖout）に変換している。
【００６４】したがって、ディジタル信号ＤＩＧの値が
同一の場合でも選択される電流源の組合せがより一層増
え、ディジタル信号ＤＩＧの値に関係なく電流源ＩＳ１
〜ＩＳ（Ｍ＋Ｋ）を片寄りなく選択することができ、Ｄ
／Ａコンバータのアナログ出力に電流源個々の特性差が
あらわれにくくなり、ディジタル入力に対するアナログ
出力の直線性の劣化を有効に抑えることができる。
同一の場合でも選択される電流源の組合せがより一層増
え、ディジタル信号ＤＩＧの値に関係なく電流源ＩＳ１
〜ＩＳ（Ｍ＋Ｋ）を片寄りなく選択することができ、Ｄ
／Ａコンバータのアナログ出力に電流源個々の特性差が
あらわれにくくなり、ディジタル入力に対するアナログ
出力の直線性の劣化を有効に抑えることができる。
【００６５】さらに、実施の形態３のＤ／Ａコンバータ
は、Ｋ個の余剰電流源を用意し、実施の形態１に比べ選
択スタート位置の自由度を増やすことにより、Ｄ／Ａコ
ンバータのアナログ出力に電流源個々の特性差がより一
層あらわれにくくなり、実施の形態１以上に直線性の劣
化を効果的に改善することができる。
は、Ｋ個の余剰電流源を用意し、実施の形態１に比べ選
択スタート位置の自由度を増やすことにより、Ｄ／Ａコ
ンバータのアナログ出力に電流源個々の特性差がより一
層あらわれにくくなり、実施の形態１以上に直線性の劣
化を効果的に改善することができる。
【００６６】＜実施の形態４＞実施の形態３ではスター
ト位置決定回路３Ａにより決定される選択スタート位置
はサンプリング毎に変更されることのみ示したが、電流
源ＩＳ１〜ＩＳ（Ｍ＋Ｋ）をできるだけ片寄りなく選択
するように選択スタート位置を変更するようにしたのが
実施の形態４である。したがって、実施の形態４のＤ／
Ａコンバータは、スタート位置決定回路３Ａによるスタ
ート位置の決定方法を下記のように行う以外は図８で示
した実施の形態３と同様の全体構成を採る。
ト位置決定回路３Ａにより決定される選択スタート位置
はサンプリング毎に変更されることのみ示したが、電流
源ＩＳ１〜ＩＳ（Ｍ＋Ｋ）をできるだけ片寄りなく選択
するように選択スタート位置を変更するようにしたのが
実施の形態４である。したがって、実施の形態４のＤ／
Ａコンバータは、スタート位置決定回路３Ａによるスタ
ート位置の決定方法を下記のように行う以外は図８で示
した実施の形態３と同様の全体構成を採る。
【００６７】スタート位置決定回路３Ａは、Ｎビットの
Ｄ／Ａコンバータにおいて電流源の個数（Ｍ＋Ｋ）とＡ
とが互いに素で、かつＭ＞Ａなる正数Ａを見いだし、変
位個数Ａずつずらせて選択スタート位置を決定する。
Ｄ／Ａコンバータにおいて電流源の個数（Ｍ＋Ｋ）とＡ
とが互いに素で、かつＭ＞Ａなる正数Ａを見いだし、変
位個数Ａずつずらせて選択スタート位置を決定する。
【００６８】例えば、Ｎ＝３（すなわちＭ＝７）でＫ＝
６のとき、Ａ＝８（１３（Ｍ＋Ｋ））と８とは互いに
素）を選択すると、１回目のスタート位置は電流源ＩＳ
１（スイッチＳ１をオン）で、２回目のスタート位置が
電流源ＩＳ９となり、以降、ＩＳ４，ＩＳ１２，ＩＳ
７，ＩＳ２，ＩＳ１０，ＩＳ５，ＩＳ１３，ＩＳ８，Ｉ
Ｓ３，ＩＳ１１，ＩＳ５…と比較的大きくずらせながら
片寄りが全くないように全ての電流源ＩＳを選択するこ
とができる。
６のとき、Ａ＝８（１３（Ｍ＋Ｋ））と８とは互いに
素）を選択すると、１回目のスタート位置は電流源ＩＳ
１（スイッチＳ１をオン）で、２回目のスタート位置が
電流源ＩＳ９となり、以降、ＩＳ４，ＩＳ１２，ＩＳ
７，ＩＳ２，ＩＳ１０，ＩＳ５，ＩＳ１３，ＩＳ８，Ｉ
Ｓ３，ＩＳ１１，ＩＳ５…と比較的大きくずらせながら
片寄りが全くないように全ての電流源ＩＳを選択するこ
とができる。
【００６９】このとき、１回目のサンプリングでディジ
タル信号ＤＩＧ“０１１”（３）を取り込むと、図１１
に示すように、電流源ＩＳ１〜ＩＳ３が選択され、２回
目のサンプリングでディジタル信号ＤＩＧ“０１０”
（２）を取り込むと、図１２に示すように、電流源ＩＳ
９，ＩＳ１０が選択される。
タル信号ＤＩＧ“０１１”（３）を取り込むと、図１１
に示すように、電流源ＩＳ１〜ＩＳ３が選択され、２回
目のサンプリングでディジタル信号ＤＩＧ“０１０”
（２）を取り込むと、図１２に示すように、電流源ＩＳ
９，ＩＳ１０が選択される。
【００７０】このように、実施の形態４のＤ／Ａコンバ
ータにおけるスタート位置決定回路３Ａは、電流源の個
数（Ｍ＋Ｋ）と素の関係にある変位個数ずつずらして選
択スタート位置を決定することにより、余剰電流源の個
数を加味した（Ｍ＋Ｋ）個のスタート位置の自由度がで
き、ディジタル信号ＤＩＧの値に対応して選択される電
流源の組合せを最大限に増加させることができ、その結
果、Ｄ／Ａコンバータの出力に個々の電流源の特性差が
より一層あらわれにくくなり、ディジタル入力に対する
アナログ出力の直線性を向上させることができる。
ータにおけるスタート位置決定回路３Ａは、電流源の個
数（Ｍ＋Ｋ）と素の関係にある変位個数ずつずらして選
択スタート位置を決定することにより、余剰電流源の個
数を加味した（Ｍ＋Ｋ）個のスタート位置の自由度がで
き、ディジタル信号ＤＩＧの値に対応して選択される電
流源の組合せを最大限に増加させることができ、その結
果、Ｄ／Ａコンバータの出力に個々の電流源の特性差が
より一層あらわれにくくなり、ディジタル入力に対する
アナログ出力の直線性を向上させることができる。
【００７１】＜実施の形態５＞図１３はこの発明の実施
の形態５であるＮ（Ｎ≧２）ビットＤ／Ａコンバータの
構成を示す説明図である。同図に示すように、一端が電
源Ｖccに接続された単位電流源ＩＳ１〜ＩＳＭのそれぞ
れの他端がスイッチＳ１〜ＳＭの一端に接続される。な
お、Ｍは必要電流源数である。
の形態５であるＮ（Ｎ≧２）ビットＤ／Ａコンバータの
構成を示す説明図である。同図に示すように、一端が電
源Ｖccに接続された単位電流源ＩＳ１〜ＩＳＭのそれぞ
れの他端がスイッチＳ１〜ＳＭの一端に接続される。な
お、Ｍは必要電流源数である。
【００７２】そして、スイッチＳ１〜ＳＭの他端が共通
にノードＮ１に接続される。なお、ＮビットＤ／Ａコン
バータには、また、各電流源ＩＳ１〜ＩＳＭが供給する
電流Ｉ１〜ＩＭの電流量はほぼ同一のＩＥになるように
設定される。
にノードＮ１に接続される。なお、ＮビットＤ／Ａコン
バータには、また、各電流源ＩＳ１〜ＩＳＭが供給する
電流Ｉ１〜ＩＭの電流量はほぼ同一のＩＥになるように
設定される。
【００７３】スイッチ制御回路４は、ディジタル信号Ｄ
ＩＧに基づき制御信号ＳＣをスイッチＳ１〜ＳＭに出力
し、スイッチＳ１〜ＳＭのうちディジタル信号ＤＩＧに
応じた個数のスイッチをスタート位置決定回路３Ｂで決
定されるスイッチから昇順にオン状態にし、他のスイッ
チをオフ状態とする。
ＩＧに基づき制御信号ＳＣをスイッチＳ１〜ＳＭに出力
し、スイッチＳ１〜ＳＭのうちディジタル信号ＤＩＧに
応じた個数のスイッチをスタート位置決定回路３Ｂで決
定されるスイッチから昇順にオン状態にし、他のスイッ
チをオフ状態とする。
【００７４】スタート位置決定回路３Ｂは、内部クロッ
ク発生回路９の内部クロック信号ＩＣＬＫの立ち上がり
エッジをトリガとしてＳ１，Ｓ３，Ｓ５…という具合に
順次変更して選択スタート位置を決定する。内部クロッ
ク発生回路９はディジタル信号ＤＩＧの入力タイミング
を指示するクロック信号ＣＬＫの立ち上がりエッジに同
期して、図１４に示すように、３倍速の内部クロック信
号ＩＣＬＫを発生する。したがって、クロック信号ＣＬ
Ｋの１サイクルの周期が内部クロック信号ＩＣＬＫの３
サイクルの周期Ｔ１〜Ｔ３に分割される。
ク発生回路９の内部クロック信号ＩＣＬＫの立ち上がり
エッジをトリガとしてＳ１，Ｓ３，Ｓ５…という具合に
順次変更して選択スタート位置を決定する。内部クロッ
ク発生回路９はディジタル信号ＤＩＧの入力タイミング
を指示するクロック信号ＣＬＫの立ち上がりエッジに同
期して、図１４に示すように、３倍速の内部クロック信
号ＩＣＬＫを発生する。したがって、クロック信号ＣＬ
Ｋの１サイクルの周期が内部クロック信号ＩＣＬＫの３
サイクルの周期Ｔ１〜Ｔ３に分割される。
【００７５】例えば、Ｎ＝３（Ｍ＝７）でディジタル信
号ＤＩＧを“０１１”（３）で与え、内部クロック信号
ＩＣＬＫに基づきスタート位置決定回路３ＢがＳ１，Ｓ
５，Ｓ３の順にスタート位置を決定した場合、まず、図
１５〜図１７に示すように、期間Ｔ１（図１５）におい
てスイッチ制御回路４はスイッチＳ１〜Ｓ３のみをオン
状態とし、期間Ｔ２（図１６）においてスイッチＳ５〜
Ｓ７のみをオン状態とし、期間Ｔ３（図１７）において
スイッチＳ３〜Ｓ５をオン状態とする制御信号ＳＣを出
力する。
号ＤＩＧを“０１１”（３）で与え、内部クロック信号
ＩＣＬＫに基づきスタート位置決定回路３ＢがＳ１，Ｓ
５，Ｓ３の順にスタート位置を決定した場合、まず、図
１５〜図１７に示すように、期間Ｔ１（図１５）におい
てスイッチ制御回路４はスイッチＳ１〜Ｓ３のみをオン
状態とし、期間Ｔ２（図１６）においてスイッチＳ５〜
Ｓ７のみをオン状態とし、期間Ｔ３（図１７）において
スイッチＳ３〜Ｓ５をオン状態とする制御信号ＳＣを出
力する。
【００７６】そして、期間Ｔ１〜Ｔ３それぞれでノード
Ｎ１より得られる電流が出力電流Ｉout（Ｉout1〜Ｉout
3）としてＩ−Ｖ変換器２に与えられ、Ｉ−Ｖ変換器２
が出力電流Ｉoutを電流／電圧変換して出力電圧Ｖout
（Ｖout1〜Ｖout3）を出力する。
Ｎ１より得られる電流が出力電流Ｉout（Ｉout1〜Ｉout
3）としてＩ−Ｖ変換器２に与えられ、Ｉ−Ｖ変換器２
が出力電流Ｉoutを電流／電圧変換して出力電圧Ｖout
（Ｖout1〜Ｖout3）を出力する。
【００７７】電圧平均化回路５は期間Ｔ１〜Ｔ３それぞ
れで得られた出力電圧Ｖout1〜Ｖout3の平均を求めてア
ナログ信号である平均出力電圧ＭＶoutを出力する。
れで得られた出力電圧Ｖout1〜Ｖout3の平均を求めてア
ナログ信号である平均出力電圧ＭＶoutを出力する。
【００７８】このように、実施の形態５のＮビットＤ／
Ａコンバータは、入力ディジタルデータ（ＤＩＧ）に応
じて、ディジタル信号ＤＩＧのサンプリング毎にスター
ト位置決定回路３Ｂで決定される選択スタート位置の電
流源から、ディジタル信号ＤＩＧに応じた数の電流源
を、１サンプリング期間中に複数種類の組合せで有効に
することにより、ディジタルデータＤＩＧをアナログ信
号（平均出力電圧ＭＶout）に変換している。
Ａコンバータは、入力ディジタルデータ（ＤＩＧ）に応
じて、ディジタル信号ＤＩＧのサンプリング毎にスター
ト位置決定回路３Ｂで決定される選択スタート位置の電
流源から、ディジタル信号ＤＩＧに応じた数の電流源
を、１サンプリング期間中に複数種類の組合せで有効に
することにより、ディジタルデータＤＩＧをアナログ信
号（平均出力電圧ＭＶout）に変換している。
【００７９】これによって、ディジタル信号ＤＩＧの値
に対応して選択される電流源の組合せが大幅に増え、電
流源ＩＳ１〜ＩＳＭが片寄りなく選択されることにな
り、Ｄ／Ａコンバータの出力に個々の電流源の特性差が
あらわれにくくなり、ディジタル入力に対するアナログ
出力の直線性の劣化を有効に抑えることができる。
に対応して選択される電流源の組合せが大幅に増え、電
流源ＩＳ１〜ＩＳＭが片寄りなく選択されることにな
り、Ｄ／Ａコンバータの出力に個々の電流源の特性差が
あらわれにくくなり、ディジタル入力に対するアナログ
出力の直線性の劣化を有効に抑えることができる。
【００８０】さらに、実施の形態５のＤ／Ａコンバータ
は、１回のディジタル信号ＤＩＧのサンプリング期間中
にディジタル信号ＤＩＧに応じた数の電流源を複数種類
の組み合わせで有効にするため、１つのディジタル信号
ＤＩＧに対するＤ／Ａ変換においても電流源を均等に有
効して電流源の特性差をあらわれにくくすることにより
正確なアナログ信号を出力することができる。
は、１回のディジタル信号ＤＩＧのサンプリング期間中
にディジタル信号ＤＩＧに応じた数の電流源を複数種類
の組み合わせで有効にするため、１つのディジタル信号
ＤＩＧに対するＤ／Ａ変換においても電流源を均等に有
効して電流源の特性差をあらわれにくくすることにより
正確なアナログ信号を出力することができる。
【００８１】＜実施の形態６＞実施の形態５ではスター
ト位置決定回路３Ｂにより決定されるスタート位置はサ
ンプリング毎に変更されることのみ示したが、電流源Ｉ
Ｓ１〜ＩＳ７をできるだけ片寄りなく選択するようにス
タート位置を変更するようにしたのが実施の形態６であ
る。したがって、実施の形態６のＤ／Ａコンバータは、
スタート位置決定回路３Ｂによる選択スタート位置の決
定方法を下記のように行う以外は図１３で示した実施の
形態５と同様の全体構成を採る。
ト位置決定回路３Ｂにより決定されるスタート位置はサ
ンプリング毎に変更されることのみ示したが、電流源Ｉ
Ｓ１〜ＩＳ７をできるだけ片寄りなく選択するようにス
タート位置を変更するようにしたのが実施の形態６であ
る。したがって、実施の形態６のＤ／Ａコンバータは、
スタート位置決定回路３Ｂによる選択スタート位置の決
定方法を下記のように行う以外は図１３で示した実施の
形態５と同様の全体構成を採る。
【００８２】スタート位置決定回路３Ｂは、Ｎビットの
Ｄ／Ａコンバータにおいて電流源の個数Ｍ（＝２N−
１）とＡとが互いに素で、かつＭ＞Ａなる正数Ａを見い
だし、変位個数Ａずつずらせて選択スタート位置を決定
する。
Ｄ／Ａコンバータにおいて電流源の個数Ｍ（＝２N−
１）とＡとが互いに素で、かつＭ＞Ａなる正数Ａを見い
だし、変位個数Ａずつずらせて選択スタート位置を決定
する。
【００８３】例えば、Ｎ＝３、すなわちＭ＝７のとき、
Ａ＝５（７と５とは互いに素）を選択すると、１回目の
スタート位置は電流源ＩＳ１（スイッチＳ１をオン）
で、２回目のスタート位置が電流源ＩＳ６となり、以
降、ＩＳ４，ＩＳ２，ＩＳ７，ＩＳ５，ＩＳ３，ＩＳ
１，ＩＳ６，…と比較的大きくずらせながら片寄りが全
くないように選択スタート位置の電流源ＩＳを選択する
ことができる。
Ａ＝５（７と５とは互いに素）を選択すると、１回目の
スタート位置は電流源ＩＳ１（スイッチＳ１をオン）
で、２回目のスタート位置が電流源ＩＳ６となり、以
降、ＩＳ４，ＩＳ２，ＩＳ７，ＩＳ５，ＩＳ３，ＩＳ
１，ＩＳ６，…と比較的大きくずらせながら片寄りが全
くないように選択スタート位置の電流源ＩＳを選択する
ことができる。
【００８４】このとき、１回目のサンプリングでディジ
タル信号ＤＩＧ“０１１”（３）を取り込むと、図１８
〜図２０に示すように、期間Ｔ１（図１８）で電流源Ｉ
Ｓ１〜ＩＳ３が選択され、期間Ｔ２（図１９）で電流源
ＩＳ１，ＤＳ６，ＤＳ７が選択され、期間Ｔ３（図２
０）で電流源ＩＳ４〜ＩＳ６が選択される。
タル信号ＤＩＧ“０１１”（３）を取り込むと、図１８
〜図２０に示すように、期間Ｔ１（図１８）で電流源Ｉ
Ｓ１〜ＩＳ３が選択され、期間Ｔ２（図１９）で電流源
ＩＳ１，ＤＳ６，ＤＳ７が選択され、期間Ｔ３（図２
０）で電流源ＩＳ４〜ＩＳ６が選択される。
【００８５】このように、実施の形態６のＤ／Ａコンバ
ータにおけるスタート位置決定回路３Ｂは、電流源の個
数と素の関係にある個数ずつ選択スタート位置をずらす
ことにより、Ｍ個のスタート位置の自由度ができ、ディ
ジタル信号ＤＩＧの値に対応して選択される電流源の組
合せを最大限に増加させることができ、その結果、Ｄ／
Ａコンバータの出力に個々の電流源の特性差がより一層
あらわれにくくなり、ディジタル入力に対するアナログ
出力の直線性の劣化を最低限に抑えることができる。
ータにおけるスタート位置決定回路３Ｂは、電流源の個
数と素の関係にある個数ずつ選択スタート位置をずらす
ことにより、Ｍ個のスタート位置の自由度ができ、ディ
ジタル信号ＤＩＧの値に対応して選択される電流源の組
合せを最大限に増加させることができ、その結果、Ｄ／
Ａコンバータの出力に個々の電流源の特性差がより一層
あらわれにくくなり、ディジタル入力に対するアナログ
出力の直線性の劣化を最低限に抑えることができる。
【００８６】＜実施の形態７＞図２１はこの発明の実施
の形態７であるＮ（Ｎ≧２）ビットＤ／Ａコンバータの
構成を示す説明図である。同図に示すように、一端が電
源Ｖccに接続された単位電流源ＩＳ１〜ＩＳ（Ｍ＋Ｋ）
のそれぞれの他端がスイッチＳ１〜Ｓ（Ｍ＋Ｋ）の一端
に接続される。なお、Ｍは必要電流源数であり、Ｋは余
剰電流源数である。
の形態７であるＮ（Ｎ≧２）ビットＤ／Ａコンバータの
構成を示す説明図である。同図に示すように、一端が電
源Ｖccに接続された単位電流源ＩＳ１〜ＩＳ（Ｍ＋Ｋ）
のそれぞれの他端がスイッチＳ１〜Ｓ（Ｍ＋Ｋ）の一端
に接続される。なお、Ｍは必要電流源数であり、Ｋは余
剰電流源数である。
【００８７】そして、スイッチＳ１〜Ｓ（Ｍ＋Ｋ）の他
端が共通にノードＮ１に接続される。なお、ＮビットＤ
／Ａコンバータには、また、各電流源ＩＳ１〜ＩＳ（Ｍ
＋Ｋ）が供給する電流Ｉ１〜ＩＭの電流量はほぼ同一の
ＩＥになるように設定される。
端が共通にノードＮ１に接続される。なお、ＮビットＤ
／Ａコンバータには、また、各電流源ＩＳ１〜ＩＳ（Ｍ
＋Ｋ）が供給する電流Ｉ１〜ＩＭの電流量はほぼ同一の
ＩＥになるように設定される。
【００８８】スイッチ制御回路４Ａは、ディジタル信号
ＤＩＧに基づき制御信号ＳＣをスイッチＳ１〜ＳＭに出
力し、スイッチＳ１〜Ｓ（Ｍ＋Ｋ）のうちディジタル信
号ＤＩＧに応じた個数のスイッチをスタート位置決定回
路３Ｂで決定されるスイッチから昇順にオン状態にし、
他のスイッチをオフ状態とする。
ＤＩＧに基づき制御信号ＳＣをスイッチＳ１〜ＳＭに出
力し、スイッチＳ１〜Ｓ（Ｍ＋Ｋ）のうちディジタル信
号ＤＩＧに応じた個数のスイッチをスタート位置決定回
路３Ｂで決定されるスイッチから昇順にオン状態にし、
他のスイッチをオフ状態とする。
【００８９】スタート位置決定回路３Ｂは、内部クロッ
ク発生回路９の内部クロック信号ＩＣＬＫの立ち上がり
エッジをトリガとしてＳ１，Ｓ３，Ｓ５…という具合に
順次変更して選択スタート位置を決定する。内部クロッ
ク発生回路９はディジタル信号ＤＩＧの入力タイミング
を指示するクロック信号ＣＬＫの立ち上がりエッジに同
期して、図１４に示すように、３倍速の内部クロック信
号ＩＣＬＫを発生する。したがって、クロック信号ＣＬ
Ｋの周期が内部クロック信号ＩＣＬＫの周期Ｔ１〜Ｔ３
に分割される。
ク発生回路９の内部クロック信号ＩＣＬＫの立ち上がり
エッジをトリガとしてＳ１，Ｓ３，Ｓ５…という具合に
順次変更して選択スタート位置を決定する。内部クロッ
ク発生回路９はディジタル信号ＤＩＧの入力タイミング
を指示するクロック信号ＣＬＫの立ち上がりエッジに同
期して、図１４に示すように、３倍速の内部クロック信
号ＩＣＬＫを発生する。したがって、クロック信号ＣＬ
Ｋの周期が内部クロック信号ＩＣＬＫの周期Ｔ１〜Ｔ３
に分割される。
【００９０】例えば、Ｎ＝３でディジタル信号ＤＩＧを
“０１１”（３）で与え、内部クロック信号ＩＣＬＫに
基づきスタート位置決定回路３ＢがＳ１，Ｓ（Ｍ＋Ｋ−
１），Ｓ４の順にスタート位置を決定した場合、まず、
図２２〜図２４に示すように、期間Ｔ１（図２２）にお
いてスイッチ制御回路４ＡはスイッチＳ１〜Ｓ３のみを
オン状態とし、期間Ｔ２（図２３）においてスイッチＳ
１，Ｓ（Ｍ＋Ｋ−１），Ｓ（Ｍ＋Ｋ）のみをオン状態と
し、期間Ｔ３（図２４）においてスイッチＳ４〜Ｓ６を
オン状態とする制御信号ＳＣを出力する。
“０１１”（３）で与え、内部クロック信号ＩＣＬＫに
基づきスタート位置決定回路３ＢがＳ１，Ｓ（Ｍ＋Ｋ−
１），Ｓ４の順にスタート位置を決定した場合、まず、
図２２〜図２４に示すように、期間Ｔ１（図２２）にお
いてスイッチ制御回路４ＡはスイッチＳ１〜Ｓ３のみを
オン状態とし、期間Ｔ２（図２３）においてスイッチＳ
１，Ｓ（Ｍ＋Ｋ−１），Ｓ（Ｍ＋Ｋ）のみをオン状態と
し、期間Ｔ３（図２４）においてスイッチＳ４〜Ｓ６を
オン状態とする制御信号ＳＣを出力する。
【００９１】そして、期間Ｔ１〜Ｔ３それぞれでノード
Ｎ１より得られる電流が出力電流Ｉout（Ｉout1〜Ｉout
3）としてＩ−Ｖ変換器２に与えられ、Ｉ−Ｖ変換器２
が出力電流Ｉoutを電流／電圧変換して出力電圧Ｖout
（Ｖout1〜Ｖout3）を出力する。
Ｎ１より得られる電流が出力電流Ｉout（Ｉout1〜Ｉout
3）としてＩ−Ｖ変換器２に与えられ、Ｉ−Ｖ変換器２
が出力電流Ｉoutを電流／電圧変換して出力電圧Ｖout
（Ｖout1〜Ｖout3）を出力する。
【００９２】電圧平均化回路５は期間Ｔ１〜Ｔ３それぞ
れで得られた出力電圧Ｖout1〜Ｖout3の平均を求めてア
ナログ信号である平均出力電圧ＭＶoutを出力する。
れで得られた出力電圧Ｖout1〜Ｖout3の平均を求めてア
ナログ信号である平均出力電圧ＭＶoutを出力する。
【００９３】このように、実施の形態５のＮビットＤ／
Ａコンバータは、入力ディジタルデータ（ＤＩＧ）に応
じて、ディジタル信号ＤＩＧのサンプリング毎にスター
ト位置決定回路３Ｂで決定される選択スタート位置の電
流源から、ディジタル信号ＤＩＧに応じた個数の電流源
を複数種類の組合せで有効にすることにより、ディジタ
ルデータＤＩＧをアナログ信号（平均出力電圧ＭＶou
t）に変換している。
Ａコンバータは、入力ディジタルデータ（ＤＩＧ）に応
じて、ディジタル信号ＤＩＧのサンプリング毎にスター
ト位置決定回路３Ｂで決定される選択スタート位置の電
流源から、ディジタル信号ＤＩＧに応じた個数の電流源
を複数種類の組合せで有効にすることにより、ディジタ
ルデータＤＩＧをアナログ信号（平均出力電圧ＭＶou
t）に変換している。
【００９４】これによって、ディジタル信号ＤＩＧの値
に対応して選択される電流源の組合せが大幅に増え、電
流源ＩＳ１〜ＩＳＭが片寄りなく選択されることにな
り、Ｄ／Ａコンバータの出力に個々の電流源の特性差が
あらわれにくくなり、直線性の劣化を有効に抑えること
ができる。
に対応して選択される電流源の組合せが大幅に増え、電
流源ＩＳ１〜ＩＳＭが片寄りなく選択されることにな
り、Ｄ／Ａコンバータの出力に個々の電流源の特性差が
あらわれにくくなり、直線性の劣化を有効に抑えること
ができる。
【００９５】さらに、実施の形態７のＤ／Ａコンバータ
は、１回のディジタル信号ＤＩＧのサンプリング期間中
に複数種類の組み合わせで電流源を有効にするため、１
つのディジタル信号ＤＩＧに対するＤ／Ａ変換において
も電流源を均等に有効して電流源の特性差があらわれに
くくすることにより正確なアナログ信号を出力すること
ができる。
は、１回のディジタル信号ＤＩＧのサンプリング期間中
に複数種類の組み合わせで電流源を有効にするため、１
つのディジタル信号ＤＩＧに対するＤ／Ａ変換において
も電流源を均等に有効して電流源の特性差があらわれに
くくすることにより正確なアナログ信号を出力すること
ができる。
【００９６】加えて、実施の形態７のＤ／Ａコンバータ
は、Ｋ個の余剰電流源を用意し、実施の形態５に比べ選
択スタート位置の自由度を増やすことにより、実施の形
態５以上にディジタル入力に対するアナログ出力の直線
性の劣化を効果的に改善することができる。
は、Ｋ個の余剰電流源を用意し、実施の形態５に比べ選
択スタート位置の自由度を増やすことにより、実施の形
態５以上にディジタル入力に対するアナログ出力の直線
性の劣化を効果的に改善することができる。
【００９７】＜実施の形態８＞実施の形態７ではスター
ト位置決定回路３Ｂにより決定されるスタート位置は１
サンプリング期間中に複数の組合せに変更されることの
み示したが、電流源ＩＳ１〜ＩＳ（Ｍ＋Ｋ）をできるだ
け片寄りなく選択するようにスタート位置を変更するよ
うにしたのが実施の形態８である。したがって、実施の
形態８のＤ／Ａコンバータは、スタート位置決定回路３
Ｂによる選択スタート位置の決定方法を下記のように行
う以外は図２１で示した実施の形態７と同様の全体構成
を採る。
ト位置決定回路３Ｂにより決定されるスタート位置は１
サンプリング期間中に複数の組合せに変更されることの
み示したが、電流源ＩＳ１〜ＩＳ（Ｍ＋Ｋ）をできるだ
け片寄りなく選択するようにスタート位置を変更するよ
うにしたのが実施の形態８である。したがって、実施の
形態８のＤ／Ａコンバータは、スタート位置決定回路３
Ｂによる選択スタート位置の決定方法を下記のように行
う以外は図２１で示した実施の形態７と同様の全体構成
を採る。
【００９８】スタート位置決定回路３Ｂは、Ｎビットの
Ｄ／Ａコンバータにおいて電流源の個数（Ｍ＋Ｋ）とＡ
とが互いに素で、かつＭ＞Ａなる正数Ａを見いだし、変
位個数Ａずつスタート位置をずらせて決定する。
Ｄ／Ａコンバータにおいて電流源の個数（Ｍ＋Ｋ）とＡ
とが互いに素で、かつＭ＞Ａなる正数Ａを見いだし、変
位個数Ａずつスタート位置をずらせて決定する。
【００９９】例えば、Ｎ＝３（すなわちＭ＝７）でＫ＝
６のとき、Ａ＝８（１３（Ｍ＋Ｋ））と８とは互いに
素）を選択すると、１回目のスタート位置は電流源ＩＳ
１（スイッチＳ１がオン）で、２回目のスタート位置が
電流源ＩＳ９となり、以降、ＩＳ４，ＩＳ１２，ＩＳ
７，ＩＳ２，ＩＳ１０，ＩＳ５，ＩＳ１３，ＩＳ８，Ｉ
Ｓ３，ＩＳ１１，ＩＳ５…と比較的大きくずらせながら
片寄りが全くないように全ての電流源ＩＳを選択するこ
とができる。
６のとき、Ａ＝８（１３（Ｍ＋Ｋ））と８とは互いに
素）を選択すると、１回目のスタート位置は電流源ＩＳ
１（スイッチＳ１がオン）で、２回目のスタート位置が
電流源ＩＳ９となり、以降、ＩＳ４，ＩＳ１２，ＩＳ
７，ＩＳ２，ＩＳ１０，ＩＳ５，ＩＳ１３，ＩＳ８，Ｉ
Ｓ３，ＩＳ１１，ＩＳ５…と比較的大きくずらせながら
片寄りが全くないように全ての電流源ＩＳを選択するこ
とができる。
【０１００】このとき、１回目のサンプリングでディジ
タル信号ＤＩＧ“０１１”（３）を取り込むと、図２５
〜図２７に示すように、期間Ｔ１（図２５）で電流源Ｉ
Ｓ１〜ＩＳ３が選択され、期間Ｔ２（図２６）で電流源
ＩＳ９〜ＩＳ１１が選択され、期間Ｔ３（図２７）で電
流源ＩＳ４〜ＩＳ６が選択される。
タル信号ＤＩＧ“０１１”（３）を取り込むと、図２５
〜図２７に示すように、期間Ｔ１（図２５）で電流源Ｉ
Ｓ１〜ＩＳ３が選択され、期間Ｔ２（図２６）で電流源
ＩＳ９〜ＩＳ１１が選択され、期間Ｔ３（図２７）で電
流源ＩＳ４〜ＩＳ６が選択される。
【０１０１】このように、実施の形態８のＤ／Ａコンバ
ータにおけるスタート位置決定回路３Ｂは、電流源の個
数（Ｍ＋Ｋ）と素の関係にある個数ずつスタート位置を
ずらすことにより、余剰電流源数を加えて（Ｍ＋Ｋ）個
のスタート位置の自由度ができ、ディジタル信号ＤＩＧ
の値に対応して選択される電流源の組合せを最大限に増
加させることができ、その結果、Ｄ／Ａコンバータの出
力に個々の電流源の特性差がより一層あらわれにくくな
り、直線性の劣化を最低限に抑えることができる。
ータにおけるスタート位置決定回路３Ｂは、電流源の個
数（Ｍ＋Ｋ）と素の関係にある個数ずつスタート位置を
ずらすことにより、余剰電流源数を加えて（Ｍ＋Ｋ）個
のスタート位置の自由度ができ、ディジタル信号ＤＩＧ
の値に対応して選択される電流源の組合せを最大限に増
加させることができ、その結果、Ｄ／Ａコンバータの出
力に個々の電流源の特性差がより一層あらわれにくくな
り、直線性の劣化を最低限に抑えることができる。
【０１０２】さらに、実施の形態８のＤ／Ａコンバータ
は、１回のディジタル信号ＤＩＧのサンプリング期間中
に複数種類の組み合わせで電流源を有効にするため、１
つのディジタル信号ＤＩＧに対するＤ／Ａ変換において
も電流源を均等に有効して電流源の特性差があらわれに
くくすることにより正確なアナログ信号を出力すること
ができる。
は、１回のディジタル信号ＤＩＧのサンプリング期間中
に複数種類の組み合わせで電流源を有効にするため、１
つのディジタル信号ＤＩＧに対するＤ／Ａ変換において
も電流源を均等に有効して電流源の特性差があらわれに
くくすることにより正確なアナログ信号を出力すること
ができる。
【０１０３】＜スタート位置決定回路の簡略化＞実施の
形態８において、図２８に示すように、Ｍ＝７（Ｎ＝
３），Ｋ＝１で構成、Ａ＝３（８（Ｍ＋Ｋ）と３とは互
いに素）を選択すると、図２及び図３で示したスタート
位置決定回路３の構成から、ゼロ調整回路１８を省略し
た比較的簡単な回路構成でスタート位置決定回路３Ｃを
構成することができる。同様なことが実施の形態３及び
４のスタート位置決定回路３Ａあるいは実施の形態７の
スタート位置決定回路３Ｃにも当てはまる。
形態８において、図２８に示すように、Ｍ＝７（Ｎ＝
３），Ｋ＝１で構成、Ａ＝３（８（Ｍ＋Ｋ）と３とは互
いに素）を選択すると、図２及び図３で示したスタート
位置決定回路３の構成から、ゼロ調整回路１８を省略し
た比較的簡単な回路構成でスタート位置決定回路３Ｃを
構成することができる。同様なことが実施の形態３及び
４のスタート位置決定回路３Ａあるいは実施の形態７の
スタート位置決定回路３Ｃにも当てはまる。
【０１０４】すなわち、ラッチ部８のラッチデータ“０
００”〜“１１１”に電流源ＩＳ１〜ＩＳ８をそれぞれ
対応させることにより、１回目のスタート位置は電流源
ＩＳ１で、２回目のスタート位置が電流源ＩＳ４（スイ
ッチＳ４）となり、以降、ＩＳ７，ＩＳ２，ＩＳ５，Ｉ
Ｓ８，ＩＳ３，ＩＳ６，ＩＳ１…とずらせながら片寄り
が全くないように電流源ＩＳの選択スタート位置を選択
することができる。
００”〜“１１１”に電流源ＩＳ１〜ＩＳ８をそれぞれ
対応させることにより、１回目のスタート位置は電流源
ＩＳ１で、２回目のスタート位置が電流源ＩＳ４（スイ
ッチＳ４）となり、以降、ＩＳ７，ＩＳ２，ＩＳ５，Ｉ
Ｓ８，ＩＳ３，ＩＳ６，ＩＳ１…とずらせながら片寄り
が全くないように電流源ＩＳの選択スタート位置を選択
することができる。
【０１０５】このように、（Ｍ＋Ｋ）＝２Nを満足する
構成を選択することにより、スタート位置決定回路３の
構成をさらに簡略化することができる。
構成を選択することにより、スタート位置決定回路３の
構成をさらに簡略化することができる。
【０１０６】＜容量アレイへの応用＞実施の形態１〜実
施の形態８では単位電気量生成部として電流源を用いた
電流源アレイ方式のＤ／Ａコンバータを例に挙げたが、
図２９に示すように、単位電気量生成部としてキャパシ
タを用いた容量アレイ方式のＤ／Ａコンバータで構成し
てもよい。
施の形態８では単位電気量生成部として電流源を用いた
電流源アレイ方式のＤ／Ａコンバータを例に挙げたが、
図２９に示すように、単位電気量生成部としてキャパシ
タを用いた容量アレイ方式のＤ／Ａコンバータで構成し
てもよい。
【０１０７】図２９に示すように、一端が出力部である
ノードＮ２に共通に接続された単位容量Ｃ１〜ＣＭそれ
ぞれの他端がスイッチＳＷ１〜ＳＷＭの一端に接続され
る。なお、Ｍは必要容量数であり、Ｍ＝２N−１とな
る。また、ノードＮ２に接続された信号線より得られる
電圧が出力電圧Ｖｏとなる。
ノードＮ２に共通に接続された単位容量Ｃ１〜ＣＭそれ
ぞれの他端がスイッチＳＷ１〜ＳＷＭの一端に接続され
る。なお、Ｍは必要容量数であり、Ｍ＝２N−１とな
る。また、ノードＮ２に接続された信号線より得られる
電圧が出力電圧Ｖｏとなる。
【０１０８】そして、スイッチＳＷ１〜ＳＷＭの他端が
共通にオフ状態で定電圧Ｖｂ、オン状態で定電圧Ｖｒが
印加される。なお、ＮビットＤ／Ａコンバータには、ま
た、各容量Ｃ１〜ＣＭの容量はほぼ同一のＣＥになるよ
うに設定される。
共通にオフ状態で定電圧Ｖｂ、オン状態で定電圧Ｖｒが
印加される。なお、ＮビットＤ／Ａコンバータには、ま
た、各容量Ｃ１〜ＣＭの容量はほぼ同一のＣＥになるよ
うに設定される。
【０１０９】なお、スタート位置決定回路３を含むスイ
ッチ制御回路１の構成は図１〜図３で示した実施の形態
１と同様である。
ッチ制御回路１の構成は図１〜図３で示した実施の形態
１と同様である。
【０１１０】このような構成において、まず、スイッチ
ＳＷ１〜ＳＷＭをすべてオフ状態にして電圧Ｖｂを印加
した後、ステップＳＷ１〜ＳＷＭのうちディジタル信号
ＤＩＧに基づきｘ個のスイッチをオン状態にして、ｘ個
のスイッチに接続される容量Ｃに他端に電圧Ｖｒを印加
する。
ＳＷ１〜ＳＷＭをすべてオフ状態にして電圧Ｖｂを印加
した後、ステップＳＷ１〜ＳＷＭのうちディジタル信号
ＤＩＧに基づきｘ個のスイッチをオン状態にして、ｘ個
のスイッチに接続される容量Ｃに他端に電圧Ｖｒを印加
する。
【０１１１】すると、電荷保存則により、下式が成立す
る。 （Ｍ−ｘ）Ｃ（Ｖｏ−Ｖｂ）＋ＸＣ（Ｖｏ−Ｖｒ）＝０ これを解くと、以下のようになる。
る。 （Ｍ−ｘ）Ｃ（Ｖｏ−Ｖｂ）＋ＸＣ（Ｖｏ−Ｖｒ）＝０ これを解くと、以下のようになる。
【０１１２】Ｖｏ＝（ｘ／Ｍ）（Ｖｒ−Ｖｂ）＋Ｖｂ その結果、オンしたスイッチ数ｘ、すなわち選択した容
量の数に応じた出力電圧Ｖｏ（アナログ信号）を得るこ
とができる。
量の数に応じた出力電圧Ｖｏ（アナログ信号）を得るこ
とができる。
【０１１３】このように、実施の形態１〜実施の形態８
の電流源アレイを図２９に示すように容量アレイに置き
換えても、実施の形態１〜８と等価なＤ／Ａコンバータ
を構成することができる。
の電流源アレイを図２９に示すように容量アレイに置き
換えても、実施の形態１〜８と等価なＤ／Ａコンバータ
を構成することができる。
【０１１４】＜オーバーサンプリング△Σ方式への応用
＞実施の形態１〜実施の形態８で示した構成のＤ／Ａコ
ンバータを図３０で示した構成のオーバーサンプリング
△ΣＡＤＣの多ビットの内部ＤＡＣ１７あるいは図３１
で示したオーバーサンプリング△ΣＤＡＣとして利用す
ることにより、量子化ノイズも小さく、系の安定性が良
好なものが得られ、さらにディジタル入力に対するアナ
ログ出力の直線性が保証されるため、動作性能の高いオ
ーバーサンプリング△ΣＡＤＣあるいはオーバーサンプ
リング△ΣＤＡＣを得ることができる。
＞実施の形態１〜実施の形態８で示した構成のＤ／Ａコ
ンバータを図３０で示した構成のオーバーサンプリング
△ΣＡＤＣの多ビットの内部ＤＡＣ１７あるいは図３１
で示したオーバーサンプリング△ΣＤＡＣとして利用す
ることにより、量子化ノイズも小さく、系の安定性が良
好なものが得られ、さらにディジタル入力に対するアナ
ログ出力の直線性が保証されるため、動作性能の高いオ
ーバーサンプリング△ΣＡＤＣあるいはオーバーサンプ
リング△ΣＤＡＣを得ることができる。
【０１１５】
【発明の効果】以上説明したように、この発明における
請求項１記載のＤ／Ａコンバータは、スタート位置決定
部によってクロック信号に同期して複数の単位電気量生
成部の選択スタート位置を順次変更し、選択部によって
複数の単位電気量生成部のうちディジタル信号で決定さ
れる個数の単位電気量生成部を、選択スタート位置から
所定の順序にそって選択している。
請求項１記載のＤ／Ａコンバータは、スタート位置決定
部によってクロック信号に同期して複数の単位電気量生
成部の選択スタート位置を順次変更し、選択部によって
複数の単位電気量生成部のうちディジタル信号で決定さ
れる個数の単位電気量生成部を、選択スタート位置から
所定の順序にそって選択している。
【０１１６】したがって、クロック信号のサイクル毎に
選択スタート位置が変更されるため、ディジタル信号に
よって同一個数が決定された場合でも、複数の単位電気
量生成部から選択される組合せは異なるものとなる。
選択スタート位置が変更されるため、ディジタル信号に
よって同一個数が決定された場合でも、複数の単位電気
量生成部から選択される組合せは異なるものとなる。
【０１１７】その結果、ディジタル信号値に関係なく、
複数の単位電気量生成部を片寄りなく選択することがで
き、出力されるアナログ信号に単位電気量生成部個々の
電気特性の差があらわれにくくなり、複数ビットのディ
ジタル入力に対するアナログ出力の直線性を向上させる
ことができる。
複数の単位電気量生成部を片寄りなく選択することがで
き、出力されるアナログ信号に単位電気量生成部個々の
電気特性の差があらわれにくくなり、複数ビットのディ
ジタル入力に対するアナログ出力の直線性を向上させる
ことができる。
【０１１８】また、選択部はディジタル信号で決定され
る個数の単位電気量生成部を、選択スタート位置から所
定の順序にそって選択するため、ディジタル信号以外に
必要とする情報は一の選択スタート位置だけで済む。一
方、特開平４−１５２７１５号公報に開示されたＤ／Ａ
コンバータは、入力コードに応じた個数の容量をすべて
ランダムに選択しているため、ディジタル信号以外に選
択する個数分の選択容量情報を必要とする。必要とする
情報量の差は入力するディジタル信号のビット数に比例
して大きくなるため、その回路構成の差は顕著な差とな
って現れる。
る個数の単位電気量生成部を、選択スタート位置から所
定の順序にそって選択するため、ディジタル信号以外に
必要とする情報は一の選択スタート位置だけで済む。一
方、特開平４−１５２７１５号公報に開示されたＤ／Ａ
コンバータは、入力コードに応じた個数の容量をすべて
ランダムに選択しているため、ディジタル信号以外に選
択する個数分の選択容量情報を必要とする。必要とする
情報量の差は入力するディジタル信号のビット数に比例
して大きくなるため、その回路構成の差は顕著な差とな
って現れる。
【０１１９】請求項２記載のＤ／Ａコンバータのスター
ト位置決定部は、クロック信号に同期して所定の順序に
そって変位個数Ａ（＜Ｌ（単位電気量生成部の個数））
個ずつずらせながら選択スタート位置を決定する。
ト位置決定部は、クロック信号に同期して所定の順序に
そって変位個数Ａ（＜Ｌ（単位電気量生成部の個数））
個ずつずらせながら選択スタート位置を決定する。
【０１２０】したがって、変位個数Ａを加算しながら最
大Ｌ通りの出力値を採るように構成する加算処理部から
なる比較的簡単な回路構成でスタート位置決定部を構成
することができる。
大Ｌ通りの出力値を採るように構成する加算処理部から
なる比較的簡単な回路構成でスタート位置決定部を構成
することができる。
【０１２１】このように、選択部がディジタル信号以外
に必要な情報である選択スタート位置を決定するスター
ト位置決定部を簡単な回路構成で実現できることから
も、本願発明が特開平４−１５２７１５号公報に開示さ
れたＤ／Ａコンバータに対して回路構成の簡略化におい
て優位性を有していることがわかる。
に必要な情報である選択スタート位置を決定するスター
ト位置決定部を簡単な回路構成で実現できることから
も、本願発明が特開平４−１５２７１５号公報に開示さ
れたＤ／Ａコンバータに対して回路構成の簡略化におい
て優位性を有していることがわかる。
【０１２２】請求項３記載のＤ／Ａコンバータにおい
て、スタート位置決定部は、クロック信号の１サイクル
期間内の第１〜第Ｐ（≧２）の期間それぞれで順次変更
して第１〜第Ｐの選択スタート位置を決定し、選択部
は、ディジタル信号で決定される個数の単位電気量生成
部を、第１〜第Ｐの期間それぞれにおいて第１〜第Ｐの
選択スタート位置から所定の順序にそって選択し、アナ
ログ信号生成部は、第１〜第Ｐの期間それぞれにおいて
出力部より得られる電気量を平均した量に基づきアナロ
グ信号を出力する。
て、スタート位置決定部は、クロック信号の１サイクル
期間内の第１〜第Ｐ（≧２）の期間それぞれで順次変更
して第１〜第Ｐの選択スタート位置を決定し、選択部
は、ディジタル信号で決定される個数の単位電気量生成
部を、第１〜第Ｐの期間それぞれにおいて第１〜第Ｐの
選択スタート位置から所定の順序にそって選択し、アナ
ログ信号生成部は、第１〜第Ｐの期間それぞれにおいて
出力部より得られる電気量を平均した量に基づきアナロ
グ信号を出力する。
【０１２３】したがって、一の値のディジタル信号のＤ
／Ａ変換に際してＰ種類の組み合わせで単位電気量生成
部を選択するため、１つのディジタル信号のみに対する
Ｄ／Ａ変換においても単位電気量生成部を略均等に選択
して単位電気量生成部個々の特性差をあらわれにくくす
ることにより正確なアナログ信号を出力することができ
る。
／Ａ変換に際してＰ種類の組み合わせで単位電気量生成
部を選択するため、１つのディジタル信号のみに対する
Ｄ／Ａ変換においても単位電気量生成部を略均等に選択
して単位電気量生成部個々の特性差をあらわれにくくす
ることにより正確なアナログ信号を出力することができ
る。
【０１２４】請求項４記載のＤ／Ａコンバータのスター
ト位置決定部は、クロック信号に同期して所定の順序に
そってＡ（＜Ｌ）個ずつずらせながら第１〜第Ｐの選択
スタート位置を決定する。
ト位置決定部は、クロック信号に同期して所定の順序に
そってＡ（＜Ｌ）個ずつずらせながら第１〜第Ｐの選択
スタート位置を決定する。
【０１２５】したがって、変位個数Ａを加算しながら最
大Ｌ通りの出力値を採るように構成する加算処理部から
なる比較的簡単な回路構成でスタート位置決定部を構成
することができる。
大Ｌ通りの出力値を採るように構成する加算処理部から
なる比較的簡単な回路構成でスタート位置決定部を構成
することができる。
【０１２６】請求項５記載のＤ／Ａコンバータの単位電
気量生成部の個数ＬはＮビットのＤ／Ａ変換の必要個数
（２N−１）より大きいため、その余剰個数に伴い選択
スタート位置の自由度が増すため、アナログ信号に単位
電気量生成部個々の特性差がより一層あらわれにくくな
り、ディジタル入力に対するアナログ出力の直線性を向
上させることができる。
気量生成部の個数ＬはＮビットのＤ／Ａ変換の必要個数
（２N−１）より大きいため、その余剰個数に伴い選択
スタート位置の自由度が増すため、アナログ信号に単位
電気量生成部個々の特性差がより一層あらわれにくくな
り、ディジタル入力に対するアナログ出力の直線性を向
上させることができる。
【０１２７】請求項６記載のＤ／Ａコンバータの単位電
気量生成部の個数Ｌと選択位置を変更する変位個数Ａと
は互いに素の関係にあるため、スタート位置決定部はＬ
通りの選択スタート位置を決定することができ、選択ス
タート位置の自由度を最大限に活用することにより、ア
ナログ信号に単位電気量生成部個々の特性差がより一層
あらわれにくくなり、ディジタル入力に対するアナログ
出力の直線性を向上させることができる。
気量生成部の個数Ｌと選択位置を変更する変位個数Ａと
は互いに素の関係にあるため、スタート位置決定部はＬ
通りの選択スタート位置を決定することができ、選択ス
タート位置の自由度を最大限に活用することにより、ア
ナログ信号に単位電気量生成部個々の特性差がより一層
あらわれにくくなり、ディジタル入力に対するアナログ
出力の直線性を向上させることができる。
【０１２８】請求項７記載のＤ／Ａコンバータの単位電
気量生成部の個数Ｌは２Nであるため、変位個数Ａを加
算しながらＮビットの加算結果（Ｌ＝２N通り）を出力
する単純な加算処理部からなる簡単な回路構成でスター
ト位置決定部を構成することができる。
気量生成部の個数Ｌは２Nであるため、変位個数Ａを加
算しながらＮビットの加算結果（Ｌ＝２N通り）を出力
する単純な加算処理部からなる簡単な回路構成でスター
ト位置決定部を構成することができる。
【０１２９】請求項８記載のＤ／Ａコンバータにおい
て、複数の単位電気量生成部は選択状態時に所定の定電
流を出力部に供給する複数の電流源を含むため、電流源
アレイ方式でディジタル入力に対するアナログ出力の直
線性を向上させることができる。
て、複数の単位電気量生成部は選択状態時に所定の定電
流を出力部に供給する複数の電流源を含むため、電流源
アレイ方式でディジタル入力に対するアナログ出力の直
線性を向上させることができる。
【０１３０】請求項９記載のＤ／Ａコンバータにおい
て、複数の単位電気量生成部は選択状態時に第１の電
圧、非選択状態時に第２の電圧を一方電極に受ける複数
のキャパシタを含むため、キャパシタアレイ方式でディ
ジタル入力に対するアナログ出力の直線性を向上させる
ことができる。
て、複数の単位電気量生成部は選択状態時に第１の電
圧、非選択状態時に第２の電圧を一方電極に受ける複数
のキャパシタを含むため、キャパシタアレイ方式でディ
ジタル入力に対するアナログ出力の直線性を向上させる
ことができる。
【０１３１】この発明における請求項１０記載の△Σ変
換方式のＡ／Ｄコンバータは、ΔΣ変調部内の複数ビッ
ト用の内部Ｄ／Ａコンバータを請求項１記載のＤ／Ａコ
ンバータで構成している。
換方式のＡ／Ｄコンバータは、ΔΣ変調部内の複数ビッ
ト用の内部Ｄ／Ａコンバータを請求項１記載のＤ／Ａコ
ンバータで構成している。
【０１３２】したがって、内部Ｄ／Ａコンバータは、量
子化ノイズも小さく安定性が良好な複数ビット用であ
り、かつディジタル入力に対するアナログ出力の直線性
が保証されるため、動作性能の高いＡ／Ｄ変換処理を行
うことができる。
子化ノイズも小さく安定性が良好な複数ビット用であ
り、かつディジタル入力に対するアナログ出力の直線性
が保証されるため、動作性能の高いＡ／Ｄ変換処理を行
うことができる。
【０１３３】この発明における請求項１１記載の△Σ変
換方式のＤ／Ａコンバータは、ΔΣ変調済みディジタル
信号をＤ／Ａ変換する複数ビット用の内部Ｄ／Ａコンバ
ータを請求項１記載のＤ／Ａコンバータで構成してい
る。
換方式のＤ／Ａコンバータは、ΔΣ変調済みディジタル
信号をＤ／Ａ変換する複数ビット用の内部Ｄ／Ａコンバ
ータを請求項１記載のＤ／Ａコンバータで構成してい
る。
【０１３４】したがって、内部Ｄ／Ａコンバータは、量
子化ノイズも小さく安定性が良好な複数ビット用であ
り、かつディジタル入力に対するアナログ出力の直線性
が保証されるため、動作性能の高いＤ／Ａ変換処理を行
うことができる。
子化ノイズも小さく安定性が良好な複数ビット用であ
り、かつディジタル入力に対するアナログ出力の直線性
が保証されるため、動作性能の高いＤ／Ａ変換処理を行
うことができる。
【図１】 この発明の実施の形態１であるＤ／Ａコンバ
ータの構成を示す説明図である。
ータの構成を示す説明図である。
【図２】 図１のスイッチ制御回路の内部構成を示すブ
ロック図である。
ロック図である。
【図３】 図２の第１及び第２の加算部の内部構成を示
す回路図である。
す回路図である。
【図４】 実施の形態１のＤ／Ａ変換動作を示す説明図
である。
である。
【図５】 実施の形態１のＤ／Ａ変換動作を示す説明図
である。
である。
【図６】 実施の形態２のＤ／Ａ変換動作を示す説明図
である。
である。
【図７】 実施の形態２のＤ／Ａ変換動作を示す説明図
である。
である。
【図８】 この発明の実施の形態３であるＤ／Ａコンバ
ータの構成を示す説明図である。
ータの構成を示す説明図である。
【図９】 実施の形態３のＤ／Ａ変換動作を示す説明図
である。
である。
【図１０】 実施の形態３のＤ／Ａ変換動作を示す説明
図である。
図である。
【図１１】 実施の形態４のＤ／Ａ変換動作を示す説明
図である。
図である。
【図１２】 実施の形態４のＤ／Ａ変換動作を示す説明
図である。
図である。
【図１３】 この発明の実施の形態５であるＤ／Ａコン
バータの構成を示す説明図である。
バータの構成を示す説明図である。
【図１４】 図１３の内部クロック発生回路の動作を示
すタイミング図である。
すタイミング図である。
【図１５】 実施の形態５のＤ／Ａ変換動作を示す説明
図である。
図である。
【図１６】 実施の形態５のＤ／Ａ変換動作を示す説明
図である。
図である。
【図１７】 実施の形態５のＤ／Ａ変換動作を示す説明
図である。
図である。
【図１８】 実施の形態６のＤ／Ａ変換動作を示す説明
図である。
図である。
【図１９】 実施の形態６のＤ／Ａ変換動作を示す説明
図である。
図である。
【図２０】 実施の形態６のＤ／Ａ変換動作を示す説明
図である。
図である。
【図２１】 この発明の実施の形態７であるＤ／Ａコン
バータの構成を示す説明図である。
バータの構成を示す説明図である。
【図２２】 実施の形態７のＤ／Ａ変換動作を示す説明
図である。
図である。
【図２３】 実施の形態７のＤ／Ａ変換動作を示す説明
図である。
図である。
【図２４】 実施の形態７のＤ／Ａ変換動作を示す説明
図である。
図である。
【図２５】 実施の形態８のＤ／Ａ変換動作を示す説明
図である。
図である。
【図２６】 実施の形態８のＤ／Ａ変換動作を示す説明
図である。
図である。
【図２７】 実施の形態８のＤ／Ａ変換動作を示す説明
図である。
図である。
【図２８】 スタート位置決定回路の簡略化が可能な電
流源の構成例を示す説明図である。
流源の構成例を示す説明図である。
【図２９】 実施の形態１〜８の変形例の構成を示す説
明図である。
明図である。
【図３０】 オーバーサンプリング△Σ変換方式を用い
たＡ／Ｄコンバータの構成を示すブロック図である。
たＡ／Ｄコンバータの構成を示すブロック図である。
【図３１】 オーバーサンプリング△Σ変換方式のＤ／
Ａコンバータの構成を示すブロック図である。
Ａコンバータの構成を示すブロック図である。
【図３２】 従来のＤ／Ａコンバータの内部構成を示す
説明図である。
説明図である。
【図３３】 従来のＤ／Ａ変換動作を示す説明図であ
る。
る。
【図３４】 従来のＤ／Ａ変換動作を示す説明図であ
る。
る。
１，１Ａ，４，４Ａ スイッチ制御回路，２ Ｉ−Ｖ変
換器、３，３Ａ〜３Ｃスタート位置決定回路、５ 電圧
平均化回路、６ 第１加算部、７ 第２加算部、８ ラ
ッチ部、１８ ゼロ調整回路、ＩＳ１〜ＩＳ（Ｍ＋Ｋ）
電流源、Ｓ１〜ＳＭ スイッチ。
換器、３，３Ａ〜３Ｃスタート位置決定回路、５ 電圧
平均化回路、６ 第１加算部、７ 第２加算部、８ ラ
ッチ部、１８ ゼロ調整回路、ＩＳ１〜ＩＳ（Ｍ＋Ｋ）
電流源、Ｓ１〜ＳＭ スイッチ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三木 隆博 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (11)
- 【請求項１】 クロック信号に同期して複数ビットのデ
ィジタル信号をアナログ信号に変換するＤ／Ａコンバー
タであって、 出力部に対して所定の順序に並列に接続された複数の単
位電気量生成部を備え、前記複数の単位電気量生成部の
うち選択された数の単位電気量生成部に関連した電気量
が前記出力部に現れ、 前記クロック信号に同期して前記複数の単位電気量生成
部の選択スタート位置を順次変更して決定するスタート
位置決定部と、 前記クロック信号に同期して前記ディジタル信号を受
け、前記複数の単位電気量生成部のうち前記ディジタル
信号で決定される個数の単位電気量生成部を、前記選択
スタート位置から前記所定の順序にそって選択する選択
部と、 前記出力部より得られる電気量に基づき前記アナログ信
号を出力するアナログ信号出力部とをさらに備える、Ｄ
／Ａコンバータ。 - 【請求項２】 前記ディジタル信号はＮ（≧２）ビット
のディジタル信号を含み、 前記複数の単位電気量生成部はＬ（≧３）個の単位電気
量生成部を含み、 前記スタート位置決定部は、前記クロック信号に同期し
て前記所定の順序にそって変位個数Ａ（＜Ｌ）個ずつず
らせながら前記選択スタート位置を決定する、請求項１
記載のＤ／Ａコンバータ。 - 【請求項３】 前記スタート位置決定部は、前記クロッ
ク信号の１サイクル期間内の第１〜第Ｐ（≧２）の期間
それぞれで順次変更して第１〜第Ｐの選択スタート位置
を決定し、 前記選択部は、前記ディジタル信号で決定される個数の
単位電気量生成部を、前記第１〜第Ｐの期間それぞれに
おいて前記第１〜第Ｐの選択スタート位置から前記所定
の順序にそって選択し、 前記アナログ信号生成部は、前記第１〜第Ｐの期間それ
ぞれにおいて前記出力部より得られる電気量を平均した
量に基づき前記アナログ信号を出力する、請求項１記載
のＤ／Ａコンバータ。 - 【請求項４】 前記ディジタル信号はＮ（≧２）ビット
のディジタル信号を含み、 前記複数の単位電気量生成部はＬ（≧３）個の単位電気
量生成部を含み、 前記スタート位置決定部は、前記クロック信号に同期し
て前記所定の順序にそって変位個数Ａ（＜Ｌ）個ずつず
らせながら前記第１〜第Ｐの選択スタート位置を決定す
る、請求項３記載のＤ／Ａコンバータ。 - 【請求項５】 前記ディジタル信号のビット数Ｎと前記
単位電気量生成部の個数Ｌとは｛Ｌ＞２N−１｝の関係
にある、請求項２あるいは請求項４記載のＤ／Ａコンバ
ータ。 - 【請求項６】 前記単位電気量生成部の個数Ｌと前記変
位個数Ａとは互いに素の関係にある、請求項２、請求項
４あるいは請求項５記載のＤ／Ａコンバータ。 - 【請求項７】 前記ディジタル信号のビット数Ｎと前記
単位電気量生成部の個数Ｌとは｛Ｌ＝２N｝の関係にあ
る、請求項５記載のＤ／Ａコンバータ。 - 【請求項８】 前記複数の単位電気量生成部は選択状態
時に所定の定電流を前記出力部に供給する複数の電流源
を含み、 前記アナログ信号出力部は前記出力部より得られる電流
を電圧に変換する電流・電圧変換部を含み、変換された
電圧が前記アナログ信号として規定される、請求項１記
載のＤ／Ａコンバータ。 - 【請求項９】 前記複数の単位電気量生成部は、各々が
選択状態時に第１の電圧、非選択状態時に第２の電圧を
一方電極に受ける複数のキャパシタを含み、前記複数の
キャパシタの他方電極は共通に前記出力部に接続され、 前記アナログ信号出力部は前記出力部に接続された信号
線を含み、前記信号線上に前記出力部より得られる電圧
が前記アナログ信号として規定される、請求項１記載の
Ｄ／Ａコンバータ。 - 【請求項１０】 アナログ信号をΔΣ変調してＡ／Ｄ変
換するΔΣ変調部を有する△Σ変換方式のＡ／Ｄコンバ
ータであって、 前記ΔΣ変調部は、アナログ入力信号と減算用アナログ
信号との差分をとって差分アナログ信号を出力する減算
器と、前記差分アナログ信号を積分処理する積分器と、
前記積分器の出力を量子化して複数ビットのディジタル
信号を出力する量子化器と、前記ディジタル信号をＤ／
Ａ変換して前記減算用アナログ信号を出力する複数ビッ
ト用の内部Ｄ／Ａコンバータとを備え、 前記内部Ｄ／Ａコンバータを請求項１記載のＤ／Ａコン
バータで構成したことを特徴とする、Ａ／Ｄコンバー
タ。 - 【請求項１１】 複数ビットのディジタル信号をΔΣ変
調で変換してΔΣ変調済みディジタル信号を出力するΔ
Σ変調部と、 ΔΣ変調済みディジタル信号をＤ／Ａ変換してアナログ
信号を出力する複数ビット用の内部Ｄ／Ａコンバータと
を備え、 前記内部Ｄ／Ａコンバータを請求項１記載のＤ／Ａコン
バータで構成したことを特徴とする、Ｄ／Ａコンバー
タ。
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