JPH02253719A - ディジタル・アナログ変換器 - Google Patents
ディジタル・アナログ変換器Info
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- JPH02253719A JPH02253719A JP7530989A JP7530989A JPH02253719A JP H02253719 A JPH02253719 A JP H02253719A JP 7530989 A JP7530989 A JP 7530989A JP 7530989 A JP7530989 A JP 7530989A JP H02253719 A JPH02253719 A JP H02253719A
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- JP
- Japan
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- constant current
- current source
- converter
- switching order
- linearity
- Prior art date
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- Pending
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- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はディジタル・アナログ変換器ＣＤ／ム変換器）
、特に定電流源のスイッチング個数によってディジタル
値をアナログ量に変換するセグメント電流方式Ｄ／ム変
換器に関するものである。
、特に定電流源のスイッチング個数によってディジタル
値をアナログ量に変換するセグメント電流方式Ｄ／ム変
換器に関するものである。
従来の技術
従来のセグメント電流方式Ｄ／ム変換器としては、入力
ディジタル符号を組合せ論理回路によりデコードした後
、デコードされた信号を用いてスイッチを切シ換え、所
望の個数の定電流源を出力側に接続するものがある。第
４図は、この従来のＤ／ム変換器の回路図である。１０
１〜１０７は。
ディジタル符号を組合せ論理回路によりデコードした後
、デコードされた信号を用いてスイッチを切シ換え、所
望の個数の定電流源を出力側に接続するものがある。第
４図は、この従来のＤ／ム変換器の回路図である。１０
１〜１０７は。
定電流源であり、スイッチング部分２０００は。
電流経路切り換え用の７対すなわち１４個のＨチャネ／
ｌ／Ｍ ＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓａｍｉｃ
ｏｎｌｕｏｔｏｒ）型電界効果トランジスタ（以下、Ｎ
−ｃｈＭＯｉ！！ ＦＩＥ Ｔ ）、 ２０１１．２０
１２．２０２１．２０２２ 。
ｌ／Ｍ ＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓａｍｉｃ
ｏｎｌｕｏｔｏｒ）型電界効果トランジスタ（以下、Ｎ
−ｃｈＭＯｉ！！ ＦＩＥ Ｔ ）、 ２０１１．２０
１２．２０２１．２０２２ 。
２０３１ ．２０３２．２０４１．２０４２．２０５１
．２０５２ 。
．２０５２ 。
２０ｅ１１．２０６２．２０７１．２０７２で構成され
、トランジスタ２０１１と２０１２のゲートソース間電
圧を制御することにより、定電流源１０１に流れる電流
の経路を出力端子３０１と３０２のいずれか一方に決定
し、同様に、各トランジスタ対２０２１−２０２２．２
０３１−２０３２．２０４１−２０４２゜２０５１−２
０５２．２０６１−２０６２．２０７１−２０７２はそ
れぞれ、定電流源１０２〜１０７に流れる電流の経路を
切り換える。また、デコード回路４０００は、ディジタ
ル符号入力端子群６ｏ００から与えられる入力信号をデ
コードし、デコードされた信号はスイッチング部分２０
００を構成するトランジスタのゲートに与えられる。
、トランジスタ２０１１と２０１２のゲートソース間電
圧を制御することにより、定電流源１０１に流れる電流
の経路を出力端子３０１と３０２のいずれか一方に決定
し、同様に、各トランジスタ対２０２１−２０２２．２
０３１−２０３２．２０４１−２０４２゜２０５１−２
０５２．２０６１−２０６２．２０７１−２０７２はそ
れぞれ、定電流源１０２〜１０７に流れる電流の経路を
切り換える。また、デコード回路４０００は、ディジタ
ル符号入力端子群６ｏ００から与えられる入力信号をデ
コードし、デコードされた信号はスイッチング部分２０
００を構成するトランジスタのゲートに与えられる。
以上のように構成された従来のセグメント電流方式Ｄ／
ム変換器においては、ディジタル符号入力端子群に与え
られる信号が確定したとき、スイッチング部分２０００
を構成する各トランジスタのゲートには入力ディジタル
符号に１対１に対応する信号が与えられ、出力端子３０
１．３０２から流れ込む電流量が確定する。
ム変換器においては、ディジタル符号入力端子群に与え
られる信号が確定したとき、スイッチング部分２０００
を構成する各トランジスタのゲートには入力ディジタル
符号に１対１に対応する信号が与えられ、出力端子３０
１．３０２から流れ込む電流量が確定する。
発明が解決しようとする課題
しかしながら、上記のような構成では、各定電流源１０
１〜１０７の電流値にばらつきがある時。
１〜１０７の電流値にばらつきがある時。
特に集積回路において顕著である一定の傾向をもったば
らつきがある時、例えば、第６図ムに示す電流値をもっ
た定電流源群１ｒ１０１〜１０７の順序で出力端子の一
方に切り換えていくと、出力電流には、第６図Ｂに示す
直線性誤差が生じる。ま九第６図ムに示す電流値をもっ
た定電流源群を１、０１〜１０７の順序で出力端子の一
方に切り換えていくと、出力電流には、第６図Ｂに示す
直線性誤差が生じる。
らつきがある時、例えば、第６図ムに示す電流値をもっ
た定電流源群１ｒ１０１〜１０７の順序で出力端子の一
方に切り換えていくと、出力電流には、第６図Ｂに示す
直線性誤差が生じる。ま九第６図ムに示す電流値をもっ
た定電流源群を１、０１〜１０７の順序で出力端子の一
方に切り換えていくと、出力電流には、第６図Ｂに示す
直線性誤差が生じる。
本発明の目的は、このような従来の課題を改善し、より
高精度のＤ／ム変換器を提供することにある。
高精度のＤ／ム変換器を提供することにある。
課題を解決するための手段
本発明はセグメント電流方式Ｄ／ム変換器における定電
流源群のスイッチング順序を、予め組み込１れている複
数種類のスイッチング順序群のうちから選択するデコー
ド回路を含むＤ／ム変換器である。
流源群のスイッチング順序を、予め組み込１れている複
数種類のスイッチング順序群のうちから選択するデコー
ド回路を含むＤ／ム変換器である。
作用
本発明によれば、セグメント電流方式Ｄ／ム変換器にお
ける定電流源群が一足の傾向をもってばらつく場合に、
そのばらつきに応じて定電流源群のスイッチング順序を
決定し、Ｄ／ム変換器の直線性を改善することができる
。
ける定電流源群が一足の傾向をもってばらつく場合に、
そのばらつきに応じて定電流源群のスイッチング順序を
決定し、Ｄ／ム変換器の直線性を改善することができる
。
実施例
第１図は本発明の実施例としてのセグメント電流方式Ｄ
／ム変換器の回路図であり、スイッチング順序制御信号
入力端子ｅｏｏｏに与えられるディジタル信号およびデ
ィジタル符号入力端子群６０００に与えられる信号を入
力とするデコード回路４０００と、定電流源群１０１〜
１０７より構成されている。
／ム変換器の回路図であり、スイッチング順序制御信号
入力端子ｅｏｏｏに与えられるディジタル信号およびデ
ィジタル符号入力端子群６０００に与えられる信号を入
力とするデコード回路４０００と、定電流源群１０１〜
１０７より構成されている。
以上のように構成された本実施例のＤ／ム変換器におい
て、定電流源の電流値が第６図ムのようにほらつく場合
に適したスイッチング順序を第２図ムに示し、その際の
Ｄ／ム変換器の直線性誤差を第２図Ｂに示す。なお第２
図人中、○印はＯＮを示す。また、定電流源の電流値が
、第６図ムのようにばらつく場合に適したスイッチング
順序を第３図ムに示し、その際のＤ／ム変換器の直線性
誤差を第３図Ｂに示す。なお、第３図人中、０印はＯＮ
を示す。第２図ムと第３図ムのスイッチング順序の選択
は、端子ａｏｏｏに与えられる１ビツトのディジタル信
号により行なわれる。
て、定電流源の電流値が第６図ムのようにほらつく場合
に適したスイッチング順序を第２図ムに示し、その際の
Ｄ／ム変換器の直線性誤差を第２図Ｂに示す。なお第２
図人中、○印はＯＮを示す。また、定電流源の電流値が
、第６図ムのようにばらつく場合に適したスイッチング
順序を第３図ムに示し、その際のＤ／ム変換器の直線性
誤差を第３図Ｂに示す。なお、第３図人中、０印はＯＮ
を示す。第２図ムと第３図ムのスイッチング順序の選択
は、端子ａｏｏｏに与えられる１ビツトのディジタル信
号により行なわれる。
発明の詳細
な説明したように５本発明によれば、セグメント電流方
式Ｄ／ム変換器において定電流源の電流値がばらついた
場合に、そのばらつきに応じて。
式Ｄ／ム変換器において定電流源の電流値がばらついた
場合に、そのばらつきに応じて。
定電流源のスイッチング順序を決定し、Ｄ／ム変換器の
直線性を改善することができ、その実用的効果は大きい
。
直線性を改善することができ、その実用的効果は大きい
。
第１図は本発明の一実施例におけるセグメント電流方式
Ｄ／ム変換器の回路図、第２図ムおよび第３図ムは定電
流源のスイッチング順序の説明図。 第２図Ｂおよび第３図Ｂはそれぞれ第２図ムおよび８ｇ
３図五のスイッチング順序を選択した際のＤ／ム変換器
の改善された直線性誤差を表わす図、第４図は従来のＤ
／ム変換器の回路図、第６図ムおよび第６図ムは定電流
源の電流値のばらつきを表わす図、第６図Ｂおよび第６
図Ｂは従来のＤ／ム変換器の直線性誤差を表わす図であ
る。 ２０００・・・・・・スイッチング部分、４０００・・
・・・・デコード回路、６００ｏ・・・・・・ディジタ
ル符号入力端子群、ｅｏｏｏ・・・・・・スイッチング
順序制御信号入力端子。 代理人の氏名 弁理士 粟 野 重 孝 ＃１か１名第 図 ２６６０−−−スイ咋チンゲ壬Ｔ分 ４ｏ００−・〜デコーＶ１ユテ委ト 第 図 第 ＜１３） 図 唸２艙丸・源の番号 デイし・ｑル入隼で禾 第 図 ３〒：＃、うＬ−Ｊの秦云 デ４じタル八力埼汚
Ｄ／ム変換器の回路図、第２図ムおよび第３図ムは定電
流源のスイッチング順序の説明図。 第２図Ｂおよび第３図Ｂはそれぞれ第２図ムおよび８ｇ
３図五のスイッチング順序を選択した際のＤ／ム変換器
の改善された直線性誤差を表わす図、第４図は従来のＤ
／ム変換器の回路図、第６図ムおよび第６図ムは定電流
源の電流値のばらつきを表わす図、第６図Ｂおよび第６
図Ｂは従来のＤ／ム変換器の直線性誤差を表わす図であ
る。 ２０００・・・・・・スイッチング部分、４０００・・
・・・・デコード回路、６００ｏ・・・・・・ディジタ
ル符号入力端子群、ｅｏｏｏ・・・・・・スイッチング
順序制御信号入力端子。 代理人の氏名 弁理士 粟 野 重 孝 ＃１か１名第 図 ２６６０−−−スイ咋チンゲ壬Ｔ分 ４ｏ００−・〜デコーＶ１ユテ委ト 第 図 第 ＜１３） 図 唸２艙丸・源の番号 デイし・ｑル入隼で禾 第 図 ３〒：＃、うＬ−Ｊの秦云 デ４じタル八力埼汚
Claims (1)
- 定電流源群のスイッチング順序を、予め組み込まれてい
る複数種類のスイッチング順序群のうちから選択するデ
コード回路を備えてなるディジタル・アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7530989A JPH02253719A (ja) | 1989-03-27 | 1989-03-27 | ディジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7530989A JPH02253719A (ja) | 1989-03-27 | 1989-03-27 | ディジタル・アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02253719A true JPH02253719A (ja) | 1990-10-12 |
Family
ID=13572525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7530989A Pending JPH02253719A (ja) | 1989-03-27 | 1989-03-27 | ディジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02253719A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0482845A2 (en) * | 1990-10-26 | 1992-04-29 | Nec Corporation | Digital-to-analog converting unit with improved linearity |
| US5995031A (en) * | 1997-07-09 | 1999-11-30 | Mitsubishi Denki Kabushiki Kaisha | D/A and A/D converters |
| US6452527B2 (en) | 2000-06-28 | 2002-09-17 | Matsushita Electric Industrial Co., Ltd. | Current adding type D/A converter |
-
1989
- 1989-03-27 JP JP7530989A patent/JPH02253719A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0482845A2 (en) * | 1990-10-26 | 1992-04-29 | Nec Corporation | Digital-to-analog converting unit with improved linearity |
| JPH04162830A (ja) * | 1990-10-26 | 1992-06-08 | Nec Corp | Ｄ／ａコンバータ |
| EP0482845A3 (ja) * | 1990-10-26 | 1994-01-12 | Nec Corp | |
| US5995031A (en) * | 1997-07-09 | 1999-11-30 | Mitsubishi Denki Kabushiki Kaisha | D/A and A/D converters |
| US6452527B2 (en) | 2000-06-28 | 2002-09-17 | Matsushita Electric Industrial Co., Ltd. | Current adding type D/A converter |
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