KR20120001782A - 절단을 포함하는 시그마 델타 변조기 및 그 애플리케이션 - Google Patents

절단을 포함하는 시그마 델타 변조기 및 그 애플리케이션 Download PDF

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Abstract

멀티스테이지 시그마 델타 변조기는 스테이지 사이에 비트 절단을 포함한다. 비트 절단은 후속 단계에서 처리되어야 하는 비트의 수를 감소시켜 더 빠른 응답 시간을 허용한다. 임의의 실시예에서, 피드백 루프의 이득은 비트 절단을 보상하여 시그마 델타 변조기가 안정 상태에서 동작하도록 선택된다.

Description

절단을 포함하는 시그마 델타 변조기 및 그 애플리케이션{SIGMA-DELTA MODULATOR INCLUDING TRUNCATION AND APPLICATIONS THEREOF}
본 출원은 2009년 3월 25일에 제출되고 발명의 명칭이 "고속 애플리케이션용 개선된 델타 시그마 변조기(Improved Delta Sigma Modulators for High Speed Applications)"인 미국 가출원 번호 61/163,182의 우선권을 주장한다. 본 가출원은 참고로 여기에 포함된다.
본 발명은 전자공학 분야에 관한 것이다.
시그마 델타 변조기는 통상 합산된 영역이 입력 신호를 나타내는 펄스를 생성하는데 사용된다. 생성된 펄스는 그 폭 또는 분리(separation)에 있어서 변경될 수 있다. 시그마 델타 변조기는 아날로그/디지털 변환기(ADC), 디지털/아날로그 변환기(DAC), 주파수 합성기, 스위치 모드 전원, 스위치 증폭기 및 모터 제어기를 포함하는 다양한 전자 부품에 존재한다.
도 1은 2차 시그마 델타 변조기(100)의 일 예를 나타낸다. 이 모듈은 입력 신호(A) 및 피드백 신호(F)를 결합하도록 구성된 결합기(105)를 포함한다. 결합된 신호(A 및 F)는 제1 적분기(110)에 의해 적분되어 출력(B)을 생성한다. 결합기(115)는 출력(B)과 피드백 신호(F)를 결합하는데 사용된다. 결합된 신호(B 및 F)는 제2 적분기(120)를 사용하여 적분되어 출력(C)을 생성하고, 이 출력(C)은 양자화기(125)를 사용하여 양자화되어 최종 출력(D)을 생성한다. 출력은 피드백 발생기(130)에 제공되어 피드백 신호(F)를 생성한다. 피드백 신호는 적분 및 양자화에 의해 도입된 잡음을 감소시키도록 구성된다.
1차, 3차 또는 그 이상의 차수의 시그마 델타 변조기는 종래 기술에 잘 알려져 있다. 1차 시그마 델타 변조기에서는 결합기(115) 및 적분기(120)가 생략되지만, 3차 시그마 델타 변조기에서는 추가의 결합기(115) 및 적분기(120)가 포함된다. 높은 차수의 이점은 결합기(115) 및 적분기(120)의 각 스테이지가 관심있는 주파수 대역 내의 잡음을 더 감소시키는 것이다. 높은 차수의 단점은 적분된 신호(예를 들어, 신호(B 및 C))를 나타내는데 필요한 비트의 수가 각 스테이지에서 더 높다는 것이다. 이것은 각각의 후속 결합기, 예를 들어, 결합기(115)에서 신호 결합을 수행하는데 필요한 시간 및 복잡성을 증가시킨다.
발명의 개요
본 발명의 다양한 실시예는 시그마 델타 변조기의 스테이지 사이의 신호를 나타내는데 사용되는 비트의 수를 감소시키는 시스템 및 방법을 포함한다. 이들 실시예는 하나 이상의 적분기의 출력의 절단(truncation)을 포함한다. 일반적으로, 이 절단은 하나 이상의 최하위 비트(LSB)의 제거를 포함한다. 선택적으로, 절단은, 절단될 신호와 재결합하는 피드백 신호를 생성하는데 하나 이상의 LSB가 사용되는 피드백 프로세스를 통해 수행된다.
본 발명의 시그마 델타 변조기는 스위치 전력 증폭기, 디지털/아날로그 변환기 등에 사용될 수 있다. 본 발명의 임의의 실시예는 고주파 디지털 입력을 필요로 하는 애플리케이션 내의 종래의 시그마 델타 변조기 대신에 사용된다.
본 발명의 다양한 실시예는 적어도 제1 결합기 및 제1 적분기를 포함하는 제1 변조 스테이지 - 상기 제1 결합기는 입력 신호 및 제1 피드백 신호를 결합하도록 구성되고, 상기 제1 적분기는 상기 제1 결합기의 출력을 적분하여 제1 멀티비트 출력을 생성하도록 구성됨 -, 상기 제1 멀티비트 출력을 수신하고 상기 제1 멀티비트 출력으로부터 최하위 비트를 절단하도록 구성된 제1 절단 스테이지, 적어도 제2 결합기 및 제2 적분기를 포함하는 제2 변조 스테이지 - 상기 제2 결합기는 상기 제1 변조 스테이지의 절단 출력과 제2 피드백 신호를 결합하도록 구성되고 상기 제2 적분기는 상기 제2 결합기의 출력을 적분하여 제2 멀티비트 출력을 생성하도록 구성됨 -, 및 상기 제1 피드백 신호 및 제2 피드백 신호를 생성하도록 구성된 피드백 발생기를 포함하는 시그마 델타 변조기 회로를 포함한다.
본 발명의 다양한 실시예는 입력 신호를 수신하고 멀티비트 출력을 생성하도록 구성되는 제1 시그마 델타 변조기 스테이지, 상기 제1 시그마 델타 변조기 스테이지를 사용하여 생성된 입력 신호를 수신하도록 구성되는 제2 시그마 델타 변조기 스테이지, 상기 제1 시그마 델타 변조기 스테이지 및 상기 제2 시그마 델타 변조기 스테이지 사이에 배치되고, 상기 멀티비트 출력을 수신하고, 상기 제2 시그마 델타 변조기에 절단된 멀티비트 출력을 제공하기 전에 상기 멀티비트 출력의 최하위 비트 중의 적어도 하나를 절단하는 제1 절단 스테이지, 및 양자화기의 출력 및 상기 제1 시그마 델타 변조기 스테이지 사이의 피드백 루프에 이득을 제공하도록 구성된 피드백 발생기를 포함하는 전력 증폭기를 포함한다.
본 발명의 다양한 실시예는 신호를 수신하는 단계, 상기 수신된 신호를 제1 피드백 신호와 결합하여 제1 결합 신호를 생성하는 단계, 상기 제1 결합 신호를 적분하여 제1 멀티비트 출력을 생성하는 단계, 상기 제1 멀티비트 출력을 절단하는 단계, 상기 절단된 제1 멀티비트 출력을 제2 피드백 신호와 결합하여 제2 결합 신호를 생성하는 단계, 상기 제2 결합 신호를 적분하여 제2 멀티비트 출력을 생성하는 단계, 상기 제2 멀티비트 출력 또는 상기 제2 멀티비트 출력을 이용하여 생성된 출력을 양자화하여 양자화 신호를 생성하는 단계, 및 상기 양자화 신호를 이용하여 상기 제1 피드백 신호 및 상기 제2 피드백 신호를 생성하는 단계를 포함하는 방법을 포함한다.
도 1은 종래 기술의 2-스테이지 시그마 델타 변조기를 나타내는 도면.
도 2는 본 발명의 다양한 실시예에 따른 멀티스테이지 시그마 델타 변조기를 나타내는 도면.
도 3은 본 발명의 다양한 실시예에 따른 절단 회로를 나타내는 도면.
도 4는 본 발명의 다양한 실시예에 따른 2차 절단 회로를 나타내는 도면.
도 5는 본 발명의 다양한 실시예에 따른 방법을 나타내는 도면.
도 6은 본 발명의 다양한 실시예에 따른 2개의 입력을 갖는 결합기를 포함하는 회로를 나타내는 도면.
시그마 델타 변조기에서, 수신된 입력 신호는 결합기를 이용하여 피드백 신호와 결합된다. 결합기의 출력은 결합기의 출력의 적분을 나타내는 멀티비트 값을 출력하도록 구성된 적분기에 의해 수신된다. 다양한 실시예에서, 멀티비트 값은 2, 3, 4 또는 그 이상의 비트를 포함한다. 비트 중의 하나는 부호 비트로서 지정될 수 있다. 멀티비트 출력은 2의 보수 포맷일 수 있다. 적분기의 출력은 입력보다 더 많은 비트를 포함한다.
멀티스테이지 시그마 델타 변조기의 각 스테이지는 결합기 및 적분기를 포함한다. 따라서, 각 스테이지는 멀티비트 출력을 갖는다. 종래 기술의 시그마 델타 변조기에서는, 각 스테이지의 출력은 그 스테이지에 의해 수신된 신호보다 더 많은 수의 비트를 포함한다. 결과적으로, 각각의 후속 스테이지는 더 많은 수의 비트를 처리하도록 구성되어야 한다. 반대로, 본 발명의 다양한 실시예에서는, 멀티스테이지 시그마 델타 변조기의 스테이지 중의 하나 이상은 멀티스테이지 시그마 델타 변조기의 다음 스테이지로 비트를 제공하기 전에 적분기로부터 수신된 비트의 수를 감소시키도록 구성된 절단기를 더 포함한다. 일반적으로, 절단기는 적분기 출력의 최하위 비트 또는 비트들(LSB)을 제거한다. 따라서, 다음 스테이지에 의해 수신된 비트의 수는 이전 스테이지의 적분기에 의해 생성된 것보다 적다.
도 2는 본 발명의 다양한 실시예에 따른 멀티스테이지 시그마 델타 변조기(200)를 나타낸다. 시그마 델타 변조기(200)는 3개의 시그마 델타 스테이지 사이에 절단기를 포함한다. 그러나, 본 발명의 다른 실시예는 2, 4 또는 그 이상의 시그마 델타 스테이지를 포함한다. 절단기는 이들 시그마 델타 스테이지의 일부 또는 전부 사이에 포함될 수 있다. 절단기의 각각은 선행하는 시그마 델타 스테이지의 출력으로부터 하나 이상의 비트를 제거하도록 구성된다.
특히, 시그마 델타 변조기(200)는 신호를 수신하도록 구성된 입력(205), 복수의 결합기(210)(각각 210A 내지 210C), 복수의 적분기(215)(각각 215A 내지 215C), 및 복수의 절단기(220)(각각 220A 내지 220B)를 포함한다. 시그마 델타 변조기(200)는 출력(230)에서 신호를 생성하도록 구성된 양자화기(225)를 더 포함한다. 출력(230)에서의 신호는 결합기(210)에 제공되는 하나 이상의 피드백 신호(F)를 생성하는 피드백 발생기(235)에 의해 사용된다.
임의의 실시예에서, 결합기(210A 내지 210C)는 2 이상의 신호를 가산하도록 구성된 가산기를 포함한다. 고주파 신호가 수신되는 애플리케이션에서, 결합기(210A 내지 210C)는 일반적으로 수신된 신호의 주파수보다 높은 주파수(예를 들어 2x 또는 4x)에서 동작하도록 구성되어 신호가 오버샘플링되도록 한다. 다양한 실시예에서, 결합기(210A)는 적어도 100 MHZ, 500 MHZ, 1 GHz, 2 GHz, 4 GHz 또는 10 GHz 또는 100 MHz 미만의 입력 신호를 처리하도록 구성된다.
결합기(210A 내지 210C)의 다른 멤버는 선택적으로 상이한 수의 비트를 수신하도록 구성된다. 예를 들어, 다양한 실시예에서, 결합기(210A)는 1 비트를 수신하도록 구성되고, 결합기(210B 및 210C)는 각각 1, 2, 4 또는 그 이상의 비트를 수신하도록 구성될 수 있다. 다른 곳에서 설명한 바와 같이, 결합기(210A 내지 210C)에 의해 수신된 비트의 수는 절단기(220A 및 220B)의 구성에 의존한다. 결합기(210B)는 선택적으로 결합기(210A)와 동일한 수의 비트를 수신하도록 구성된다. 마찬가지로, 결합기(210C)는 선택적으로 결합기(210B)와 동일한 수의 비트를 수신하도록 구성된다.
임의의 실시예에서, 결합기(210A 내지 210C) 중의 하나 이상은 최대 샘플링 주파수를 위해 구성된 가산기를 포함한다. 예를 들어, 2개의 입력을 갖는 가산기의 샘플링 주파수는 일반적으로 2개보다 많은 입력을 갖는 가산기보다 크고, 다른 팩터는 일정하다. 또한, 2개보다 많은 입력을 갖는 가산기는 2개의 입력을 각각 갖는 가산기들의 직렬 접속으로 대체될 수 있다. 예를 들어, 가산기 중의 하나가 부호 비트의 역(inverse)을 출력하도록 구성된 특수 "가산기"이면 하기의 표에 도시된 변환이 달성될 수 있다.
[표 1]
X0 -> Y0
X1 -> Y1
X2 -> Y2
X3 -> Y2
부호 비트 -> (반전) -> Y4
피드백 비트 -> 새로운 부호 비트
특수 가산기는 (캐리(carry) 비트 이외의) 최상위 비트를 포함하는, 다른 곳에 기재된, 절단기(220)의 출력의 일부에 사용된다. 절단기(220)의 캐리 비트는 또다른 2-입력 가산기를 이용한 특수 가산기의 출력과 결합된다. 이 구성의 예는 예를 들어 도 6과 관련하여 다른 곳에 제공된다.
적분기(215A 내지 215C)는 결합기(210A 내지 210C)의 출력을 각각 수신하여 시간에 따라 이들 출력을 적분하고 적분 결과를 나타내는 멀티비트 출력을 생성한다. 적분기(215A 내지 215C)의 각각의 복잡성은 부분적으로 그들의 입력에서 수신된 비트의 수에 의존한다. 많은 수의 비트는 좀 더 많은 복잡성을 요구하고 더 큰 정확성을 제공한다. 적분기(215A 내지 215C)는 종래 기술의 시그마 델타 변조기에 사용되는 적분기 회로 중의 임의의 것을 포함할 수 있다. 적분기(215A 내지 215C)의 출력의 부호는 선택적으로 최상위 비트에 저장된다. 임의의 실시예에서, 적분기(215A)는 적어도 6 비트의 입력을 수신하도록 구성된다.
절단기(220A 및 220B)는 적분기(215A 및 215B)의 출력을 절단하도록 구성된다. 특히, 절단기는 적분기(215A 및 215B)의 출력으로부터 하나 이상의 최하위 비트를 제거하도록 구성된다. 다양한 실시예에서, 제거된 비트의 수는 1, 2, 3, 4 또는 그 이상이다. 절단기(220A)에 의해 제거된 비트의 수는 선택적으로 절단기(220B)에 의해 제거된 비트의 수와 다르다. 다른 곳에서 설명하는 바와 같이, 절단기(220A 및 220B)는 선택적으로 제거된 비트가 절단기의 입력에서 잡음을 감소시키는데 사용되는 피드백 루프를 포함한다.
양자화기(225)는 적분기(215C)의 출력을 양자화하도록 구성된다. 양자화기(225)는 10진 또는 2의 보수 입력을 처리하도록 구성될 수 있다. 양자화기(225)는 종래 기술의 시그마 델타 변조기에 사용되는 양자화기 중의 임의의 것을 포함한다. 양자화기(225)는 1 비트 또는 1 비트보다 많은 비트를 출력하도록 구성될 수 있다.
피드백 발생기(235)는 양자화기(225)의 출력을 사용하여 하나 이상의 피드백 신호(F)를 생성하고 이들 피드백 신호를 결합기(210A 내지 210C)에 제공하도록 구성된다. 결합기(210A 내지 210C)에 제공된 피드백 신호는 다를 수도 있고 같은 수도 있다. 피드백 발생기(235)는 선택적으로 비단일(non-unitary) 이득, 즉, 1이 아닌 이득을 제공하도록 구성된다. 예를 들어, 임의의 실시예에서, 피드백 발생기(235)는 결합기(210A)로의 피드백에 대략 1.6x 또는 4 dB의 이득을 제공하도록 구성된다. 이 이득은 절단기(220A 및 220B)에 의한 최하위 비트의 제거를 보상하고, 결과적으로 시스템을 안정화시킨다. 다른 실시예에서, 이 이득은 1 및 2 사이일 수 있다. 각 스테이지에서의 피드백 루프 이득은 일반적으로 동일하다.
도 3은 절단기(220)의 실시예를 나타낸다. 절단기(220)는 입력(310)에서 적분기(215) 중의 하나로부터의 신호를 수신한다. 신호는 결합기(210D)에서 수신된다. 결합기(210D)는 동작에 있어서 결합기(210A 내지 210C)와 유사하다. 결합기(210)의 출력(315)에서, m+n 비트를 포함하는 신호가 생성된다. 이들 비트 중에서, n 개의 최하위 비트(LSB)는 피드백 회로(320)를 포함하는 피드백 루프로 향한다. 다양한 실시예에서, 비트(n)의 수는 1, 2, 3, 4 또는 그 이상이다. 나머지 m 비트는 절단기(220)의 출력으로서 제공된다. 피드백 회로(320)는 n 비트에 의해 표현되는 값의 부호를 변경하도록 구성된다. 이 부호의 변화는 n 비트에 의해 표현된 값에 -1를 곱한 것과 동등하다. 수신된 신호와 결합기(210) 내의 최하위 비트의 반전을 결합함으로써, 이들 비트는 수신된 신호로부터 제거된다.
도 4는 절단기(220)의 다른 실시예를 나타낸다. 이들 실시예는, 최하위 비트가 먼저 제1 피드백 회로(320)를 사용하여 -1과 승산되고 제1 결합기(210E)에서 최하위 비트 중의 2 이상의 비트와 결합되는 2차 절단을 포함한다. 결합기(210E)는 또한 증폭기(410)를 통과한 최하위 비트의 카피를 수신하도록 구성된다. 임의의 실시예에서, 증폭기(410)는 대략 2의 이득을 갖는다. 결합기(210)는 여기에 기재된 다른 결합기(210)와 유사한 방식으로 동작하도록 구성된다. 결합기(210E)의 출력은 다음에 제2 피드백 회로(320)를 이용하여 -1과 승산된다. 제2 피드백 회로(320)의 출력은 결합기(210D)로의 피드백 신호로서 제공된다.
도 5는 본 발명의 다양한 실시예에 따른 방법을 나타낸다. 신호 수신 단계(505)에서, 입력(205)에서 신호를 수신한다. 이 신호는 디지털일 수 있다. 신호 결합 단계(510)에서, 결합기(210A)는 신호 수신 단계(505)에서 수신된 신호와 피드백 발생기(235)를 이용하여 발생된 피드백을 결합하는데 사용된다. 다른 곳에 기재된 바와 같이, 이 결합은 일반적으로 수신된 신호의 오버샘플링을 초래하는 주파수에서 수행된다. 예를 들어, 임의의 실시예에서, 결합기(210A)는 나이퀴스트(Nyquist) 주파수의 4배에서 수신된 신호를 샘플링하도록 구성된다.
적분 단계(515)에서, 적분기(215A)는 결합기(210A)의 출력을 적분하여 멀티비트 출력을 생성하는데 사용된다. 적분기(215A)의 출력은 일반적으로 적분기(215A)의 입력보다 많은 수의 비트를 포함한다. 적분기(215A)(및 215B 및 215C)에 의해 수행되는 적분은 입력에서 수신된 신호가 피드백 루프를 통해 적분된 출력에 의존하다는 점에서 반복된다.
절단 단계(520)에서, 하나 이상의 최하위 비트는 절단기(220A)를 이용하여 적분기(215A)의 멀티비트 출력으로부터 제거된다. 이 프로세스는 선택적으로 절단기(220A) 내의 결합기로의 피드백 루프 내의 하나 이상의 최하위 비트를 이용하는 것을 포함한다. 이 피드백은 절단 프로세스와 관련된 잡음을 감소시킨다.
신호 결합 단계(525)에서, 절단기(220A)의 출력은 결합기(210)를 사용하여 피드백 신호와 결합된다. 신호 결합 단계(525)는 신호 결합 단계(510)와 유사한 방식으로 수행된다.
적분 단계(530)에서, 결합기(210B)의 출력은 적분기(215B)를 이용하여 적분되어 멀티비트 출력을 생성한다. 적분 단계(530)는 적분 단계(515)와 유사한 방식으로 수행된다. 적분기(215B)의 출력은 적분기(215A)의 출력보다 적거나, 동일하거나 더 많은 비트를 포함할 수 있다.
절단 단계(535)에서, 하나 이상의 최하위 비트는 절단기(220B)를 이용하여 적분기(215B)의 멀티비트 출력으로부터 제거된다. 이 프로세스는 선택적으로 절단기(220B) 내의 결합기로의 피드백 루프 내의 하나 이상의 최하위 비트를 이용하는 것을 포함한다. 임의의 실시예에서, 절단 단계(520)에 비하여 절단 단계(535)에서 더 많은 수의 비트가 제거된다. 예를 들어, 2개의 비트가 절단 단계(520)에서 절단될 수 있는 반면에, 4개의 비트가 절단 단계(535)에서 제거될 수 있다.
신호 결합 단계(540)에서, 절단기(220B)의 출력은 결합기(210C)를 이용하여 피드백 신호와 결합된다. 신호 결합 단계(540)는 결합 단계(525)와 유사한 방식으로 수행된다.
적분 단계(545)에서, 결합기(210C)의 출력은 적분기(215C)를 이용하여 적분된다. 적분 단계(545)는 적분 단계(530)와 유사한 방식으로 수행된다. 단계(535, 540 및 545)는 도 2에 도시된 더 작은 시그마 델타 스테이지를 포함하는 시스템에서 선택적이다. 예를 들어, 실시예는 결합기(210B), 적분기(215B) 및 절단기(220B)를 포함하지 않을 수 있다. 이들 실시예에서, 절단기(220A)의 출력은 결합기(210)에 의해 수신된다. 마찬가지로, 단계(535, 540 및 545)의 추가 발생이 추가의 시그마 델타 스테이지를 포함하는 시스템에서 수행될 수 있다.
양자화 단계(550)에서, 적분기(215C)의 출력은 양자화기(225)를 이용하여 양자화된다. 양자화기의 출력은 선택적으로 1 비트이다. 피드백 단계(555)에서, 양자화기(225)의 출력은 피드백 발생기(235)를 사용하여 피드백 신호(들)를 생성하는데 사용된다. 이들 피드백 신호는 결합기(210A), 결합기(210B) 및 결합기(210C)에 제공된다. 임의의 실시예에서, 피드백 단계(555)는 피드백 신호에 이득을 제공하는 것을 포함한다. 제공될 수 있는 이득 값의 예는 다른 곳에서 언급되었다. 피드백 단계(555)에서 생성된 패드백은 적분 및/또는 결합 단계에 의해 도입된 잡음을 감소시키도록 구성된다.
도 6은 본 발명의 다양한 실시예에 따라 2개의 가산기 (신호) 입력을 각각 갖는 결합기(210D, 210C, 210F)를 포함하는 회로를 나타낸다. 임의의 실시예에서, 이 회로는 도 2에 도시된 회로의 부분집합이다. 인버터(610)와 결합한 결합기(210F)는 표 1에 도시된 전달 함수를 달성하도록 구성된 특수 가산기를 포함한다. 이 회로에서, n+m 비트를 포함하는 입력은 적분기(215B)로부터 수신된다. 이 입력은 n 및 m 비트로 분할된다. 최하위 비트(n)는 절단기(220B) 내의 결합기(210D)의 2 입력 실시예로 향한다. 이 결합기의 캐리(carry) 비트는 절단기(220B)의 출력으로서 제공된다. m개의 최상위 비트는 2-입력 특수 가산기에 제공된다. 특수 가산기의 출력 및 캐리 비트는 결합기(210C)에서 결합된다. 유사한 회로가 본 발명의 실시예에서 사용될 수 있다. 일반적으로, n의 값은 1이다.
몇 개의 실시예가 특별히 기재되고 설명되었다. 그러나, 다양한 변형 및 변경이 사상 및 의도된 범위를 벗어나지 않고 첨부된 청구범위 내에 있고 상술한 사상에 의해 커버된다. 예를 들어, 개시된 시그마 델타 변조기는 전력 증폭기에 포함될 수 있다. 임의의 실시예에서, 출력(230)에서 제공되는 신호는 안테나에 제공되고 양자화기(225)는 이 안테나의 임피던스를 매칭하도록 구성된다.
여기에 기재된 실시예는 본 발명을 설명하기 위한 것이다. 본 발명의 이들 실시예는 도면을 참조하여 설명함에 따라, 기재된 방법 및/또는 특정 구조의 다양한 변형 또는 적응은 당업자에게 자명한 것이다. 본 발명의 사상에 의존하고 기술을 발전시키는 변형, 적응 또는 변경은 본 발명의 사상과 범위 내에 있는 것으로 간주된다. 그러므로, 본 발명은 기재된 실시예에 한정되지 않는 것으로 이해되므로, 이들 설명과 도면은 제한적인 의미로 간주되어서는 안된다.

Claims (26)

  1. 시그마 델타 변조기 회로로서,
    적어도 제1 결합기 및 제1 적분기를 포함하는 제1 변조 스테이지 - 상기 제1 결합기는 입력 신호 및 제1 피드백 신호를 결합하도록 구성되고, 상기 제1 적분기는 상기 제1 결합기의 출력을 적분하여 제1 멀티비트 출력을 생성하도록 구성됨 -;
    상기 제1 멀티비트 출력을 수신하고 상기 제1 멀티비트 출력으로부터 최하위 비트를 절단(truncate)하도록 구성된 제1 절단 스테이지;
    적어도 제2 결합기 및 제2 적분기를 포함하는 제2 변조 스테이지 - 상기 제2 결합기는 상기 제1 변조 스테이지의 절단 출력과 제2 피드백 신호를 결합하도록 구성되고, 상기 제2 적분기는 상기 제2 결합기의 출력을 적분하여 제2 멀티비트 출력을 생성하도록 구성됨 -; 및
    상기 제1 피드백 신호 및 제2 피드백 신호를 생성하도록 구성된 피드백 발생기
    를 포함하는 시그마 델타 변조기 회로.
  2. 제1항에 있어서, 상기 제1 결합기는 상기 입력 신호를 샘플링하도록 구성되고, 상기 입력 신호는 적어도 4 GHz의 주파수인 시그마 델타 변조기 회로.
  3. 제1항 또는 제2항에 있어서, 상기 제1 절단 스테이지는 상기 제1 멀티비트 출력으로부터 2개의 비트를 절단하도록 구성되는 시그마 델타 변조기 회로.
  4. 제1항, 제2항 또는 제3항에 있어서, 상기 제1 절단 스테이지는 2차 절단 스테이지인 시그마 델타 변조기 회로.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1 절단 스테이지는 상기 최하위 비트를 이용하여 피드백을 생성하도록 구성된 피드백 루프를 포함하는 시그마 델타 변조기 회로.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제1 피드백 신호는 상기 제2 피드백 신호와 다른 시그마 델타 변조기 회로.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 제1 피드백 신호는 대안적으로 상기 입력 신호의 상이한 비트들과 결합되는 시그마 델타 변조기 회로.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 제2 변조 스테이지를 사용하여 생성된 신호를 양자화하도록 구성되는 양자화기를 더 포함하는 시그마 델타 변조기 회로.
  9. 제8항에 있어서, 상기 피드백 발생기는 상기 양자화기의 출력을 이용하여 상기 피드백 신호를 생성하도록 구성되는 시그마 델타 변조기 회로.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 피드백 발생기는 상기 제1 변조 스테이지, 상기 양자화기 및 상기 피드백 발생기를 포함하는 피드백 루프에서 대략 1.6의 이득을 야기하도록 구성되는 시그마 델타 변조기 회로.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 피드백 발생기는 상기 제1 변조 스테이지를 포함하는 피드백 루프에서 1 및 2 사이의 이득을 생성하도록 구성되는 시그마 델타 변조기 회로.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 제1 결합기 및 상기 제1 절단 스테이지는 2 신호 입력만을 각각 갖는 가산기들을 포함하는 시그마 델타 변조기 회로.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 제2 변조 스테이지 및 상기 양자화기 사이에 배치되고 적어도 제3 결합기 및 제3 적분기를 포함하는 제3 변조 스테이지 - 상기 제3 결합기는 상기 제2 변조 스테이지로부터 수신된 신호 및 상기 피드백 발생기로부터의 제3 피드백 신호를 결합하도록 구성되고, 상기 제3 적분기는 상기 제1 결합기의 출력을 적분하여 제3 멀티비트 출력을 생성하도록 구성됨 -; 및
    상기 제3 멀티비트 출력을 수신하고, 상기 제3 멀티비트 출력으로부터 최하위 비트를 절단하고, 상기 절단된 제3 멀티비트 출력을 상기 양자화기에 제공하도록 구성된 제2 절단 스테이지
    를 더 포함하는 시그마 델타 변조기 회로.
  14. 제13항에 있어서, 상기 제2 절단 스테이지는 상기 제3 멀티비트 출력으로부터 2보다 많은 비트를 절단하도록 구성되는 시그마 델타 변조기 회로.
  15. 제13항 또는 제14항에 있어서, 상기 제3 적분기는 제1 적분기가 동작하는 주파수의 2배 이하의 주파수에서 동작하도록 구성되는 시그마 델타 변조기 회로.
  16. 전력 증폭기로서,
    입력 신호를 수신하고 멀티비트 출력을 생성하도록 구성되는 제1 시그마 델타 변조기 스테이지;
    상기 제1 시그마 델타 변조기 스테이지를 사용하여 생성된 입력 신호를 수신하도록 구성되는 제2 시그마 델타 변조기 스테이지;
    상기 제1 시그마 델타 변조기 스테이지 및 상기 제2 시그마 델타 변조기 스테이지 사이에 배치되고, 상기 멀티비트 출력을 수신하고, 상기 제2 시그마 델타 변조기에 절단된 멀티비트 출력을 제공하기 전에 상기 멀티비트 출력의 최하위 비트 중의 적어도 하나를 절단하도록 구성되는 제1 절단 스테이지; 및
    상기 양자화기의 출력 및 상기 제1 시그마 델타 변조기 스테이지 사이의 피드백 루프에 이득을 제공하도록 구성되는 피드백 발생기
    를 포함하는 전력 증폭기.
  17. 제16항에 있어서, 상기 이득은 상기 절단 스테이지에 의해 수행된 절단을 보상하여 회로가 안정 상태에서 동작하도록 구성되는 전력 증폭기.
  18. 제16항 또는 제17항에 있어서, 상기 이득은 대략 1.6인 전력 증폭기.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서, 제3 시그마 델타 변조기 스테이지 및 제2 절단 스테이지를 더 포함하고, 상기 제2 절단 스테이지는 상기 제2 시그마 델타 변조기 스테이지 및 상기 제3 시그마 델타 변조기 스테이지 사이에 배치되고 상기 제2 시그마 델타 변조기 스테이지의 출력의 최하위 비트 중의 적어도 하나를 절단하도록 구성되는 전력 증폭기.
  20. 제19항에 있어서, 상기 제2 절단 스테이지는 상기 제1 절단 스테이지보다 더 많은 수의 비트를 절단하도록 구성되는 전력 증폭기.
  21. 제16항 내지 제19항 중 어느 한 항에 있어서, 상기 제1 시그마 델타 변조기는 하나보다 많은 비트를 포함하는 병렬 디지털 신호를 수신하도록 구성되는 전력 증폭기.
  22. 제16항 내지 제20항 중 어느 한 항에 있어서, 상기 제1 시그마 델타 변조기 및 상기 제2 시그마 델타 변조기를 이용하여 생성된 신호를 양자화하도록 구성되는 양자화기를 더 포함하는 전력 증폭기.
  23. 제16항 내지 제22항 중 어느 한 항에 있어서, 상기 회로는 전력 증폭기로서 동작하도록 구성되는 전력 증폭기.
  24. 제23항에 있어서, 안테나에 상기 전력 증폭기를 결합시키도록 구성되는 아날로그 필터를 더 포함하는 전력 증폭기.
  25. 신호를 수신하는 단계;
    상기 수신된 신호를 제1 피드백 신호와 결합하여 제1 결합 신호를 생성하는 단계;
    상기 제1 결합 신호를 적분하여 제1 멀티비트 출력을 생성하는 단계;
    상기 제1 멀티비트 출력을 절단하는 단계;
    상기 절단된 제1 멀티비트 출력을 제2 피드백 신호와 결합하여 제2 결합 신호를 생성하는 단계;
    상기 제2 결합 신호를 적분하여 제2 멀티비트 출력을 생성하는 단계;
    상기 제2 멀티비트 출력, 또는 상기 제2 멀티비트 출력을 이용하여 생성된 출력을 양자화하여 양자화 신호를 생성하는 단계; 및
    상기 양자화 신호를 이용하여 상기 제1 피드백 신호 및 상기 제2 피드백 신호를 생성하는 단계
    를 포함하는 방법.
  26. 제25항에 있어서,
    상기 제2 멀티비트 출력을 절단하는 단계;
    상기 절단된 제2 멀티비트 출력을 제3 피드백 신호와 결합하여 제3 결합 신호를 생성하는 단계; 및
    상기 제3 결합 신호를 적분하는 단계
    를 더 포함하는 방법.
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