JPH05167452A - ディジタル／アナログ変換用ノイズシェーピング方法及び回路 - Google Patents
ディジタル／アナログ変換用ノイズシェーピング方法及び回路Info
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- JPH05167452A JPH05167452A JP32912791A JP32912791A JPH05167452A JP H05167452 A JPH05167452 A JP H05167452A JP 32912791 A JP32912791 A JP 32912791A JP 32912791 A JP32912791 A JP 32912791A JP H05167452 A JPH05167452 A JP H05167452A
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Abstract
(57)【要約】
【目的】 本発明の目的は１サンプリング時間内に、直
列に動作しなければならない加算器の段数を低減し、低
速な論理回路にも適用可能なＤ／Ａ変換用ノイズシェー
ピング方法及び回路を提供することである。 【構成】 本発明は出力信号を１サンプリング遅延させ
る第１の遅延手段２と、遅延された信号を入力信号から
減算する第１の減算手段１と、その減算結果を積分し、
第１の積分出力を得る第１の積分手段３と、第１の積分
出力を１サンプリング遅延させる第２の遅延手段４と、
入力信号より１サンプリング遅延した積分出力を減算す
る第２の減算手段５と、第２の減算手段５の結果を積分
し、第２の積分出力を得る第２の積分手段６と、第１の
積分出力と第２の積分出力を加算する加算手段７と、そ
の結果を量子化し、出力信号として出力する量子化手段
８とを有する。
列に動作しなければならない加算器の段数を低減し、低
速な論理回路にも適用可能なＤ／Ａ変換用ノイズシェー
ピング方法及び回路を提供することである。 【構成】 本発明は出力信号を１サンプリング遅延させ
る第１の遅延手段２と、遅延された信号を入力信号から
減算する第１の減算手段１と、その減算結果を積分し、
第１の積分出力を得る第１の積分手段３と、第１の積分
出力を１サンプリング遅延させる第２の遅延手段４と、
入力信号より１サンプリング遅延した積分出力を減算す
る第２の減算手段５と、第２の減算手段５の結果を積分
し、第２の積分出力を得る第２の積分手段６と、第１の
積分出力と第２の積分出力を加算する加算手段７と、そ
の結果を量子化し、出力信号として出力する量子化手段
８とを有する。
Description
【０００１】
【産業上の利用分野】本発明はディジタル／アナログ変
換用ノイズシェーピング方法及びその回路に係り、特
に、多ビットで入力されるディジタル信号をアナログ信
号に変換するディジタル／アナログ（以下Ｄ／Ａ）変換
器において、多ビットで入力されたディジタル信号を低
ビット信号に量子化し、量子化の際に発生する量子化雑
音を信号帯域以外に強く分布させ、信号帯域内の量子化
雑音を小さくするノイズシェーピング回路を用い、ノイ
ズシェーピング回路と低分解能のＤ／Ａ変換器を用い、
高精度・高分解能のＤ／Ａ変換器と同等の性能を得るノ
イズシェーピング形のＤ／Ａ変換器用ノイズシェーピン
グ方法及び回路に関する。
換用ノイズシェーピング方法及びその回路に係り、特
に、多ビットで入力されるディジタル信号をアナログ信
号に変換するディジタル／アナログ（以下Ｄ／Ａ）変換
器において、多ビットで入力されたディジタル信号を低
ビット信号に量子化し、量子化の際に発生する量子化雑
音を信号帯域以外に強く分布させ、信号帯域内の量子化
雑音を小さくするノイズシェーピング回路を用い、ノイ
ズシェーピング回路と低分解能のＤ／Ａ変換器を用い、
高精度・高分解能のＤ／Ａ変換器と同等の性能を得るノ
イズシェーピング形のＤ／Ａ変換器用ノイズシェーピン
グ方法及び回路に関する。
【０００２】
【従来の技術】図４は従来のΔ−Σ方式でノイズシェー
ピング特性を得るときのシグナルフローの例を示す
（「オーバーサンプリングＡ−Ｄ変換技術」日経ＢＰ
社）。同図は多ビットのディジタル信号が入力される入
力端子１０、入力信号より小さいビットのディジタル信
号が出力される出力端子１１、積分を行う積分器１２、
１３、量子化を行う量子化器１４、入力される信号につ
いて１サンプリング遅延を行う１サンプリングデレー１
５及び減算を行う減算器１７、１８より構成されるノイ
ズシェーピング回路の構成である。
ピング特性を得るときのシグナルフローの例を示す
（「オーバーサンプリングＡ−Ｄ変換技術」日経ＢＰ
社）。同図は多ビットのディジタル信号が入力される入
力端子１０、入力信号より小さいビットのディジタル信
号が出力される出力端子１１、積分を行う積分器１２、
１３、量子化を行う量子化器１４、入力される信号につ
いて１サンプリング遅延を行う１サンプリングデレー１
５及び減算を行う減算器１７、１８より構成されるノイ
ズシェーピング回路の構成である。
【０００３】図４のノイズシェーピング回路の動作を説
明する。多ビットのディジタルの入力信号Ｘが入力端子
１０より減算器１７に入力される。入力信号のビットよ
り小さいビットのディジタル信号の出力Ｙが１サンプリ
ングデレー１５に入力され、１サンプリング遅延され、
減算器１７に入力される。減算器１７は入力信号Ｘから
１サンプリング遅延された出力Ｙを減算し、積分器１２
に入力する。積分器１２は減算器１７の出力を積分し、
積分出力Ｎを減算器１８に入力する。さらに、出力Ｙの
１サンプリング遅延された信号も減算器１８に入力され
る。減算器１８は積分器１２で積分された出力Ｎから１
サンプリング遅延した出力Ｙを減算し、減算結果を積分
器１３に入力する。積分器１３は減算器１８から入力さ
れた減算結果を積分し、積分出力Ｍを量子化器１４に入
力する。量子化器１４は積分出力Ｍを量子化し、出力Ｙ
を出力する。
明する。多ビットのディジタルの入力信号Ｘが入力端子
１０より減算器１７に入力される。入力信号のビットよ
り小さいビットのディジタル信号の出力Ｙが１サンプリ
ングデレー１５に入力され、１サンプリング遅延され、
減算器１７に入力される。減算器１７は入力信号Ｘから
１サンプリング遅延された出力Ｙを減算し、積分器１２
に入力する。積分器１２は減算器１７の出力を積分し、
積分出力Ｎを減算器１８に入力する。さらに、出力Ｙの
１サンプリング遅延された信号も減算器１８に入力され
る。減算器１８は積分器１２で積分された出力Ｎから１
サンプリング遅延した出力Ｙを減算し、減算結果を積分
器１３に入力する。積分器１３は減算器１８から入力さ
れた減算結果を積分し、積分出力Ｍを量子化器１４に入
力する。量子化器１４は積分出力Ｍを量子化し、出力Ｙ
を出力する。
【０００４】図５は図４のノイズシェーピング回路を回
路図化したものである。入力端子１０に入力される信号
ＸはＮビットのディジタル信号である。出力端子１１か
ら出力される信号Ｙは入力信号のＮビットより小さいＫ
ビットのディジタル信号である。加算器１１７、１１
８、２３、２５はキャリー入力のあるＮビットの全加算
器である。この全加算器１１７、１１８はそれぞれ図４
の減算器１７、１８に対応する。図４の積算器１２を回
路で実現すると、全加算器２３と、Ｎビットの遅延フィ
リップ・フロップ（ＤＦＦ）２４で構成される。また、
積算器１３を回路で実現すると、全加算器２５とＮビッ
トのＤＦＦ２６で構成される。１サンプリングデレー１
５はＮビットのＤＦＦ１１５であり、ＤＦＦ１１５の後
段にＮビットのインバータ２２が設けられる。量子化器
１１４はＮビットを丸めてＫビットとして出力するもの
である。同図の各全加算器において、Ａ及びＢはデータ
入力端子、Ｓは出力端子、ＣＲはキャリー入力端子、Ｄ
ＦＦのＤはデータ入力端子、Ｏはデータ出力端子，Ｃは
クロック入力端子とする。
路図化したものである。入力端子１０に入力される信号
ＸはＮビットのディジタル信号である。出力端子１１か
ら出力される信号Ｙは入力信号のＮビットより小さいＫ
ビットのディジタル信号である。加算器１１７、１１
８、２３、２５はキャリー入力のあるＮビットの全加算
器である。この全加算器１１７、１１８はそれぞれ図４
の減算器１７、１８に対応する。図４の積算器１２を回
路で実現すると、全加算器２３と、Ｎビットの遅延フィ
リップ・フロップ（ＤＦＦ）２４で構成される。また、
積算器１３を回路で実現すると、全加算器２５とＮビッ
トのＤＦＦ２６で構成される。１サンプリングデレー１
５はＮビットのＤＦＦ１１５であり、ＤＦＦ１１５の後
段にＮビットのインバータ２２が設けられる。量子化器
１１４はＮビットを丸めてＫビットとして出力するもの
である。同図の各全加算器において、Ａ及びＢはデータ
入力端子、Ｓは出力端子、ＣＲはキャリー入力端子、Ｄ
ＦＦのＤはデータ入力端子、Ｏはデータ出力端子，Ｃは
クロック入力端子とする。
【０００５】図４の量子化器１４の量子化雑音をＱとす
ると、各回路はｚ関数により（１）〜（３）の式で表さ
れる。積分器１２の出力Ｎは、
ると、各回路はｚ関数により（１）〜（３）の式で表さ
れる。積分器１２の出力Ｎは、
【数１】 積分器１３の出力Ｍは、
【数２】 量子化器１４からの出力Ｙは、 Ｙ＝Ｍ＋Ｑ …（３） 上記の式を入力信号Ｘと出力信号Ｙについて解くと
（４）式となる。 Ｙ＝Ｘ＋（１−Ｚ-1）2 …（４） 式（４）の（１−Ｚ-1）は微分を示しており、出力Ｙは
入力Ｘと量子化雑音Ｑの２階微分したものの和であるこ
とが分かる。量子化雑音は、ホワイトに分布する雑音で
あるこが、これを微分した（１−Ｚ-1）2 Ｑは、低周波
領域では小さく、高周波領域では大きく分布する特性を
示す。これがノイズシェーピングであり、高周波領域の
雑音をフィルタで取り除き、低周波領域のみを取り出せ
ば、高精度な特性を得ることができる。
（４）式となる。 Ｙ＝Ｘ＋（１−Ｚ-1）2 …（４） 式（４）の（１−Ｚ-1）は微分を示しており、出力Ｙは
入力Ｘと量子化雑音Ｑの２階微分したものの和であるこ
とが分かる。量子化雑音は、ホワイトに分布する雑音で
あるこが、これを微分した（１−Ｚ-1）2 Ｑは、低周波
領域では小さく、高周波領域では大きく分布する特性を
示す。これがノイズシェーピングであり、高周波領域の
雑音をフィルタで取り除き、低周波領域のみを取り出せ
ば、高精度な特性を得ることができる。
【０００６】
【発明が解決しようとする課題】しかし、上記の従来の
ノイズシェーピング回路はついて、図４のように１サン
プリング時間内にＮビット全加算器を４段直列に動作し
なけらばならず、低速な論理回路に不向きである。特
に、従来の回路は論理回路を低電源電圧下で用いる場
合、処理速度が劣化するため、不向きであるという問題
がある。
ノイズシェーピング回路はついて、図４のように１サン
プリング時間内にＮビット全加算器を４段直列に動作し
なけらばならず、低速な論理回路に不向きである。特
に、従来の回路は論理回路を低電源電圧下で用いる場
合、処理速度が劣化するため、不向きであるという問題
がある。
【０００７】本発明は上記の点に鑑みなされたもので、
従来の２次Δ−Σ方式のノイズシェーピングと同等の特
性を得ることができ、全加算器の動作をパイプライン化
させ、１サンプリング時間内に直列に動作しなければな
らない加算器の段数を低減し、低速な論理回路にも適用
可能なディジタル／アナログ変換用ノイズシェーピング
方法及び回路を提供することを目的とする。
従来の２次Δ−Σ方式のノイズシェーピングと同等の特
性を得ることができ、全加算器の動作をパイプライン化
させ、１サンプリング時間内に直列に動作しなければな
らない加算器の段数を低減し、低速な論理回路にも適用
可能なディジタル／アナログ変換用ノイズシェーピング
方法及び回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】量子化された出力信号の
１サンプリング遅延された信号を入力信号より減算し、
積分して第１の積分結果を得、１サンプリング遅延され
た第１の積分結果から出力信号の１サンプリング遅延さ
れた信号を減算し、積分して第２の積分結果を得、第１
の積分結果と第２の積分結果を加算して加算結果を得、
加算結果を量子化して出力する。
１サンプリング遅延された信号を入力信号より減算し、
積分して第１の積分結果を得、１サンプリング遅延され
た第１の積分結果から出力信号の１サンプリング遅延さ
れた信号を減算し、積分して第２の積分結果を得、第１
の積分結果と第２の積分結果を加算して加算結果を得、
加算結果を量子化して出力する。
【０００９】また、図１は本発明の原理構成図である。
量子化された出力信号を１サンプリング遅延させる第１
の遅延手段２と、第１の遅延手段２により遅延された信
号を入力端子１０より入力された入力信号から減算し、
第１の減算結果を得る第１の減算手段１と、第１の減算
結果を積分し、第１の積分出力を得る第１の積分手段３
と、第１の積分出力を１サンプリング遅延させる第２の
遅延手段４と、入力信号より１サンプリング遅延した積
分出力を減じ、第２の減算結果を得る第２の減算手段５
と、第２の減算結果を積分し、第２の積分出力を得る第
２の積分手段６と、第１の積分出力と第２の積分出力を
加算し、加算結果を得る加算手段７と、加算結果を量子
化し、量子化雑音を出力信号として出力する量子化手段
８とを有する。
量子化された出力信号を１サンプリング遅延させる第１
の遅延手段２と、第１の遅延手段２により遅延された信
号を入力端子１０より入力された入力信号から減算し、
第１の減算結果を得る第１の減算手段１と、第１の減算
結果を積分し、第１の積分出力を得る第１の積分手段３
と、第１の積分出力を１サンプリング遅延させる第２の
遅延手段４と、入力信号より１サンプリング遅延した積
分出力を減じ、第２の減算結果を得る第２の減算手段５
と、第２の減算結果を積分し、第２の積分出力を得る第
２の積分手段６と、第１の積分出力と第２の積分出力を
加算し、加算結果を得る加算手段７と、加算結果を量子
化し、量子化雑音を出力信号として出力する量子化手段
８とを有する。
【００１０】
【作用】本発明は第１の積分の出力に対して１サンプリ
ング遅延された出力信号との差をとり、第１の積分の出
力と第２の積分の出力を加算することにより、加算（減
算）を行う処理を分離するためパイプライン動作が可能
となり、１サンプリング時間内で動作する加算器の段数
も少なくなる。
ング遅延された出力信号との差をとり、第１の積分の出
力と第２の積分の出力を加算することにより、加算（減
算）を行う処理を分離するためパイプライン動作が可能
となり、１サンプリング時間内で動作する加算器の段数
も少なくなる。
【００１１】
【実施例】図２は本発明の一実施例のノイズシェーピン
グ回路のシグナルフローを示す図である。同図中、図３
と同一構成部分には同一符号を付しその説明を省略す
る。図２中、図３に付加された回路は、加算器１９、１
サンプリングデレー１６である。
グ回路のシグナルフローを示す図である。同図中、図３
と同一構成部分には同一符号を付しその説明を省略す
る。図２中、図３に付加された回路は、加算器１９、１
サンプリングデレー１６である。
【００１２】図２の動作を説明する。多ビット（Ｎビッ
ト）のディジタル信号である入力信号Ｘは減算器１７に
入力される。量子化器１４からの量子化された低ビット
（Ｋビット：Ｎ＞Ｋ）の出力Ｙが第１の１サンプリング
デレー１５に入力され、１サンプリング遅延された信号
となり、減算器１７及び減算器１８に入力される。減算
器１７は入力信号Ｘから１サンプリング遅延された出力
Ｙを減算し、第１の積分器１２に入力する。第１の積分
器１２は、減算器１７の減算結果を積分し、その出力Ｎ
を第２のサンプリングデレー１６に入力する。第１の積
分器１２の１サンプリング遅延された出力Ｎから１サン
プリング遅延された出力Ｙを減算し、減算結果を第２の
積分器１３に入力する。積分器１３は入力された減算結
果を積分し、第２の積分器１３の出力Ｍを加算器１９に
入力する。加算器１９は第１の積分器１２の出力Ｎと第
２の積分器１３の出力Ｍを加算し、量子化器１４に入力
する。量子化器１４は信号をＮビットからＫビットに丸
めることで量子化した加算結果を出力信号Ｙとする。
ト）のディジタル信号である入力信号Ｘは減算器１７に
入力される。量子化器１４からの量子化された低ビット
（Ｋビット：Ｎ＞Ｋ）の出力Ｙが第１の１サンプリング
デレー１５に入力され、１サンプリング遅延された信号
となり、減算器１７及び減算器１８に入力される。減算
器１７は入力信号Ｘから１サンプリング遅延された出力
Ｙを減算し、第１の積分器１２に入力する。第１の積分
器１２は、減算器１７の減算結果を積分し、その出力Ｎ
を第２のサンプリングデレー１６に入力する。第１の積
分器１２の１サンプリング遅延された出力Ｎから１サン
プリング遅延された出力Ｙを減算し、減算結果を第２の
積分器１３に入力する。積分器１３は入力された減算結
果を積分し、第２の積分器１３の出力Ｍを加算器１９に
入力する。加算器１９は第１の積分器１２の出力Ｎと第
２の積分器１３の出力Ｍを加算し、量子化器１４に入力
する。量子化器１４は信号をＮビットからＫビットに丸
めることで量子化した加算結果を出力信号Ｙとする。
【００１３】図３は本発明の一実施例のノイズシェーピ
ング回路を回路図化したものである。同図中、図５と同
一構成部分には同一符号を付す。全加算器１１７、３１
８は入力がＮビット，出力がＫビット（但し、Ｎ＞Ｋ）
とするキャリー入力付きのＮビット全加算器である。全
加算器１１７、３１８の各端子は、Ａ，Ｂはデータ入力
端子とし、Ｓは出力端子、ＣＲはキャリー入力端子とす
る。全加算器３１９、２３、２５はＮビットの全加算器
であり、Ａ，Ｂはデータ入力端子、Ｓは出力端子であ
る。また、１サンプリングデレー１１５、２４、２６は
ＮビットのＤＦＦである。１サンプリングデレー１１
５、２４、２６の各端子は、Ｄはデータ入力端子、Ｏは
出力端子、Ｃはクロック入力端子とする。加算器２３と
ＤＦＦ２６は図２の第１の積分器１２を構成し、加算器
２５とＤＦＦ２６は第２の積分器１３を構成している。
また、ＤＥＦ１１５とインバータ２２は図２に示される
１サンプリングデレー１５を構成している。
ング回路を回路図化したものである。同図中、図５と同
一構成部分には同一符号を付す。全加算器１１７、３１
８は入力がＮビット，出力がＫビット（但し、Ｎ＞Ｋ）
とするキャリー入力付きのＮビット全加算器である。全
加算器１１７、３１８の各端子は、Ａ，Ｂはデータ入力
端子とし、Ｓは出力端子、ＣＲはキャリー入力端子とす
る。全加算器３１９、２３、２５はＮビットの全加算器
であり、Ａ，Ｂはデータ入力端子、Ｓは出力端子であ
る。また、１サンプリングデレー１１５、２４、２６は
ＮビットのＤＦＦである。１サンプリングデレー１１
５、２４、２６の各端子は、Ｄはデータ入力端子、Ｏは
出力端子、Ｃはクロック入力端子とする。加算器２３と
ＤＦＦ２６は図２の第１の積分器１２を構成し、加算器
２５とＤＦＦ２６は第２の積分器１３を構成している。
また、ＤＥＦ１１５とインバータ２２は図２に示される
１サンプリングデレー１５を構成している。
【００１４】同図の動作を説明する。入力端子１０より
全加算器１１７のデータ入力端子ＡにＮビットの入力信
号Ｘが入力される。さらに、ＤＦＦ１１５は１サンプリ
ング遅延された出力Ｙを出力端子Ｏからインバータ２２
に入力する。インバータ２２は出力Ｙの１サンプリング
遅延された信号を反転し、全加算器１１７のデータ入力
端子Ｂに入力される。全加算器１１７はデータ入力端子
Ａとデータ入力端子Ｂから入力されたデータを加算し、
さらに、キャリー入力端子から“１”加算することによ
り２の補数による減算を行っている。これは、量子化器
１４内で出力を２の補数化とし、全加算器１１７、３１
８のキャリー入力を無くしても同等の回路が得られる。
全加算器１１７の出力端子Ｓから加算器２３のデータ入
力端子Ａに減算結果が入力され、積分され、出力Ｎを出
力端子ＳからＤＦＦ２４のデータ入力端子Ｄに入力され
る。ＤＦＦ２４は出力Ｎを１サンプリング遅延し、全加
算器３１８のデータ入力端子Ｂに入力する。さらにＤＦ
Ｆ１１５で１サンプリング遅延された出力Ｙは全加算器
３１８のデータ入力端子Ａに入力される。全加算器３１
８は全加算器１１７と同様の方法で、減算結果を出力端
子Ｓより全加算器２５のデータ入力端子Ｂに入力する。
積分器１３内の全加算器２５は減算結果を積分し、その
出力Ｍを加算器３１９のデータ入力端子Ｂに入力する。
加算器３１９のデータ入力端子Ａには加算器２３からの
積分出力Ｎが入力される。加算器３１９は積分出力Ｎと
積分出力Ｍを加算し、その結果を出力端子Ｓから量子化
器１４に入力する。量子化器１４は入力された信号の量
子化を行い、その出力をＹとする。
全加算器１１７のデータ入力端子ＡにＮビットの入力信
号Ｘが入力される。さらに、ＤＦＦ１１５は１サンプリ
ング遅延された出力Ｙを出力端子Ｏからインバータ２２
に入力する。インバータ２２は出力Ｙの１サンプリング
遅延された信号を反転し、全加算器１１７のデータ入力
端子Ｂに入力される。全加算器１１７はデータ入力端子
Ａとデータ入力端子Ｂから入力されたデータを加算し、
さらに、キャリー入力端子から“１”加算することによ
り２の補数による減算を行っている。これは、量子化器
１４内で出力を２の補数化とし、全加算器１１７、３１
８のキャリー入力を無くしても同等の回路が得られる。
全加算器１１７の出力端子Ｓから加算器２３のデータ入
力端子Ａに減算結果が入力され、積分され、出力Ｎを出
力端子ＳからＤＦＦ２４のデータ入力端子Ｄに入力され
る。ＤＦＦ２４は出力Ｎを１サンプリング遅延し、全加
算器３１８のデータ入力端子Ｂに入力する。さらにＤＦ
Ｆ１１５で１サンプリング遅延された出力Ｙは全加算器
３１８のデータ入力端子Ａに入力される。全加算器３１
８は全加算器１１７と同様の方法で、減算結果を出力端
子Ｓより全加算器２５のデータ入力端子Ｂに入力する。
積分器１３内の全加算器２５は減算結果を積分し、その
出力Ｍを加算器３１９のデータ入力端子Ｂに入力する。
加算器３１９のデータ入力端子Ａには加算器２３からの
積分出力Ｎが入力される。加算器３１９は積分出力Ｎと
積分出力Ｍを加算し、その結果を出力端子Ｓから量子化
器１４に入力する。量子化器１４は入力された信号の量
子化を行い、その出力をＹとする。
【００１５】同図の回路では、加算器１１７，２３、加
算器３１８，２５は、ＤＦＦ２４で分離されており、パ
イプライン動作が可能となる。このため、１サンプリン
グ時間内には、Ｎビット全加算器において全加算器１１
７→２３→３１９と全加算器３１８→２５→３１９が同
時に動作すればよく、本実施例の場合、１サンプリング
時間内で動作する加算器は３段でよい。
算器３１８，２５は、ＤＦＦ２４で分離されており、パ
イプライン動作が可能となる。このため、１サンプリン
グ時間内には、Ｎビット全加算器において全加算器１１
７→２３→３１９と全加算器３１８→２５→３１９が同
時に動作すればよく、本実施例の場合、１サンプリング
時間内で動作する加算器は３段でよい。
【００１６】
【発明の効果】上述のように、本発明によれば、１サン
プリング時間内に直列に動作しなければならない加算器
の段数を低減することができる。従って、従来の回路に
比べて、３０％の高速化が可能となり、全加算器の速度
が３０％劣化しても従来の回路と同等の性能が得られる
ことになるので、低電圧化等に有利である。
プリング時間内に直列に動作しなければならない加算器
の段数を低減することができる。従って、従来の回路に
比べて、３０％の高速化が可能となり、全加算器の速度
が３０％劣化しても従来の回路と同等の性能が得られる
ことになるので、低電圧化等に有利である。
【図１】本発明の原理構成図である。
【図２】本発明の一実施例のノイズシェーピング回路の
シグナルフローを示す図である。
シグナルフローを示す図である。
【図３】本発明の一実施例のノイズシェーピング回路を
回路図化した例を示す図である。
回路図化した例を示す図である。
【図４】従来のΔ−Σ方式でノイズシェーピング特性を
得るときのシグナルフローの例を示す。
得るときのシグナルフローの例を示す。
【図５】Δ−Σ方式のノイズシェーピング回路を示す図
である。
である。
１ 第１の減算手段 ２ 第１の遅延手段 ３ 第１の積分手段 ４ 第２の遅延手段 ５ 第２の減算手段 ６ 第２の積分手段 ７ 加算手段 ８ 量子化手段 １０ 入力端子 １１ 出力端子 １２，１３ 積分器 １４ 量子化器 １５，１６ １サンプリングデレー １７，１８ 減算器 １９ 加算器 ２１ クロック入力端子 ２２ インバータ ２３，２５，１１７，３１８ 全加算器 ２４，２６，１１５ ＤＦＦ（遅延フリップフロップ） ３１９ 加算器
Claims (2)
- 【請求項１】 量子化された出力信号の１サンプリング
遅延された信号を入力信号より減算し、積分して第１の
積分結果を得、 １サンプリング遅延された前記第１の積分結果から前記
出力信号の１サンプリング遅延された信号を減算し、積
分して第２の積分結果を得、 前記第１の積分結果と前記第２の積分結果を加算して加
算結果を得、 前記加算結果を量子化して出力することを特徴とするデ
ィジタル／アナログ変換用ノイズシェーピング方法。 - 【請求項２】 量子化された出力信号を１サンプリング
遅延させる第１の遅延手段と、 前記第１の遅延手段により遅延された信号を入力端子よ
り入力された入力信号から減算し、第１の減算結果を得
る第１の減算手段と、 前記第１の減算結果を積分し、第１の積分出力を得る第
１の積分手段と、 前記第１の積分出力を１サンプリング遅延させる第２の
遅延手段と、 前記入力信号より１サンプリング遅延した積分出力を減
じ、第２の減算結果を得る第２の減算手段と、 前記第２の減算結果を積分し、第２の積分出力を得る第
２の積分手段と、 前記第１の積分出力と前記第２の積分出力を加算し、加
算結果を得る加算手段と、 前記加算結果を量子化し、量子化雑音を前記出力信号と
して出力する量子化手段とを有することを特徴とするデ
ィジタル／アナログ変換用ノイズシェーピング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32912791A JPH05167452A (ja) | 1991-12-12 | 1991-12-12 | ディジタル／アナログ変換用ノイズシェーピング方法及び回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32912791A JPH05167452A (ja) | 1991-12-12 | 1991-12-12 | ディジタル／アナログ変換用ノイズシェーピング方法及び回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167452A true JPH05167452A (ja) | 1993-07-02 |
Family
ID=18217927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32912791A Pending JPH05167452A (ja) | 1991-12-12 | 1991-12-12 | ディジタル／アナログ変換用ノイズシェーピング方法及び回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05167452A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120001782A (ko) * | 2009-03-25 | 2012-01-04 | 아코 세미컨덕터, 인크 | 절단을 포함하는 시그마 델타 변조기 및 그 애플리케이션 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62269423A (ja) * | 1986-05-16 | 1987-11-21 | Oki Electric Ind Co Ltd | アナログ・デイジタル変換器のデルタ・シグマ変調回路 |
-
1991
- 1991-12-12 JP JP32912791A patent/JPH05167452A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62269423A (ja) * | 1986-05-16 | 1987-11-21 | Oki Electric Ind Co Ltd | アナログ・デイジタル変換器のデルタ・シグマ変調回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120001782A (ko) * | 2009-03-25 | 2012-01-04 | 아코 세미컨덕터, 인크 | 절단을 포함하는 시그마 델타 변조기 및 그 애플리케이션 |
| JP2012521727A (ja) * | 2009-03-25 | 2012-09-13 | アッコ セミコンダクター インコーポレイテッド | 短縮化処理を有するシグマデルタ変調器及びその適用 |
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