JP2005295494A - 直流オフセットキャンセル回路 - Google Patents

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Abstract

【課題】Ａ／Ｄ変換器およびＤ／Ａ変換器に要求される仕様を低減する。
【解決手段】一方の入力に高周波受信部から出力されるベースバンドアナログ信号が入力されるとともに、他方の入力にＤ／Ａ変換器７から出力されるアナログ補正信号が入力され、ベースバンドアナログ信号の基準電圧値を修正してアナログ的に直流オフセットをキャンセルするアナログ加算器１と、Ａ／Ｄ変換器２の出力を一方の入力とし、その値から後述するメモリ6に記憶されたサンプル値の下位ビットを直流成分相殺値として減算して出力する加算器３と、Ａ／Ｄ変換器２の出力デジタル値をサンプル値としてメモリ６に出力する制御回路５と、メモリ６に記憶されたサンプル値の上位ビットのデジタル値をアナログ補正信号に変換し、アナログ加算器１に出力するＤ／Ａ変換器７とを備える。
【選択図】 図１

Description

本発明は、例えば携帯電話等の無線通信システムにおける受信機の復調回路等に用いられ、受信機の高周波受信部から出力されるベースバンドアナログ信号をデジタル信号に変換して復調部に入力する場合に、デジタル信号に重畳される直流成分を除去する直流（ＤＣ）オフセットキャンセル回路に関する。
携帯電話等の無線通信システムの高周波受信部は、バッテリーセービングなどによって間欠受信した信号をベースバンドアナログ信号に変換して出力する。ベースバンドアナログ信号は、アナログ／デジタル（Ａ／Ｄ）変換器でデジタル信号に変換され、復調部に入力される。復調部では誤り訂正を行い、ビット同期、フレーム同期をとり、復調処理が行なわれる。
このような無線通信システムでは、間欠受信したアンテナ入力信号が高周波受信部で周波数選択増幅および周波数変換されてベースバンドアナログ信号になるまでの間に、アナログ素子等による直流成分が重畳される場合がある。そのような直流成分が重畳されたベースバンドアナログ信号をそのままデジタル信号に変換して復調処理を行なうと、復調部は各種の信号を検出するときの閾値による判定に誤りを発生するという問題があり、ベースバンドアナログ信号をデジタル信号に変換する回路の部分で直流成分を除去する直流オフセットキャンセル回路が用いられている。
図５は、従来の直流オフセットキャンセル回路５００を示すブロック図である。直流オフセットキャンセル回路５００は、高周波受信部から出力されるベースバンドアナログ信号をデジタル信号に変換するＡ／Ｄ変換器５１と、Ａ／Ｄ変換器５１から順次出力されるデジタル信号の平均値を求める平均回路５２と、Ａ／Ｄ変換器５１から出力されるデジタル信号と所定のオフセット値とを加算し、直流成分を相殺する加算器５３と、加算器５３から出力されるデジタル信号を復調部へ出力するとともに、そのデジタル信号が有意信号か雑音によるものかを判定し、その旨を有意信号／雑音判定情報として出力する判定部５５と、判定部５５から出力される有意信号／雑音判定情報により、入力信号が雑音であると判断した区間で平均回路５２を作動させ、得られたオフセット値を逐次後述するメモリ５４に上書きする一方、入力信号が有意信号であると判断した区間では平均回路５２を停止させ、メモリ５４に記憶しているオフセット値を加算器５３へ出力する制御部５６と、制御部５６の指示により平均回路５２で得られたオフセット値を逐次上書き記憶するメモリ５４とを備える。
直流オフセットキャンセル回路５００では、高周波受信部から出力されるベースバンドアナログ信号をＡ／Ｄ変換器５１でデジタル信号に変換して加算器５３の一方の入力とし、そのデジタル信号の直流成分の平均値を平均回路５２で求めるとともに、制御部５６では、判定部５５で得られる間欠受信の雑音区間と有意区間の情報に従って、雑音区間の直流成分の平均値をメモリ５４に記憶させ、有意区間はその記憶値を加算器５３の他方に減算入力して相殺するように構成している（例えば、特許文献１参照）。
図６は、従来の他の直流オフセットキャンセル回路６００を示すブロック図である。直流オフセットキャンセル回路６００は、高周波受信部から出力されるベースバンドアナログ信号を受信するバッファ６１と、バッファ６１の出力信号を増幅する増幅器６２と、増幅器６２から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器６３と、Ａ／Ｄ変換器６３の出力振幅レベルを検出するレベル検出器６４と、Ａ／Ｄ変換器６３から出力されるデジタル信号と所定のオフセット値を加算し、ＤＣオフセットのキャンセルを行なう加算器６５と、加算器６５から出力されるデジタル信号を復調部に出力するとともに、その信号が有意信号か雑音かを判定する有意信号／雑音判定情報を出力する判定部６６と、Ａ／Ｄ変換器６３から出力されるデジタル信号の平均値を算出する平均回路６７と、入力信号が雑音であると判断した時に平均回路６７を動作させ、得られた値をオフセット値として後述するメモリ６９に出力するとともに、入力信号が有意信号であると判断した時に平均回路６７を停止させ、メモリ６９に記憶しているオフセット値を加算器６５に出力する制御部６８と、制御部６８からの指示により平均回路６７で得られたオフセット値を記憶するメモリ６９と、予め入力信号の基準電圧値をデジタル値として設定記憶させておく基準値レジスタ７０と、制御部６８の指示によりメモリ６９から読み出したオフセット値と、基準値レジスタ７０との値を加算して出力する加算器７１と、加算器７１から出力されるデジタル値をアナログ値に変換し、バッファ６１に対しＤＣ成分を除去した基準電圧値として出力するＤ／Ａ変換器７２とを備える。
直流オフセットキャンセル回路６００では、高周波受信部から出力されるベースバンドアナログ信号をバッファ６１の一方に入力して増幅器６２で増幅し、Ａ／Ｄ変換器６３でデジタル変換して加算器６５の一方の入力とするとともに、そのデジタル値のレベルをレベル検出器６４で監視し、さらに、そのデジタル値の平均値を平均回路６７で求める。また、制御部６８では、判定部６６で得られる雑音か有意区間かの情報とレベル検出器６４の情報に従って、雑音の直流成分の平均値をメモリ６９に記憶させ、有意区間において、検出レベルが小さいときはメモリ６９の記憶値を加算器６５に減算入力して直流オフセットを相殺し、検出レベルが大きいときはメモリ６９の記憶値を加算器７１に与えて基準値に加算し、その値をＤ／Ａ変換器７２でアナログ変換してバッファ６１の他方の入力に与えることにより、直流ぶれ分を補正するように構成している（例えば、特許文献2参照）。
特開平９−２７４５３９号公報（図２） 特開平９−３３１２５７号公報（図３）
しかしながら、図５に示した特許文献１の直流オフセットキャンセル回路５００にあっては、オフセット値をＡ／Ｄ変換後に平均回路５２、メモリ５４および加算器５３によるデジタル回路でキャンセルする構成であるため、Ａ／Ｄ変換器５１に入力されるベースバンドアナログ信号の信号レベルが直流オフセット分シフトしてその最小値または最大値を増加させた場合に、Ａ／Ｄ変換器５１が、本来のベースバンドアナログ信号の振幅レベルをＡ／Ｄ変換する以上の高入力ダイナミックレンジを持つ必要が生じ、直流オフセットの量が大きい場合には、実現の難易度が高く、また回路規模が増え低消費電力化も実現しにくいという事情がある。
また、図６に示した特許文献２による直流オフセットキャンセル回路６００にあっては、デジタル回路だけでオフセットをキャンセルする欠点を改善するため、入力部のバッファ６１とそのバッファ６１に基準電圧値を出力するＤ／Ａ変換器７２とを用いて、Ａ／Ｄ変換器６３に入力されるベースバンドアナログ信号の直流オフセットをアナログ的にキャンセルする手段を併用している。
しかしながら、その動作は、判定部６６が有意区間を検出し、且つレベル検出器６４が有意信号の振幅が十分に大きいと判断したときに、デジタル回路によるキャンセル動作をアナログ的にキャンセルするように切り替え、実質的にはアナログ回路のみで直流オフセットをキャンセルする構成である。このため、直流オフセットキャンセルを高精度に実現しようとすると、構成要素であるＤ／Ａ変換器７２が高ビット、高分解能である必要が生じ、実現の難易度が高く、また回路規模が増え低消費電力化も実現しにくいという事情がある。
次に、具体的な数値を用いて従来技術の課題を説明する。図７は、高周波受信部から出力されるベースバンドアナログ信号を示し、図７（Ａ）は直流オフセットが０の場合、図７（Ｂ）は＋０．６Ｖの直流オフセットが重畳された場合、図７（Ｃ）は−０．６Ｖの直流オフセットが重畳された場合を示す。
図７（Ａ）〜（Ｃ）に示すように、高周波受信部から出力されるベースバンドアナログ信号は、最大振幅が１．４Ｖｐｐ、アナロググランドが１．４Ｖであり、最大で±０．６Ｖの直流オフセットが重畳される。一方、Ａ／Ｄ変換は１２ビットの分解能を持ち、直流オフセットのキャンセル精度も同様の１２ビットが要求されている。また、最小電源電圧の仕様は２．７Ｖである。
図５に示した特許文献１の従来例のようにＡ／Ｄ変換器５１の後段のデジタル回路のみでデジタル的にオフセットキャンセルを行なう場合、キャンセル精度としてはＡ／Ｄ変換器５１が１２ビットの分解能を持つため実現は可能である。しかしながら、図７（Ａ）に示すように、直流オフセットが０の場合は入力信号の最大値および最小値がそれぞれ２．１Ｖと０．７Ｖであるが、図７（Ｂ）に示すように＋０．６Ｖの直流オフセットが重畳された場合は入力信号の最大値が２．７Ｖとなり、図６（Ｃ）に示すように−０．６Ｖの直流オフセットが重畳された場合は入力信号の最小値が０．１Ｖとなる。このため、Ａ／Ｄ変換器５１の入力ダイナミックレンジは０．１Ｖ〜２．７Ｖの２．６Ｖが必要となり、最小電源電圧が２．７Ｖの仕様において実現が容易ではない。
一方、図６に示した特許文献２の従来例のように平均回路６７の出力をメモリ６９に格納し、その値をＤ／Ａ変換器７２を用いてアナログ変換してアナログ的にオフセットキャンセルを行なう場合は、Ａ／Ｄ変換器６３に入力する信号の直流オフセットがキャンセルされるため、Ａ／Ｄ変換器６３の入力ダイナミックレンジは、図６（Ａ）に示す直流オフセットが０の場合の最大値および最小値の範囲、すなわち０．７Ｖ〜２．１Ｖの１．４Ｖで十分であり実現は容易である。しかしながら、キャンセル精度の１２ビットを実現するためにはＤ／Ａ変換器７２も１２ビットと高分解能が要求され、実現の難易度は高く、回路規模も消費電力も大きい。
本発明は、上記従来の事情に鑑みてなされたものであって、直流オフセットの量が大きく、高精度の直流オフセットキャンセルを実現しなくてはならない場合に、Ａ／Ｄ変換器およびＤ／Ａ変換器に要求される仕様を低減して実現を容易にするとともに、回路規模を削減し、低消費電力化も実現することができる直流オフセットキャンセル回路を提供することを目的とする。
本発明の第一の態様に係る直流オフセットキャンセル回路は、一方に入力されるベースバンドアナログ信号を他方から入力されるアナログ補正信号で減算するアナログ加算器と、前記アナログ加算器の出力をデジタル値に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力デジタル値をサンプル値として抜き出す制御回路と、前記制御回路の動作タイミングを制御する制御部と、前記サンプル値を記憶するメモリと、前記サンプル値の上位ビットをアナログ値に変換し、前記アナログ補正信号として前記アナログ加算器へ出力するＤ／Ａ変換器と、一方に入力される前記Ａ／Ｄ変換器の出力を他方から入力される前記サンプル値の下位ビットで減算する加算器とを備える。
また本発明の第二の態様に係る直流オフセットキャンセル回路は、一方に入力されるベースバンドアナログ信号を他方から入力されるアナログ補正信号で減算するアナログ加算器と、前記アナログ加算器の出力をデジタル値に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力デジタル値の平均値を求める平均回路と、前記平均回路の動作タイミングを制御する制御部と、前記平均値を記憶するメモリと、前記平均値の上位ビットをアナログ値に変換し、前記アナログ補正信号として前記アナログ加算器へ出力するＤ／Ａ変換器と、一方に入力される前記Ａ／Ｄ変換器の出力を他方から入力される前記平均値の下位ビットで減算する加算器とを備える。
また本発明の第三の態様に係る直流オフセットキャンセル回路は、一方に入力されるベースバンドアナログ信号を他方から入力されるアナログ補正信号で減算するアナログ加算器と、前記アナログ加算器の出力をデジタル値に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力デジタル値の平均値を求める平均回路と、前記平均回路の動作タイミングを制御する制御部と、前記平均値を記憶するメモリと、前記平均値の上位ビットをアナログ値に変換し、前記アナログ補正信号として前記アナログ加算器へ出力するＤ／Ａ変換器と、一方に入力される前記Ａ／Ｄ変換器の出力を他方から入力される前記平均値の下位ビットで減算する加算器と、前記加算器の出力信号から判定した雑音区間で前記制御部のタイミング制御を行う判定部とを備える。
また本発明の第四の態様に係る直流オフセットキャンセル回路は、一方に入力されるベースバンドアナログ信号を他方から入力されるアナログ補正信号で減算するアナログ加算器と、前記アナログ加算器の出力をデジタル値に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力デジタル値の平均値を求める平均回路と、前記平均回路の動作タイミングを制御する制御部と、前記平均値を記憶するメモリと、前記平均値の上位ビットをアナログ値に変換し、前記アナログ補正信号として前記アナログ加算器へ出力するＤ／Ａ変換器と、一方に入力される前記Ａ／Ｄ変換器の出力を他方から入力される前記平均値の下位ビットで減算する加算器と、前記Ａ／Ｄ変換器の出力信号から判定した雑音区間で前記制御部のタイミング制御を行う判定部とを備える。
また本発明の第五の態様に係る直流オフセットキャンセル回路は、一方に入力されるベースバンドアナログ信号を他方から入力されるアナログ補正信号で減算するアナログ加算器と、前記アナログ加算器の出力をデジタル値に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力デジタル値の平均値を求める平均回路と、前記平均回路の動作タイミングを制御する制御部と、前記平均値を記憶するメモリと、前記平均値の上位ビットをアナログ値に変換し、前記アナログ補正信号として前記アナログ加算器へ出力するＤ／Ａ変換器と、一方に入力される前記Ａ／Ｄ変換器の出力を他方から入力される前記平均値の下位ビットで減算する加算器と、前記アナログ加算器の出力信号から判定した雑音区間で前記制御部のタイミング制御を行う判定部とを備える。
また本発明の第六の態様に係る直流オフセットキャンセル回路は、一方に入力されるベースバンドアナログ信号を他方から入力されるアナログ補正信号で減算するアナログ加算器と、前記アナログ加算器の出力をデジタル値に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力デジタル値の平均値を求める平均回路と、前記平均回路の動作タイミングを制御する制御部と、前記平均値を記憶するメモリと、前記平均値の上位ビットをアナログ値に変換し、前記アナログ補正信号として前記アナログ加算器へ出力するＤ／Ａ変換器と、一方に入力される前記Ａ／Ｄ変換器の出力を他方から入力される前記平均値の下位ビットで減算する加算器と、前記ベースバンドアナログから判定した雑音区間で前記制御部のタイミング制御を行う判定部とを備える。
また本発明の第七の態様に係る直流オフセットキャンセル回路は、一方に入力されるベースバンドアナログ信号を他方から入力されるアナログ補正信号で減算するアナログ加算器と、前記アナログ加算器の出力をデジタル値に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力デジタル値をサンプル値として抜き出す制御回路と、前記制御回路の動作タイミングを制御する制御部と、前記サンプル値を記憶するメモリと、前記サンプル値の上位ビットをアナログ値に変換し、前記アナログ補正信号として前記アナログ加算器へ出力するＤ／Ａ変換器と、一方に入力される前記Ａ／Ｄ変換器の出力を他方から入力される前記サンプル値の下位ビットで減算する加算器と、前記加算器の出力信号から判定した雑音区間で前記制御部のタイミング制御を行う判定部とを備える。
また本発明の第八の態様に係る直流オフセットキャンセル回路は、一方に入力されるベースバンドアナログ信号を他方から入力されるアナログ補正信号で減算するアナログ加算器と、前記アナログ加算器の出力をデジタル値に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力デジタル値をサンプル値として抜き出す制御回路と、前記制御回路の動作タイミングを制御する制御部と、前記サンプル値を記憶するメモリと、前記サンプル値の上位ビットをアナログ値に変換し、前記アナログ補正信号として前記アナログ加算器へ出力するＤ／Ａ変換器と、一方に入力される前記Ａ／Ｄ変換器の出力を他方から入力される前記サンプル値の下位ビットで減算する加算器と、前記Ａ／Ｄ変換器の出力信号から判定した雑音区間で前記制御部のタイミング制御を行う判定部とを備える。
また本発明の第九の態様に係る直流オフセットキャンセル回路は、一方に入力されるベースバンドアナログ信号を他方から入力されるアナログ補正信号で減算するアナログ加算器と、前記アナログ加算器の出力をデジタル値に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力デジタル値をサンプル値として抜き出す制御回路と、前記制御回路の動作タイミングを制御する制御部と、前記サンプル値を記憶するメモリと、前記サンプル値の上位ビットをアナログ値に変換し、前記アナログ補正信号として前記アナログ加算器へ出力するＤ／Ａ変換器と、一方に入力される前記Ａ／Ｄ変換器の出力を他方から入力される前記サンプル値の下位ビットで減算する加算器と、前記アナログ加算器の出力信号から判定した雑音区間で前記制御部のタイミング制御を行う判定部とを備える。
また本発明の第十の態様に係る直流オフセットキャンセル回路は、一方に入力されるベースバンドアナログ信号を他方から入力されるアナログ補正信号で減算するアナログ加算器と、前記アナログ加算器の出力をデジタル値に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力デジタル値をサンプル値として抜き出す制御回路と、前記制御回路の動作タイミングを制御する制御部と、前記サンプル値を記憶するメモリと、前記サンプル値の上位ビットをアナログ値に変換し、前記アナログ補正信号として前記アナログ加算器へ出力するＤ／Ａ変換器と、一方に入力される前記Ａ／Ｄ変換器の出力を他方から入力される前記サンプル値の下位ビットで減算する加算器と、前記ベースバンドアナログから判定した雑音区間で前記制御部のタイミング制御を行う判定部とを備える。
また、本発明の第一から第十の態様に係る直流オフセットキャンセル回路におけるＡ／Ｄ変換器が、デルタシグマ変調方式Ａ／Ｄ変換器に代表されるような、Ａ／Ｄ変換器内部にアナログ加算器と前記アナログ加算器へＡ／Ｄ変換のためのフィードバックアナログ信号を出力するＤ／Ａ変換器を備えたＡ／Ｄ変換器である場合、前記アナログ加算器は、本発明の第一から第十の態様に係る直流オフセットキャンセル回路におけるアナログ加算器と同様の一方に入力されるアナログ信号を他方から入力されるアナログ補正信号で減算する機能と、Ａ／Ｄ変換のためのフィードバックアナログ信号を加算又は減算する機能とを共用し、前記Ｄ／Ａ変換器は、本発明の第一から第十の態様に係る直流オフセットキャンセル回路における制御回路で抜き出されたサンプル値又は平均回路で算出された平均値を格納したメモリの上位ビットをＤ／Ａ変換する機能と、通常のＡ／Ｄ変換のためのフィードバックアナログ信号をＤ／Ａ変換する機能とを、Ｄ／Ａ変換器の入力部で加算すること、又はＤ／Ａ変換器の出力部で加算することを共用する機能を有する。
また、本発明の第一から第十の態様に係る直流オフセットキャンセル回路におけるＡ／Ｄ変換器とは、すべてのＡ／Ｄ変換方式を示すと共に、一般的なナイキストレートＡ／Ｄ変換器の場合も、デルタシグマ変調方式Ａ／Ｄ変換器に代表されるようなオーバーサンプリング型Ａ／Ｄ変換器の場合も、Ａ／Ｄ変換器後段の帯域制限のみ又は帯域制限及びサンプリングレートを下げる目的に用いるデジタルフィルタの機能も含む。
したがって、本発明の第十一の態様に係る直流オフセットキャンセル回路は、一方に入力されるベースバンドアナログ信号を他方から入力されるアナログ補正信号で減算する共用アナログ加算器と、前記共用アナログ加算器の出力を積分する積分器と、前記積分器の出力を量子化する量子化器と、前記量子化器の出力デジタル値の平均値を求める平均回路と、前記制御回路の動作タイミングを制御する制御部と、前記サンプル値を記憶するメモリと、前記量子化器の出力に基づくフィードバック信号が供給されるとともに、前記サンプル値の上位ビットをアナログ値に変換し、前記アナログ補正信号として前記共用アナログ加算器へ出力する共用Ｄ／Ａ変換器と、一方に入力される前記量子化器の出力を他方から入力される前記サンプル値の下位ビットで減算する加算器とを備える。
また本発明の第十二の態様に係る直流オフセットキャンセル回路は、一方に入力されるベースバンドアナログ信号を他方から入力されるアナログ補正信号で減算する共用アナログ加算器と、前記共用アナログ加算器の出力を積分する積分器と、前記積分器の出力を量子化する量子化器と、前記量子化器の出力デジタル値をサンプル値として抜き出す制御回路と、前記制御回路の動作タイミングを制御する制御部と、前記サンプル値を記憶するメモリと、前記量子化器の出力に基づくフィードバック信号が供給されるとともに、前記サンプル値の上位ビットをアナログ値に変換し、前記アナログ補正信号として前記共用アナログ加算器へ出力する共用Ｄ／Ａ変換器と、一方に入力される前記量子化器の出力を他方から入力される前記サンプル値の下位ビットで減算する加算器と、前記量子化器の出力と前記加算器の入力間に接続されるデシメーションデジタルフィルタとを備える。
また本発明の第十三の態様に係る直流オフセットキャンセル回路は、一方に入力されるベースバンドアナログ信号を他方から入力されるアナログ補正信号で減算する共用アナログ加算器と、前記共用アナログ加算器の出力を積分する積分器と、前記積分器の出力から所定のアナログ値を減算するアナログ加算器と、前記アナログ加算器の出力を積分する積分器と、前記積分器の出力を量子化する量子化器と、前記量子化器の出力に基づくフィードバック信号を前記アナログ値に変換し、前記アナログ加算器に出力するフィードバックＤ／Ａ変換器と、前記量子化器の出力デジタル値の平均値を求める平均回路と、前記制御回路の動作タイミングを制御する制御部と、前記サンプル値を記憶するメモリと、前記量子化器の出力に基づくフィードバック信号が供給されるとともに、前記サンプル値の上位ビットをアナログ値に変換し、前記アナログ補正信号として前記共用アナログ加算器へ出力する共用Ｄ／Ａ変換器と、一方に入力される前記量子化器の出力を他方から入力される前記サンプル値の下位ビットで減算する加算器とを備える。
また本発明の第十四の態様に係る直流オフセットキャンセル回路は、一方に入力されるベースバンドアナログ信号を他方から入力される所定のアナログ値で減算するアナログ加算器と、前記アナログ加算器の出力を積分する積分器と、前記積分器の出力からアナログ補正信号を減算する共用アナログ加算器と、前記共用アナログ加算器の出力を積分する積分器と、前記積分器の出力を量子化する量子化器と、前記量子化器の出力に基づくフィードバック信号を前記アナログ値に変換し、前記アナログ加算器に出力するフィードバックＤ／Ａ変換器と、前記量子化器の出力デジタル値の平均値を求める平均回路と、前記制御回路の動作タイミングを制御する制御部と、前記サンプル値を記憶するメモリと、前記サンプル値の上位ビットのデジタル値を演算処理する補正部と、前記量子化器の出力に基づくフィードバック信号が供給されるとともに、前記補正部の出力をアナログ値に変換し、前記アナログ補正信号として前記共用アナログ加算器へ出力する共用Ｄ／Ａ変換器と、一方に入力される前記量子化器の出力を他方から入力される前記サンプル値の下位ビットで減算する加算器とを備える。
また本発明の第十五の態様に係る直流オフセットキャンセル回路は、一方に入力されるベースバンドアナログ信号を他方から入力されるアナログ補正信号で減算する共用アナログ加算器と、前記共用アナログ加算器の出力を積分する積分器と、前記積分器の出力からアナログ補正信号を減算する共用アナログ加算器と、前記共用アナログ加算器の出力を積分する積分器と、前記積分器の出力を量子化する量子化器と、前記量子化器の出力デジタル値の平均値を求める平均回路と、前記制御回路の動作タイミングを制御する制御部と、前記サンプル値を記憶するメモリと、前記サンプル値の上位ビットを第１と第２の上位ビットに分割する分割部と、前記分割部から出力される前記第２の上位ビットを演算処理する補正部と、前記量子化器の出力に基づくフィードバック信号が供給されるとともに、前記分割部から出力される前記第１の上位ビットをアナログ値に変換し、前記アナログ補正信号として前記共用アナログ加算器へ出力する共用Ｄ／Ａ変換器と、前記量子化器の出力に基づくフィードバック信号が供給されるとともに、前記補正部の出力をアナログ値に変換し、前記アナログ補正信号として前記共用アナログ加算器へ出力する共用Ｄ／Ａ変換器と、一方に入力される前記量子化器の出力を他方から入力される前記サンプル値の下位ビットで減算する加算器とを備える。
上記構成によれば、制御回路で抜き出されたサンプル値又は平均回路で算出された平均値を格納したメモリの上位ビットをＤ／Ａ変換器を用いて入力部のアナログ加算器に供給し、アナログ的にアナログベースバンド信号の基準電圧を修正するので、アナログ加算器後段のＡ／Ｄ変換器に入力される信号レベルの直流オフセット分を補正し、最小値および最大値の増大を防ぐことができるとともに、入力ダイナミックレンジの要求仕様を低減することができる。また、メモリの下位ビットをデジタル回路である加算器でデジタル的に減算して直流オフセットをキャンセルするため、精度の高い演算処理が可能であり、上位ビットに割り当てられたＤ／Ａ変換器の分解能の要求仕様を低減することができる。
また、Ａ／Ｄ変換器が、デルタシグマ変調方式Ａ／Ｄ変換器に代表されるような、Ａ／Ｄ変換器内部にアナログ加算器と前記アナログ加算器へＡ／Ｄ変換のためのフィードバックアナログ信号を出力するＤ／Ａ変換器を備えたＡ／Ｄ変換器である場合、前記アナログ加算器は、本発明の第一から第十の態様に係る直流オフセットキャンセル回路におけるアナログ加算器と同様の一方に入力されるアナログ信号を他方から入力されるアナログ補正信号で減算する機能とＡ／Ｄ変換のためのフィードバックアナログ信号を加算又は減算する機能とを共用し、前記Ｄ／Ａ変換器は、本発明の第一から第十の態様に係る直流オフセットキャンセル回路における制御回路で抜き出されたサンプル値又は平均回路で算出された平均値を格納したメモリの上位ビットをＤ／Ａ変換する機能と、通常のＡ／Ｄ変換のためのフィードバックアナログ信号をＤ／Ａ変換する機能とを、Ｄ／Ａ変換器の入力部で加算すること、又はＤ／Ａ変換器の出力部で加算することを共用する機能を有することで、Ａ／Ｄ変換器の前段のアナログ加算器を必ずしも必要とせず、Ａ／Ｄ変換器内部のアナログ加算器後段の積分器などのアナログ回路のダイナミックレンジの要求仕様を低減することができる。
本発明によれば、制御回路で抜き出されたサンプル値又は平均回路で算出された平均値を格納したメモリの上位ビットをＤ／Ａ変換器を用いて入力部のアナログ加算器に供給し、アナログ的にアナログベースバンド信号の基準電圧を修正するので、アナログ加算器後段のＡ／Ｄ変換器に入力される信号レベルの直流オフセット分を補正し、最小値および最大値の増大を防ぐことができるとともに、入力ダイナミックレンジの要求仕様を低減することができる。
また、メモリの下位ビットをデジタル回路である加算器でデジタル的に減算して直流オフセットをキャンセルするため、精度の高い演算処理が可能であり、上位ビットに割り当てられたＤ／Ａ変換器の分解能の要求仕様を低減することができる。さらに、直流オフセットの量が大きく、高精度の直流オフセットキャンセルを実現しなくてはならない場合でも容易に実現が可能で、且つ回路規模および消費電力を削減することができる。
また、Ａ／Ｄ変換器が、デルタシグマ変調方式Ａ／Ｄ変換器に代表されるような、Ａ／Ｄ変換器内部にアナログ加算器と前記アナログ加算器へＡ／Ｄ変換のためのフィードバックアナログ信号を出力するＤ／Ａ変換器を備えたＡ／Ｄ変換器である場合、前記アナログ加算器は、本発明の第一から第十の態様に係る直流オフセットキャンセル回路におけるアナログ加算器と同様の一方に入力されるアナログ信号を他方から入力されるアナログ補正信号で減算する機能とＡ／Ｄ変換のためのフィードバックアナログ信号を加算又は減算する機能とを共用し、前記Ｄ／Ａ変換器は、本発明の第一から第十の態様に係る直流オフセットキャンセル回路における制御回路で抜き出されたサンプル値又は平均回路で算出された平均値を格納したメモリの上位ビットをＤ／Ａ変換する機能と、通常のＡ／Ｄ変換のためのフィードバックアナログ信号をＤ／Ａ変換する機能とを、Ｄ／Ａ変換器の入力部で加算すること、又はＤ／Ａ変換器の出力部で加算することを共用する機能を有することで、Ａ／Ｄ変換器の前段のアナログ加算器を必ずしも必要とせず、Ａ／Ｄ変換器内部のアナログ加算器後段の積分器などのアナログ回路のダイナミックレンジの要求仕様を低減することができる。
図１は、本発明の第一の実施形態に係る直流オフセットキャンセル回路の概略構成を示すブロック図である。直流オフセットキャンセル回路１００は、一方の入力に高周波受信部から出力されるベースバンドアナログ信号が入力されるとともに、他方の入力に後述するＤ／Ａ変換器７から出力されるアナログ補正信号が入力され、ベースバンドアナログ信号の基準電圧値を修正してアナログ的に直流オフセットをキャンセルするアナログ加算器１と、アナログ加算器１から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器２と、Ａ／Ｄ変換器２の出力を一方の入力とし、その値から後述するメモリ6に記憶されたサンプル値の下位ビットを直流成分相殺値として減算して出力する加算器３と、動作指示されたときＡ／Ｄ変換器２の出力デジタル値をサンプル値としメモリ６に出力する制御回路５と、制御信号Ｓｃに応答して制御回路５への動作指示を行なう制御部４と、制御回路５で抜き出されたサンプル値を記憶するメモリ６と、メモリ６に記憶されたサンプル値の上位ビットのデジタル値をアナログ補正信号に変換し、アナログ加算器１に出力するＤ／Ａ変換器７とを備える。
図4は、本発明の第二の実施形態に係る直流オフセットキャンセル回路の概略構成を示すブロック図である。直流オフセットキャンセル回路４００は、一方の入力に高周波受信部から出力されるベースバンドアナログ信号が入力されるとともに、他方の入力に後述するＤ／Ａ変換器７から出力されるアナログ補正信号が入力され、ベースバンドアナログ信号の基準電圧値を修正してアナログ的に直流オフセットをキャンセルするアナログ加算器１と、アナログ加算器１から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器２と、Ａ／Ｄ変換器２の出力を一方の入力とし、その値から後述するメモリ6に記憶された平均値の下位ビットを直流成分相殺値として減算して出力する加算器３と、動作指示されたときＡ／Ｄ変換器２の出力デジタル値の出力信号の平均値を求めてメモリ６に出力する平均回路４５と、制御信号Ｓｃに応答して平均回路４５への動作指示を行なう制御部４と、平均回路４５で算出された平均値を記憶するメモリ６と、メモリ６に記憶された平均値の上位ビットのデジタル値をアナログ補正信号に変換し、アナログ加算器１に出力するＤ／Ａ変換器７とを備える。
図8は、本発明の第三の実施形態に係る直流オフセットキャンセル回路の概略構成を示すブロック図である。直流オフセットキャンセル回路８００は、一方の入力に高周波受信部から出力されるベースバンドアナログ信号が入力されるとともに、他方の入力に後述するＤ／Ａ変換器７から出力されるアナログ補正信号が入力され、ベースバンドアナログ信号の基準電圧値を修正してアナログ的に直流オフセットをキャンセルするアナログ加算器１と、アナログ加算器１から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器２と、Ａ／Ｄ変換器２の出力を一方の入力とし、その値から後述するメモリ6に記憶された平均値の下位ビットを直流成分相殺値として減算して出力する加算器３と、動作指示されたときＡ／Ｄ変換器２の出力デジタル値の出力信号の平均値を求めてメモリ６に出力する平均回路４５と、前記加算器3の出力信号からのデジタル信号が有意信号が雑音によるものかを判定し、その旨を有意信号／雑音判定情報として制御部4へ制御信号Ｓｃを出力する判定部８０と、前記制御信号Ｓｃに応答して平均回路４５への動作指示を行なう制御部４と、平均回路４５で算出された平均値を記憶するメモリ６と、メモリ６に記憶された平均値の上位ビットのデジタル値をアナログ補正信号に変換し、アナログ加算器１に出力するＤ／Ａ変換器７とを備える。
図9は、本発明の第四の実施形態に係る直流オフセットキャンセル回路の概略構成を示すブロック図である。直流オフセットキャンセル回路９００は、一方の入力に高周波受信部から出力されるベースバンドアナログ信号が入力されるとともに、他方の入力に後述するＤ／Ａ変換器７から出力されるアナログ補正信号が入力され、ベースバンドアナログ信号の基準電圧値を修正してアナログ的に直流オフセットをキャンセルするアナログ加算器１と、アナログ加算器１から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器２と、Ａ／Ｄ変換器２の出力を一方の入力とし、その値から後述するメモリ6に記憶された平均値の下位ビットを直流成分相殺値として減算して出力する加算器３と、動作指示されたときＡ／Ｄ変換器２の出力デジタル値の出力信号の平均値を求めてメモリ６に出力する平均回路４５と、前記Ａ／Ｄ変換器２の出力信号からのデジタル信号が有意信号が雑音によるものかを判定し、その旨を有意信号／雑音判定情報として制御部4へ制御信号Ｓｃを出力する判定部８０と、前記制御信号Ｓｃに応答して平均回路４５への動作指示を行なう制御部４と、平均回路４５で算出された平均値を記憶するメモリ６と、メモリ６に記憶された平均値の上位ビットのデジタル値をアナログ補正信号に変換し、アナログ加算器１に出力するＤ／Ａ変換器７とを備える。
図10は、本発明の第五の実施形態に係る直流オフセットキャンセル回路の概略構成を示すブロック図である。直流オフセットキャンセル回路１０００は、一方の入力に高周波受信部から出力されるベースバンドアナログ信号が入力されるとともに、他方の入力に後述するＤ／Ａ変換器７から出力されるアナログ補正信号が入力され、ベースバンドアナログ信号の基準電圧値を修正してアナログ的に直流オフセットをキャンセルするアナログ加算器１と、アナログ加算器１から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器２と、Ａ／Ｄ変換器２の出力を一方の入力とし、その値から後述するメモリ6に記憶された平均値の下位ビットを直流成分相殺値として減算して出力する加算器３と、動作指示されたときＡ／Ｄ変換器２の出力デジタル値の出力信号の平均値を求めてメモリ６に出力する平均回路４５と、前記アナログ加算器１の出力信号からのデジタル信号が有意信号が雑音によるものかを判定し、その旨を有意信号／雑音判定情報として制御部4へ制御信号Ｓｃを出力する判定部８０と、前記制御信号Ｓｃに応答して平均回路４５への動作指示を行なう制御部４と、平均回路４５で算出された平均値を記憶するメモリ６と、メモリ６に記憶された平均値の上位ビットのデジタル値をアナログ補正信号に変換し、アナログ加算器１に出力するＤ／Ａ変換器７とを備える。
図11は、本発明の第六の実施形態に係る直流オフセットキャンセル回路の概略構成を示すブロック図である。直流オフセットキャンセル回路１１００は、一方の入力に高周波受信部から出力されるベースバンドアナログ信号が入力されるとともに、他方の入力に後述するＤ／Ａ変換器７から出力されるアナログ補正信号が入力され、ベースバンドアナログ信号の基準電圧値を修正してアナログ的に直流オフセットをキャンセルするアナログ加算器１と、アナログ加算器１から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器２と、Ａ／Ｄ変換器２の出力を一方の入力とし、その値から後述するメモリ6に記憶された平均値の下位ビットを直流成分相殺値として減算して出力する加算器３と、動作指示されたときＡ／Ｄ変換器２の出力デジタル値の出力信号の平均値を求めてメモリ６に出力する平均回路４５と、前記ベースバンドアナログ信号からのデジタル信号が有意信号が雑音によるものかを判定し、その旨を有意信号／雑音判定情報として制御部4へ制御信号Ｓｃを出力する判定部８０と、前記制御信号Ｓｃに応答して平均回路４５への動作指示を行なう制御部４と、平均回路４５で算出された平均値を記憶するメモリ６と、メモリ６に記憶された平均値の上位ビットのデジタル値をアナログ補正信号に変換し、アナログ加算器１に出力するＤ／Ａ変換器７とを備える。
図12は、本発明の第七の実施形態に係る直流オフセットキャンセル回路の概略構成を示すブロック図である。直流オフセットキャンセル回路１２００は、一方の入力に高周波受信部から出力されるベースバンドアナログ信号が入力されるとともに、他方の入力に後述するＤ／Ａ変換器７から出力されるアナログ補正信号が入力され、ベースバンドアナログ信号の基準電圧値を修正してアナログ的に直流オフセットをキャンセルするアナログ加算器１と、アナログ加算器１から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器２と、Ａ／Ｄ変換器２の出力を一方の入力とし、その値から後述するメモリ6に記憶されたサンプル値の下位ビットを直流成分相殺値として減算して出力する加算器３と、動作指示されたときＡ／Ｄ変換器２の出力デジタル値をサンプル値としメモリ６に出力する制御回路５と、前記加算器3の出力信号からのデジタル信号が有意信号が雑音によるものかを判定し、その旨を有意信号／雑音判定情報として制御部4へ制御信号Ｓｃを出力する判定部８０と、前記制御信号Ｓｃに応答して制御回路５への動作指示を行なう制御部４と、制御回路５で抜き出されたサンプル値を記憶するメモリ６と、メモリ６に記憶されたサンプル値の上位ビットのデジタル値をアナログ補正信号に変換し、アナログ加算器１に出力するＤ／Ａ変換器７とを備える。
図１３は、本発明の第八の実施形態に係る直流オフセットキャンセル回路の概略構成を示すブロック図である。直流オフセットキャンセル回路１３００は、一方の入力に高周波受信部から出力されるベースバンドアナログ信号が入力されるとともに、他方の入力に後述するＤ／Ａ変換器７から出力されるアナログ補正信号が入力され、ベースバンドアナログ信号の基準電圧値を修正してアナログ的に直流オフセットをキャンセルするアナログ加算器１と、アナログ加算器１から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器２と、Ａ／Ｄ変換器２の出力を一方の入力とし、その値から後述するメモリ6に記憶されたサンプル値の下位ビットを直流成分相殺値として減算して出力する加算器３と、動作指示されたときＡ／Ｄ変換器２の出力デジタル値をサンプル値としメモリ６に出力する制御回路５と、前記Ａ／Ｄ変換器２の出力信号からのデジタル信号が有意信号が雑音によるものかを判定し、その旨を有意信号／雑音判定情報として制御部4へ制御信号Ｓｃを出力する判定部８０と、前記制御信号Ｓｃに応答して制御回路５への動作指示を行なう制御部４と、制御回路５で抜き出されたサンプル値を記憶するメモリ６と、メモリ６に記憶されたサンプル値の上位ビットのデジタル値をアナログ補正信号に変換し、アナログ加算器１に出力するＤ／Ａ変換器７とを備える。
図１４は、本発明の第九の実施形態に係る直流オフセットキャンセル回路の概略構成を示すブロック図である。直流オフセットキャンセル回路１４００は、一方の入力に高周波受信部から出力されるベースバンドアナログ信号が入力されるとともに、他方の入力に後述するＤ／Ａ変換器７から出力されるアナログ補正信号が入力され、ベースバンドアナログ信号の基準電圧値を修正してアナログ的に直流オフセットをキャンセルするアナログ加算器１と、アナログ加算器１から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器２と、Ａ／Ｄ変換器２の出力を一方の入力とし、その値から後述するメモリ6に記憶されたサンプル値の下位ビットを直流成分相殺値として減算して出力する加算器３と、動作指示されたときＡ／Ｄ変換器２の出力デジタル値をサンプル値としメモリ６に出力する制御回路５と、前記アナログ加算器１の出力信号からのデジタル信号が有意信号が雑音によるものかを判定し、その旨を有意信号／雑音判定情報として制御部4へ制御信号Ｓｃを出力する判定部８０と、前記制御信号Ｓｃに応答して制御回路５への動作指示を行なう制御部４と、制御回路５で抜き出されたサンプル値を記憶するメモリ６と、メモリ６に記憶されたサンプル値の上位ビットのデジタル値をアナログ補正信号に変換し、アナログ加算器１に出力するＤ／Ａ変換器７とを備える。
図１５は、本発明の第十の実施形態に係る直流オフセットキャンセル回路の概略構成を示すブロック図である。直流オフセットキャンセル回路１５００は、一方の入力に高周波受信部から出力されるベースバンドアナログ信号が入力されるとともに、他方の入力に後述するＤ／Ａ変換器７から出力されるアナログ補正信号が入力され、ベースバンドアナログ信号の基準電圧値を修正してアナログ的に直流オフセットをキャンセルするアナログ加算器１と、アナログ加算器１から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器２と、Ａ／Ｄ変換器２の出力を一方の入力とし、その値から後述するメモリ6に記憶されたサンプル値の下位ビットを直流成分相殺値として減算して出力する加算器３と、動作指示されたときＡ／Ｄ変換器２の出力デジタル値をサンプル値としメモリ６に出力する制御回路５と、前記ベースバンドアナログ信号からのデジタル信号が有意信号が雑音によるものかを判定し、その旨を有意信号／雑音判定情報として制御部4へ制御信号Ｓｃを出力する判定部８０と、前記制御信号Ｓｃに応答して制御回路５への動作指示を行なう制御部４と、制御回路５で抜き出されたサンプル値を記憶するメモリ６と、メモリ６に記憶されたサンプル値の上位ビットのデジタル値をアナログ補正信号に変換し、アナログ加算器１に出力するＤ／Ａ変換器７とを備える。
図１６は、本発明の第一から第十の実施形態に係る直流オフセットキャンセル回路の概略構成におけるＡ／Ｄ変換器２の内部にアナログ加算器と前記アナログ加算器へＡ／Ｄ変換のためのフィードバックアナログ信号を出力するＤ／Ａ変換器を備えたＡ／Ｄ変換器の代表例である１次のデルタシグマ変調方式Ａ／Ｄ変換器の概略構成を示すブロック図である。
図１６（ａ）における１次のデルタシグマ変調方式Ａ／Ｄ変換器は、一方の入力にアナログ信号Ｘが入力されるとともに、他方の入力に後述するＤ／Ａ変換器１０５から出力されるフィードバックアナログ信号が入力され、入力されたアナログ信号からフィードバックするアナログ信号を減算するアナログ加算器１０２と、アナログ加算器１０２から出力されるアナログ信号を積分する積分器１０３と、積分器１０３の出力をデジタル信号に量子化する量子化器１０４と、量子化器１０４の出力タイミングを調整する遅延回路１０６と、遅延回路１０６の出力をアナログ信号に変換するＤ／Ａ変換器１０５を備えたデルタシグマ変調部１０１で構成される。
量子化器１０４の出力がＡ／Ｄ変換結果のＹであり、Ｚ領域における伝達関数は、量子化器１０４が発生する量子化ノイズをＱとした時、
Figure 2005295494
 となり、入力されたアナログ信号Ｘはそのままで、量子化ノイズＱだけが、
Figure 2005295494
 の項により１次のノイズシェーピング効果を得て、低域のノイズを改善し、オーバーサンプリングの効果とあいまって、Ａ／Ｄ変換器として機能するということはよく知られている。
図１６（ｂ）に示す別の１次のデルタシグマ変調方式Ａ／Ｄ変換器は、図１６（ａ）の後段にオーバーサンプリングされたデジタル信号を通常必要なナイキストレートまで帯域制限し且つ折り返しイメージを除去しながらサンプリングレートを下げるデシメーションデジタルフィルタ１０７を備えたＡ／Ｄ変換器の構成例である。
尚、デルタシグマ変調及びデルタ変調及びその合成である混合型あるいは補間型と呼ばれる変調方式及びそれらの発展系である様々なオーバーサンプリングＡ／Ｄ変換器の構成及び利点は、湯川彰による“オーバーサンプリングＡ−Ｄ変換技術”、日経ＢＰ社、および、Steven R. Norsworthyらによる“Delta-Sigma Data Converters, Theory, Design, and Simulation”、IEEE PRESSに説明されている（ここで参照することにより本明細書の一部を構成する）。
図１７は、図１６におけるデルタシグマ変調部１０１の別の構成例であり、本構成によれば、２次特性を持つノイズシェーピング効果を持ち、オーバーサンプリングレートの向上と共に、より高性能なＡ／Ｄ変換を実現できる。
デルタシグマ変調部１２０は、一方の入力にアナログ信号Ｘが入力されるとともに、他方の入力に後述する第一のＤ／Ａ変換器１２２から出力される第一のフィードバックアナログ信号が入力され、入力されたアナログ信号から第一のフィードバックするアナログ信号を減算する第一のアナログ加算器１２１と、第一のアナログ加算器１２１から出力されるアナログ信号を積分する第一の積分器１２３と、第一の積分器１２３の出力を一方の入力とするとともに、他方の入力に後述する第二のＤ／Ａ変換器１２５から出力される第二のフィードバックアナログ信号が入力され、入力されたアナログ信号から第二のフィードバックするアナログ信号を減算する第二のアナログ加算器１２４と、第二のアナログ加算器１２４から出力されるアナログ信号を積分する第二の積分器１２６と、第二の積分器１２６の出力をデジタル信号に量子化する量子化器１２７と、量子化器１２７の出力タイミングを調整する遅延回路１２８と、遅延回路１２８の出力をアナログ信号に変換する第一及び第二のＤ／Ａ変換器１２２，１２５を備える。
ここで、図１７の２次のデルタシグマ変調部１２０の構成例を用いて、本発明の直流オフセットキャンセル回路におけるＡ／Ｄ変換器２が、Ａ／Ｄ変換器内部にアナログ加算器と前記アナログ加算器へＡ／Ｄ変換のためのフィードバックアナログ信号を出力するＤ／Ａ変換器を備えたＡ／Ｄ変換器である場合、前記アナログ加算器が、直流オフセットキャンセル回路におけるアナログ加算器１と同様の一方に入力されるアナログ信号を他方から入力されるアナログ補正信号で減算する機能とＡ／Ｄ変換のためのフィードバックアナログ信号を加算又は減算する機能とを共用し、前記Ｄ／Ａ変換器が、制御回路５で抜き出されたサンプル値又は平均回路４５で算出された平均値を格納したメモリ６の上位ビットをＤ／Ａ変換する機能と、通常のＡ／Ｄ変換のためのフィードバックアナログ信号をＤ／Ａ変換する機能とを共用できることを説明する。
例えば、図１７における量子化器１２７が、あるアナログリファレンス電圧を閾値とし、量子化器１２７の入力信号が、この閾値以上であれば＋１、以下であれば−１のデジタル信号を出力する、いわゆる１ビット量子化器で、この量子化器１２７によりデジタル信号にはＱという量子化ノイズが加算され、第一及び第二のＤ／Ａ変換器１２２，１２５は、この±１のデジタル信号を±１のアナログ信号に変換し、Ｚ領域において第一及び第二積分器１２３，１２６の伝達関数が
Figure 2005295494
 で表され、遅延回路１２８が、
Figure 2005295494
 と表される場合を考える。ここで、アナログ入力信号はＸであり、デジタル出力信号はＹである。この時、図１７におけるａ，ｂ，ｃ，ｄの各点は以下のようになる。
Figure 2005295494
Figure 2005295494
従って、
Figure 2005295494
 また、
Figure 2005295494
Figure 2005295494
 従って、
Figure 2005295494
 また、
Figure 2005295494
 従って、
Figure 2005295494
 これらを展開すると様々な項が打ち消しあい、その結果、
Figure 2005295494
 となる。これは入力されたアナログ信号Ｘはそのままで、量子化ノイズＱだけが、
Figure 2005295494
 の項により２次のノイズシェーピング効果を得て、低域のノイズをより改善し、オーバーサンプリングの効果とあいまって、より高性能なＡ／Ｄ変換を実現できることはよく知られている。
Ａ／Ｄ変換器における直流オフセットをキャンセルするということは、デジタル信号Ｙがαという直流オフセットを持ちＹ＋αとなった場合、アナログ信号Ｘから、そのαを引くという行為に等しい。
ここで、ａ点の直前のアナログ加算器１２１を、直流オフセットをキャンセルするために共用する場合を考える。この場合ａ点は、デジタル信号Ｙが持つαという直流オフセットを２次のデルタシグマ変調部１２０における第一のＤ／Ａ変換器１２２とは別のＤ／Ａ変換器を用いて、ａ点の直前のアナログ加算で共用して減算するため、
Figure 2005295494
 となり、最終的にＹは、
Figure 2005295494
 となる。
すなわち、Ｙ式のＸからαが引かれたこととなり、ａ点の直前のアナログ加算器１２１を用いて、デルタシグマ変調方式Ａ／Ｄ変換器の入力部に位置するＡ／Ｄ変換のためのアナログ加算器と直流オフセットをキャンセルするためのアナログ加算器を共用できることは明らかであり、２次のデルタシグマ変調部１２０における第一のＤ／Ａ変換器１２２とは別のＤ／Ａ変換器は、Ｄ／Ａ変換器の入力部または出力部で結合することにより２つのＤ／Ａ変換器を共用することも容易に可能である。
Ａ／Ｄ変換器の入力部の入力ダイナミックレンジを低減することを第一目的と考えた場合、このように、本発明の直流オフセットキャンセル回路におけるＡ／Ｄ変換器２が、Ａ／Ｄ変換器内部にアナログ加算器と前記アナログ加算器へＡ／Ｄ変換のためのフィードバックアナログ信号を出力するＤ／Ａ変換器を備えたＡ／Ｄ変換器である場合、Ａ／Ｄ変換器の入力部に位置するアナログ加算器を用いてＡ／Ｄ変換と直流オフセットキャンセルする機能とを共用する形態が最も合理的且つ経済的であるが、入力部以外のＡ／Ｄ変換器内部のアナログ加算器を用いても、これに準ずるアナログ加算器後段の積分器などのアナログ回路のダイナミックレンジを低減するという効果が得られ、また、入力部と入力部以外のアナログ加算器を同時に共用できる組み合わせ形態も実現できる。以下にその原理を説明する。
ここでは、ｃ点の直前のアナログ加算器１２４を、直流オフセットをキャンセルするために共用する場合を考える。直流オフセットαをキャンセルしていない場合のｃ点は、
Figure 2005295494
 であるが、ここでＸをＸ−αとするために、
Figure 2005295494
 とすればよく、その結果、
Figure 2005295494
 となり、最終的にＹは、
Figure 2005295494
 となる。すなわち、αに、
Figure 2005295494
 という演算処理を実行し補正してやれば、アナログ信号Ｘからαという直流オフセットをキャンセルすることが可能であり、ｃ点の直前のアナログ加算器１２４は、デルタシグマ変調方式Ａ／Ｄ変換器の内部に位置するＡ／Ｄ変換のためのアナログ加算器と直流オフセットをキャンセルするためのアナログ加算器を共用することが可能である。
次に、αをβ＋γという２つの直流オフセットに分割する場合、上記式の展開の応用により、ａ点の直前のアナログ加算器１２１でβを、ｃ点の直前のアナログ加算器１２４でγを減算し、且つγに
Figure 2005295494
 という演算処理を行えば、
Figure 2005295494
 となり、アナログ信号Ｘからα＝β＋γという直流オフセットをキャンセルすることが可能であり、デルタシグマ変調方式Ａ／Ｄ変換器の入力部に位置するａ点の直前のＡ／Ｄ変換のためのアナログ加算器１２１とデルタシグマ変調方式Ａ／Ｄ変換器の内部に位置するｃ点の直前のＡ／Ｄ変換のためのアナログ加算器１２４と直流オフセットをキャンセルするためのアナログ加算器とを同時に共用することが可能である。
ここでは２次のデルタシグマ変調方式Ａ／Ｄ変換器の構成例を用いて説明したが、１次の場合はもちろん、３次以上の高次のデルタシグマ変調方式Ａ／Ｄ変換器の場合も同様の考え方ができる。
以上の原理を適用したいくつかの実施例を以下に説明する。
図１８は、本発明の第十一の実施形態に係る直流オフセットキャンセル回路の概略構成を示すブロック図であり、図１６（ａ）のデルタシグマ変調方式Ａ／Ｄ変換器を本発明の第二の実施形態に係る直流オフセットキャンセル回路４００である図４に適用した場合の、一構成例である。
図１８における直流オフセットキャンセル回路１８００は、一方の入力に高周波受信部から出力されるベースバンドアナログ信号が入力されるとともに、他方の入力に後述する共用Ｄ／Ａ変換器１３０から出力されるアナログ信号が入力され、ベースバンドアナログ信号の基準電圧値を修正してアナログ的に直流オフセットをキャンセルするアナログ加算器とデルタシグマ変調方式Ａ／Ｄ変換器におけるＡ／Ｄ変換のためのフィードバックアナログ信号を減算することを共用する共用アナログ加算器１２９と、共用アナログ加算器１２９から出力されるアナログ信号を積分する積分器１０３と、積分器１０３の出力をデジタル信号に量子化する量子化器１０４と、量子化器１０４の出力タイミングを調整する遅延回路１０６と、遅延回路１０６の出力と後述するメモリ６に記憶された平均値の上位ビットのデジタル値をアナログ補正信号に変換する機能を共用してアナログ信号に変換する共用Ｄ／Ａ変換器１３０を備え、量子化器１０４の出力を一方の入力とし、その値から後述するメモリ6に記憶された平均値の下位ビットを直流成分相殺値として減算して出力する加算器３と、動作指示されたとき量子化器１０４の出力デジタル値の出力信号の平均値を求めてメモリ６に出力する平均回路４５と、制御信号Ｓｃに応答して平均回路４５への動作指示を行なう制御部４と、平均回路４５で算出された平均値を記憶するメモリ６を備える。
尚、図１８における図１６（ａ）のデルタシグマ変調方式Ａ／Ｄ変換器は、Ａ／Ｄ変換器内部にオーバーサンプリングされたデジタル信号を通常必要なナイキストレートまで帯域制限し且つ折り返しイメージを除去しながらサンプリングレートを下げるデシメーションデジタルフィルタを備えていないため、高域の周波数成分が多く含まれており、一般的なナイキストレートＡ／Ｄ変換器と比較して直流成分としてのＡ／Ｄ変換結果は平均化処理なしでは得にくい。
そのため、動作指示されたときＡ／Ｄ変換器の出力デジタル値をサンプル値としてメモリ６に出力する図１における制御回路５では直流オフセットキャンセル回路としてあまり適切ではなく、平均回路４５により平均値を求める構成の方が望ましい。
図１９は、本発明の第十二の実施形態に係る直流オフセットキャンセル回路の概略構成を示すブロック図であり、図１６（ｂ）のデルタシグマ変調方式Ａ／Ｄ変換器を本発明の第一の実施形態に係る直流オフセットキャンセル回路１００である図１に適用した場合の、一構成例である。
図１９における直流オフセットキャンセル回路１９００は、一方の入力に高周波受信部から出力されるベースバンドアナログ信号が入力されるとともに、他方の入力に後述する共用Ｄ／Ａ変換器１３０から出力されるアナログ信号が入力され、ベースバンドアナログ信号の基準電圧値を修正してアナログ的に直流オフセットをキャンセルするアナログ加算器とデルタシグマ変調方式Ａ／Ｄ変換器におけるＡ／Ｄ変換のためのフィードバックアナログ信号を減算することを共用する共用アナログ加算器１２９と、共用アナログ加算器１２９から出力されるアナログ信号を積分する積分器１０３と、積分器１０３の出力をデジタル信号に量子化する量子化器１０４と、量子化器１０４の出力タイミングを調整する遅延回路１０６と、遅延回路１０６の出力と後述するメモリ６に記憶された平均値の上位ビットのデジタル値をアナログ補正信号に変換する機能とを共用してアナログ信号に変換する共用Ｄ／Ａ変換器１３０を備え、量子化器１０４と加算器３との間に配置され、量子化器１０４の出力を帯域制限し且つ折り返しイメージを除去しながらサンプリングレートを下げるデシメーションデジタルフィルタ１０７と、デシメーションデジタルフィルタ１０７の出力を一方の入力とし、その値から後述するメモリ6に記憶されたサンプル値の下位ビットを直流成分相殺値として減算して出力する加算器３と、動作指示されたときデシメーションデジタルフィルタ１０７の出力デジタル値のサンプル値としメモリ６に出力する制御回路５と、制御信号Ｓｃに応答して制御回路５への動作指示を行なう制御部４と、制御回路５で抜き出されたサンプル値を記憶するメモリ６を備える。
尚、図１９における図１６（ｂ）のデルタシグマ変調方式Ａ／Ｄ変換器は、Ａ／Ｄ変換器内部にオーバーサンプリングされたデジタル信号を通常必要なナイキストレートまで帯域制限し且つ折り返しイメージを除去しながらサンプリングレートを下げるデシメーションデジタルフィルタ１０７を備えているため、一般的なナイキストレートＡ／Ｄ変換器と同様にデジタル信号を扱え、制御部４が動作指示を出す制御回路５は、動作指示されたときＡ／Ｄ変換器の出力デジタル値をサンプル値としてメモリ６に出力することで十分な直流オフセットキャンセル効果があるが、図４で示しているように制御回路５を平均回路４５とすることで、より精度の高い直流オフセットキャンセル効果が得られる。
図２０は、本発明の第十三の実施形態に係る直流オフセットキャンセル回路の概略構成を示すブロック図であり、図１７で示した２次特性を持つノイズシェーピング効果が得られ、より高性能なＡ／Ｄ変換を実現できる２次のデルタシグマ変調方式Ａ／Ｄ変換器を本発明の本発明の第二の実施形態に係る直流オフセットキャンセル回路４００である図４に適用した場合の、一構成例である。
図２０における直流オフセットキャンセル回路２０００は、一方の入力に高周波受信部から出力されるベースバンドアナログ信号が入力されるとともに、他方の入力に後述する共用Ｄ／Ａ変換器１３２から出力されるアナログ信号が入力され、ベースバンドアナログ信号の基準電圧値を修正してアナログ的に直流オフセットをキャンセルするアナログ加算器と２次のデルタシグマ変調方式Ａ／Ｄ変換器におけるＡ／Ｄ変換のための第一のフィードバックアナログ信号を減算することを共用する共用アナログ加算器１３１と、共用アナログ加算器１３１から出力されるアナログ信号を積分する第一の積分器１２３と、第一の積分器１２３の出力を一方の入力とするとともに、他方の入力に後述する第二のＤ／Ａ変換器１２５から出力される第二のフィードバックアナログ信号が入力され、入力されたアナログ信号から第二のフィードバックするアナログ信号を減算する第二のアナログ加算器１２４と、第二のアナログ加算器１２４から出力されるアナログ信号を積分する第二の積分器１２６と、第二の積分器１２６の出力をデジタル信号に量子化する量子化器１２７と、量子化器１２７の出力タイミングを調整する遅延回路１２８と、遅延回路１２８の出力をアナログ信号に変換する第二のＤ／Ａ変換器１２５と、遅延回路１２８の出力と後述するメモリ６に記憶された平均値の上位ビットのデジタル値をアナログ補正信号に変換する機能とを共用してアナログ信号に変換する共用Ｄ／Ａ変換器１３２を備え、量子化器１２７の出力を一方の入力とし、その値から後述するメモリ6に記憶された平均値の下位ビットを直流成分相殺値として減算して出力する加算器３と、動作指示されたとき量子化器１２７の出力デジタル値の出力信号の平均値を求めてメモリ６に出力する平均回路４５と、制御信号Ｓｃに応答して平均回路４５への動作指示を行なう制御部４と、平均回路４５で算出された平均値を記憶するメモリ６を備える。
図２１は、本発明の第十四の実施形態に係る直流オフセットキャンセル回路の概略構成を示すブロック図であり、図１７で示した２次特性を持つノイズシェーピング効果が得られ、より高性能なＡ／Ｄ変換を実現できる２次のデルタシグマ変調方式Ａ／Ｄ変換器を本発明の本発明の第二の実施形態に係る直流オフセットキャンセル回路４００である図４に適用した場合の、第二の構成例である。
図２１における直流オフセットキャンセル回路２１００は、一方の入力に高周波受信部から出力されるベースバンドアナログ信号が入力されるとともに、他方の入力に後述する第一のＤ／Ａ変換器１２２から出力される２次のデルタシグマ変調方式Ａ／Ｄ変換器におけるＡ／Ｄ変換のための第一のフィードバックアナログ信号を減算する第一のアナログ加算器１２１と、第一のアナログ加算器１２１から出力されるアナログ信号を積分する第一の積分器１２３と、第一の積分器１２３の出力を一方の入力とするとともに、他方の入力に後述する共用Ｄ／Ａ変換器１３４から出力されるアナログ信号が入力され、ベースバンドアナログ信号の基準電圧値を修正してアナログ的に直流オフセットをキャンセルするアナログ加算器と２次のデルタシグマ変調方式Ａ／Ｄ変換器におけるＡ／Ｄ変換のための第二のフィードバックアナログ信号を減算することを共用する共用アナログ加算器１３３と、共用アナログ加算器１３３から出力されるアナログ信号を積分する第二の積分器１２６と、第二の積分器１２６の出力をデジタル信号に量子化する量子化器１２７と、量子化器１２７の出力タイミングを調整する遅延回路１２８と、遅延回路１２８の出力をアナログ信号に変換する第一のＤ／Ａ変換器１２２と、遅延回路１２８の出力と後述するメモリ６に記憶された平均値の上位ビットのデジタル値の演算処理を実行する補正部１３５を介してアナログ補正信号に変換する機能とを共用してアナログ信号に変換する共用Ｄ／Ａ変換器１３４を備え、量子化器１２７の出力を一方の入力とし、その値から後述するメモリ6に記憶された平均値の下位ビットを直流成分相殺値として減算して出力する加算器３と、動作指示されたとき量子化器１２７の出力デジタル値の出力信号の平均値を求めてメモリ６に出力する平均回路４５と、制御信号Ｓｃに応答して平均回路４５への動作指示を行なう制御部４と、平均回路４５で算出された平均値を記憶するメモリ６を備える。
図２２は、本発明の第十五の実施形態に係る直流オフセットキャンセル回路の概略構成を示すブロック図であり、図１７で示した２次特性を持つノイズシェーピング効果が得られ、より高性能なＡ／Ｄ変換を実現できる２次のデルタシグマ変調方式Ａ／Ｄ変換器を本発明の本発明の第二の実施形態に係る直流オフセットキャンセル回路４００である図４に適用した場合の、第三の構成例である。
図２１における直流オフセットキャンセル回路２２００は、一方の入力に高周波受信部から出力されるベースバンドアナログ信号が入力されるとともに、他方の入力に後述する第一の共用Ｄ／Ａ変換器１３７から出力されるアナログ信号が入力され、ベースバンドアナログ信号の基準電圧値を修正してアナログ的に直流オフセットをキャンセルするアナログ加算器と２次のデルタシグマ変調方式Ａ／Ｄ変換器におけるＡ／Ｄ変換のための第一のフィードバックアナログ信号を減算することを共用する第一の共用アナログ加算器１３６と、第一の共用アナログ加算器１３６から出力されるアナログ信号を積分する第一の積分器１２３と、第一の積分器１２３の出力を一方の入力とするとともに、他方の入力に後述する第二の共用Ｄ／Ａ変換器１３９から出力されるアナログ信号が入力され、ベースバンドアナログ信号の基準電圧値を修正してアナログ的に直流オフセットをキャンセルするアナログ加算器と２次のデルタシグマ変調方式Ａ／Ｄ変換器におけるＡ／Ｄ変換のための第二のフィードバックアナログ信号を減算することを共用する第二の共用アナログ加算器１３８と、第二の共用アナログ加算器１３８から出力されるアナログ信号を積分する第二の積分器１２６と、第二の積分器１２６の出力をデジタル信号に量子化する量子化器１２７と、量子化器１２７の出力タイミングを調整する遅延回路１２８と、後述するメモリ６に記憶された平均値の上位ビットを第一の共用Ｄ／Ａ変換器１３７用と第二の共用Ｄ／Ａ変換器１３９用とに分割する分割部１４１と、分割部１４１で分割された第一の共用Ｄ／Ａ変換器１３７用のメモリに記憶された平均値の上位ビットのデジタル値と遅延回路１２８の出力とを共用してアナログ信号に変換する第一の共用Ｄ／Ａ変換器１３７と、分割部１４１で分割された第二の共用Ｄ／Ａ変換器１３９用のメモリに記憶された平均値の上位ビットのデジタル値の演算処理を実行する補正部１４０を介してアナログ補正信号に変換する機能と遅延回路１２８の出力とを共用してアナログ信号に変換する第二の共用Ｄ／Ａ変換器１３９を備え、量子化器１２７の出力を一方の入力とし、その値から後述するメモリ6に記憶された平均値の下位ビットを直流成分相殺値として減算して出力する加算器３と、動作指示されたとき量子化器１２７の出力デジタル値の出力信号の平均値を求めてメモリ６に出力する平均回路４５と、制御信号Ｓｃに応答して平均回路４５への動作指示を行なう制御部４と、平均回路４５で算出された平均値を記憶するメモリ６を備える。
図２３は、図１８から図２２における共用Ｄ／Ａ変換器１３０，１３２，１３４，１３７，１３９の一構成例である。図２３（ａ）は、２つのデジタル信号をＤ／Ａ変換器１５２の入力部でデジタル的に加算して共用する例である。（ｂ）は、２つのデジタル信号を、それぞれＤ／Ａ変換し、出力部でアナログ的に加算して共用する例である。本発明においてはいずれの場合も適用可能である。更に（ｂ）の場合、２つのＤ／Ａ変換器１５３，１５４の出力先のアナログ加算器１５５で一度に共用して加算できることはいうまでもなく可能である。
次に、図１に示した直流オフセットキャンセル回路１００及び図４に示した直流オフセットキャンセル回路４００を例にその動作について説明する。図２は、本実施形態の直流オフセットキャンセル回路１００及び直流オフセットキャンセル回路４００の動作タイミング図であり、図２（Ａ）は高周波受信部の出力信号であるベースバンドアナログ信号ＳｂおよびアナロググランドＧａを示し、図２（Ｂ）は制御信号Ｓｃを示し、図２（Ｃ）はメモリ出力信号Ｍを示す。
図２（Ａ）に示すように、高周波受信部から出力されるベースバンドアナログ信号Ｓｂは、直流オフセット検出区間ＴｏｆｆではＤＣレベルを出力するように制御されており、アナロググランドＧａに対して直流オフセットＶｏｆｆを持っている。
また、図２（Ｂ）に示すように、制御信号Ｓｃは、直流オフセット検出区間Ｔｏｆｆ（時間ｔ１〜ｔ２）ではHレベルが出力され、制御部４は、制御信号Ｓｃに応答して直流オフセット検出区間Ｔｏｆｆに制御回路５又は平均回路４５へ動作開始を指示する。直流オフセットキャンセル回路１００における制御回路５は、直流オフセット検出区間Ｔｏｆｆにベースバンドアナログ信号Ｓｂの直流レベルのA/D変換されたデジタル信号の１サンプル値を抜き出し、又、直流オフセットキャンセル回路４００における平均回路４５は直流オフセット検出区間Ｔｏｆｆにベースバンドアナログ信号Ｓｂの直流レベルのＡ／Ｄ変換されたデジタル信号の平均値を求めて直流オフセット検出区間Ｔｏｆｆの最後のタイミングｔ２で、メモリ６にサンプル値又は平均値を格納する。
次の瞬間、格納されたサンプル値又は平均値はメモリ６の出力で上位ビットと下位ビットに分割され、上位ビットはＤ／Ａ変換器７へ、下位ビットはＡ／Ｄ変換器２の後段の加算器３にそれぞれ入力される。
Ｄ／Ａ変換器７の出力はアナログ加算器１の他方の入力に供給され、ベースバンドアナログ信号Ｓｂの基準電圧を修正しアナログ的に直流オフセットをキャンセルするように作用する。同時に、サンプル値又は平均値の下位ビットが入力された加算器３によりデジタル的にも直流オフセットをキャンセルするように作用する。この結果、図２（Ｂ）に示す有意区間Ｔｍでは直流オフセットがキャンセルされたデジタル信号が出力される。
次に、具体的な数値を用いて本発明の実施形態を説明する。例えば、高周波受信部から出力されるベースバンドアナログ信号Ｓｂの最大振幅が１．２６Ｖｐｐであり、最大で±０．６Ｖの直流オフセットが重畳される場合を考える。ここでは説明を簡略にするためアナロググランドＧａを０Ｖとし、Ａ／Ｄ変換器２の分解能を６ビットとし、直流オフセットのキャンセル精度も同様の６ビットが要求されているものとする。また、分割されるメモリ６の出力Ｍのうち上位３ビットをＤ／Ａ変換器７に、下位３ビットをＡ／Ｄ変換器２の後段の加算器3に入力するものとする。
この場合、Ａ／Ｄ変換器２の分解能は６ビットであるため、２の補数コードのデジタル値は±３１および０の６３階調となり、Ａ／Ｄ変換器２はベースバンドアナログ信号Ｓｂの最大振幅１．２６Ｖを０．０２Ｖのステップに分解することができる。
ここで、＋０．３Ｖの直流オフセットＶｏｆｆが重畳されている場合、直流オフセット検出区間Ｔｏｆｆで変換されるＡ／Ｄ変換器２のデジタル値は、１０進で「＋１５」、２進では「００１１１１」を示す。制御回路５により抜き出されたサンプル値又は平均回路４５により平均化された変換結果は直流オフセット検出区間Ｔｏｆｆの最後のタイミングｔ２でメモリ６に格納され、メモリ６の出力で上位３ビットである「００１（＋１）」と下位３ビットである「１１１（＋７）」に分割される。
図３に本実施形態におけるＤ／Ａ変換器７の変換対応表を示す。上位３ビットの「００１（＋１）」がＤ／Ａ変換器７に入力されると、Ｄ／Ａ変換器７は−０．１６Ｖのアナログ信号に変換する。アナログ加算器１では＋０．３Ｖの直流オフセットは、−０．１６ＶのＤ／Ａ変換器７の出力により補正され、＋０．１４ＶがＡ／Ｄ変換器２に入力される。＋０．１４ＶのＡ／Ｄ変換器２の出力デジタルコードは１０進で「＋７」である。「＋７」は、メモリ６の下位ビットが出力する「１１１（＋７）」が加算器に入力され減算されることにより、最終的にはデジタルコードは「０」になる。これら一連の動作により直流オフセットはキャンセルされる。
ここでは説明を簡略にするためＡ／Ｄ変換器２の分解能を６ビットとしたが、例えば１２ビットといった高分解能なＡ／Ｄ変換器を用い、±０．６Ｖのように重畳される直流オフセットが大きい場合でも、高精度なキャンセル精度を確保しながら例えば３ビットといった分解能の小さいＤ／Ａ変換器７で、直流オフセットキャンセル回路を容易に構成することができ、回路規模と消費電力の増大を抑えることが可能である。
このように本実施形態の直流オフセットキャンセル方法によれば、サンプル値又は平均値の上位ビットに対応するアナログ補正信号を用いてアナログ的にアナログベースバンド信号の基準電圧を修正するので、Ａ／Ｄ変換器に入力される信号レベルの直流オフセット分を補正し、最小値および最大値の増大を防ぐことができるとともに、入力ダイナミックレンジの要求仕様を低減することができる。
また、サンプル値又は平均値の下位ビットをデジタル的に減算して直流オフセットをキャンセルするため、精度の高い演算処理が可能であり、上位ビットに割り当てられたＤ／Ａ変換器の分解能の要求仕様を低減することができる。
また、本発明の第十一から第十五の態様に係る直流オフセットキャンセル回路については、本発明の第一から第十の態様に係る直流オフセットキャンセル回路におけるＡ／Ｄ変換器２が、デルタシグマ変調方式Ａ／Ｄ変換器に代表されるような、Ａ／Ｄ変換器内部にアナログ加算器と前記アナログ加算器へＡ／Ｄ変換のためのフィードバックアナログ信号を出力するＤ／Ａ変換器を備えたＡ／Ｄ変換器である場合、前記アナログ加算器は、本発明の第一から第十の態様に係る直流オフセットキャンセル回路におけるアナログ加算器１と同様の一方に入力されるアナログ信号を他方から入力されるアナログ補正信号で減算する機能とＡ／Ｄ変換のためのフィードバックアナログ信号を加算又は減算する機能とを共用し、前記Ｄ／Ａ変換器は、本発明の第一から第十の態様に係る直流オフセットキャンセル回路における制御回路５で抜き出されたサンプル値又は平均回路４５で算出された平均値を格納したメモリ６の上位ビットをＤ／Ａ変換する機能と、通常のＡ／Ｄ変換のためのフィードバックアナログ信号をＤ／Ａ変換する機能とを、Ｄ／Ａ変換器の入力部で加算すること、又はＤ／Ａ変換器の出力部で加算することを共用する機能を有することで、Ａ／Ｄ変換器の前段のアナログ加算器を必ずしも必要とせず、Ａ／Ｄ変換器内部のアナログ加算器後段の積分器などのアナログ回路のダイナミックレンジの要求仕様を低減することができる。
本発明の直流オフセットキャンセル回路は、制御回路又は平均回路で算出された値を格納したメモリの上位ビットをＤ／Ａ変換器を用いて入力部のアナログ加算器に供給し、アナログ的にアナログベースバンド信号の基準電圧を修正するので、アナログ加算器後段のＡ／Ｄ変換器に入力される信号レベルの直流オフセット分を補正し、最小値および最大値の増大を防ぐことができるとともに、入力ダイナミックレンジの要求仕様を低減することができるという効果を有し、また、Ａ／Ｄ変換器が、デルタシグマ変調方式Ａ／Ｄ変換器に代表されるような、Ａ／Ｄ変換器内部にアナログ加算器と前記アナログ加算器へＡ／Ｄ変換のためのフィードバックアナログ信号を出力するＤ／Ａ変換器を備えたＡ／Ｄ変換器である場合、内部のアナログ加算器及びＤ／Ａ変換器を直流オフセット分を補正する回路として共用することで、Ａ／Ｄ変換器の前段のアナログ加算器を必ずしも必要とせず、Ａ／Ｄ変換器内部のアナログ加算器後段の積分器などのアナログ回路のダイナミックレンジの要求仕様を低減することができるという効果を有し、例えば携帯電話等の無線通信システムにおける受信機の復調回路等に用いられ、受信機の高周波受信部から出力されるベースバンドアナログ信号をデジタル信号に変換して復調部に入力する場合に、デジタル信号に重畳される直流成分を除去する直流（ＤＣ）オフセットキャンセル回路等として有用である。
本発明の第一の実施形態に係る直流オフセットキャンセル回路の概略構成を示すブロック図 直流オフセットキャンセル回路の動作タイミング図 直流オフセットキャンセル回路のＤ／Ａ変換器の変換対応表 本発明の第二の実施形態に係る直流オフセットキャンセル回路の概略構成を示すブロック図 従来の直流オフセットキャンセル回路の概略構成を示すブロック図 従来の直流オフセットキャンセル回路の概略構成を示すブロック図 直流オフセットキャンセル回路のＡ／Ｄ変換器における入力信号の説明図 本発明の第三の実施形態に係る直流オフセットキャンセル回路の概略構成を示すブロック図 本発明の第四の実施形態に係る直流オフセットキャンセル回路の概略構成を示すブロック図 本発明の第五の実施形態に係る直流オフセットキャンセル回路の概略構成を示すブロック図 本発明の第六の実施形態に係る直流オフセットキャンセル回路の概略構成を示すブロック図 本発明の第七の実施形態に係る直流オフセットキャンセル回路の概略構成を示すブロック図 本発明の第八の実施形態に係る直流オフセットキャンセル回路の概略構成を示すブロック図 本発明の第九の実施形態に係る直流オフセットキャンセル回路の概略構成を示すブロック図 本発明の第十の実施形態に係る直流オフセットキャンセル回路の概略構成を示すブロック図 １次のデルタシグマ変調方式Ａ／Ｄ変換器の概略構成を示すブロック図 ２次のデルタシグマ変調部の概略構成を示すブロック図 本発明の第十一の実施形態において１次のデルタシグマ変調方式Ａ／Ｄ変換器を本発明の第二の実施形態に係る直流オフセットキャンセル回路に適用した場合の概略構成を示すブロック図 本発明の第十二の実施形態において１次のデルタシグマ変調方式Ａ／Ｄ変換器を本発明の第一の実施形態に係る直流オフセットキャンセル回路に適用した場合の概略構成を示すブロック図 本発明の第十三の実施形態において２次のデルタシグマ変調方式Ａ／Ｄ変換器を本発明の第二の実施形態に係る直流オフセットキャンセル回路に適用した場合の概略構成を示すブロック図 本発明の第十四の実施形態において２次のデルタシグマ変調方式Ａ／Ｄ変換器を本発明の第二の実施形態に係る直流オフセットキャンセル回路に適用した場合の概略構成を示すブロック図 本発明の第十五の実施形態において２次のデルタシグマ変調方式Ａ／Ｄ変換器を本発明の第二の実施形態に係る直流オフセットキャンセル回路に適用した場合の概略構成を示すブロック図 共用Ｄ／Ａ変換器の概略構成を示すブロック図
符号の説明
１ アナログ加算器
２，５１，６３ Ａ／Ｄ変換器
３，５３，６５，７１ 加算器
４，５６，６８ 制御部
５ 制御回路
４５、５２，６７ 平均回路
６，５４ メモリ
７，７２ Ｄ／Ａ変換器
５５，６６，８０ 判定部
６１ バッファ
６２ 増幅器
６４ レベル検出器
７０ 基準レジスタ
８０ 判定部
１０１ デルタシグマ変調部
１０２，１５５ アナログ加算器
１０３ 積分器
１０４，１２７ 量子化器
１０５，１５２，１５３，１５４ Ｄ／Ａ変換器
１０６，１２８ 遅延回路
１０７ デシメーションデジタルフィルタ
１２１ 第一のアナログ加算器
１２２ 第一のＤ／Ａ変換器
１２３ 第一の積分器
１２４ 第二のアナログ加算器
１２５ 第二のＤ／Ａ変換器
１２６ 第二の積分器
１２９，１３３ 共用アナログ加算器
１３０，１３２，１３４ 共用Ｄ／Ａ変換器
１３１ 共用アナログ加算器
１３５，１４０ 補正部
１３６ 第一の共用アナログ加算器
１３７ 第一の共用Ｄ／Ａ変換器
１３８ 第二の共用アナログ加算器
１３９ 第二の共用Ｄ／Ａ変換器
１４１ 分割部
１５１ 加算器

Claims (31)

  1. 一方に入力されるベースバンドアナログ信号を他方から入力されるアナログ補正信号で減算するアナログ加算器と、
    前記アナログ加算器の出力をデジタル値に変換するＡ／Ｄ変換器と、
    前記Ａ／Ｄ変換器の出力デジタル値をサンプル値として抜き出す制御回路と、
    前記制御回路の動作タイミングを制御する制御部と、
    前記サンプル値を記憶するメモリと、
    前記サンプル値の上位ビットをアナログ値に変換し、前記アナログ補正信号として前記アナログ加算器へ出力するＤ／Ａ変換器と、
    一方に入力される前記Ａ／Ｄ変換器の出力を他方から入力される前記サンプル値の下位ビットで減算する加算器と、
    を備える直流オフセットキャンセル回路。
  2. 前記制御回路は、前記Ａ／Ｄ変換器の出力デジタル値の平均値を求める平均回路である請求項１記載の直流オフセットキャンセル回路。
  3. 前記制御部は、前記ベースバンドアナログ信号の直流オフセット検出区間を動作タイミングとする請求項１または２記載の直流オフセットキャンセル回路。
  4. 前記加算器の出力信号から判定した雑音区間で前記制御回路のタイミング制御を行う判定部を備える請求項１又は２記載の直流オフセットキャンセル回路。
  5. 前記Ａ／Ｄ変換器出力信号から判定した雑音区間で前記制御回路のタイミング制御を行う判定部を備える請求項１又は２記載の直流オフセットキャンセル回路。
  6. 前記アナログ加算器出力信号から判定した雑音区間で前記制御回路のタイミング制御を行う判定部を備える請求項１又は２記載の直流オフセットキャンセル回路。
  7. 前記ベースバンドアナログ信号から判定した雑音区間で前記制御回路のタイミング制御を行う判定部を備える請求項１又は２記載の直流オフセットキャンセル回路。
  8. アナログ加算器と前記アナログ加算器へデジタル変換のためのアナログ信号をフィードバックさせるＤ／Ａ変換器とを備え、前記アナログ加算器が、一方に入力されるベースバンドアナログ信号を他方から入力されるアナログ補正信号で減算するＡ／Ｄ変換器と、
    前記Ａ／Ｄ変換器の出力デジタル値をサンプル値として抜き出す制御回路と、
    前記制御回路の動作タイミングを制御する制御部と、
    前記サンプル値を記憶するメモリと、
    一方に入力される前記Ａ／Ｄ変換器の出力デジタル値および他方に入力される前記サンプル値の上位ビットをアナログ値に変換し、前記アナログ補正信号として前記アナログ加算器へ出力するＤ／Ａ変換器と、
    一方に入力される前記Ａ／Ｄ変換器の出力デジタル値を他方から入力される前記サンプル値の下位ビットで減算する加算器と、
    を備える直流オフセットキャンセル回路。
  9. 前記Ａ／Ｄ変換器が高次の変換器である請求項８記載の直流オフセットキャンセル回路。
  10. 前記サンプル値の上位ビットの演算処理を行う補正部を備える請求項９記載の直流オフセットキャンセル回路。
  11. 前記アナログ加算器へ前記補正信号を出力するＤ／Ａ変換器が共用構成である請求項８ないし１０の何れか一項記載の直流オフセットキャンセル回路。
  12. 前記Ａ／Ｄ変換器は、デジタルフィルタを備える請求項８ないし１１の何れか一項記載の直流オフセットキャンセル回路。
  13. 前記制御回路は、前記Ａ／Ｄ変換器の出力デジタル値の平均値を求める平均回路である請求項８ないし１２の何れか一項記載の直流オフセットキャンセル回路。
  14. 前記制御部は、前記ベースバンドアナログ信号の直流オフセット検出区間を動作タイミングとする請求項８ないし１３の何れか一項記載の直流オフセットキャンセル回路。
  15. 前記加算器の出力信号から判定した雑音区間で前記制御回路のタイミング制御を行う判定部を備える請求項８ないし１４の何れか一項記載の直流オフセットキャンセル回路。
  16. 前記Ａ／Ｄ変換器の出力信号から判定した雑音区間で前記制御回路のタイミング制御を行う判定部を備える請求項８ないし１５の何れか一項記載の直流オフセットキャンセル回路。
  17. 前記アナログ加算器の出力信号から判定した雑音区間で前記制御回路のタイミング制御を行う判定部を備える請求項８ないし１６の何れか一項記載の直流オフセットキャンセル回路。
  18. 前記ベースバンドアナログ信号から判定した雑音区間で前記制御回路のタイミング制御を行う判定部を備える請求項８ないし１７の何れか一項記載の直流オフセットキャンセル回路。
  19. 一方に入力されるベースバンドアナログ信号を他方から入力されるアナログ補正信号で減算するアナログ加算器と、
    前記アナログ加算器の出力を積分する積分器と、
    前記積分器の出力を量子化する量子化器と、
    前記量子化器の出力デジタル値をサンプル値として抜き出す制御回路と、
    前記制御回路の動作タイミングを制御する制御部と、
    前記サンプル値を記憶するメモリと、
    一方に入力される前記量子化器の出力デジタル値および他方に入力される前記サンプル値の上位ビットをアナログ値に変換し、前記アナログ補正信号として前記アナログ加算器へ出力する２入力Ｄ／Ａ変換器と、
    一方に入力される前記量子化器の出力デジタル値を他方から入力される前記サンプル値の下位ビットで減算する加算器と、
    を備える直流オフセットキャンセル回路。
  20. 一方に入力されるベースバンドアナログ信号を他方から入力されるアナログ補正信号で減算する第１のアナログ加算器と、
    前記第１のアナログ加算器の出力を積分する第１の積分器と、
    一方に入力される前記第１の積分器の出力を他方から入力されるアナログ信号で減算する第２のアナログ加算器と、
    前記第２のアナログ加算器の出力を積分する第２の積分器と、
    前記第２の積分器の出力を量子化する量子化器と、
    前記量子化器の出力デジタル値をサンプル値として抜き出す制御回路と、
    前記制御回路の動作タイミングを制御する制御部と、
    前記サンプル値を記憶するメモリと、
    一方に入力される前記量子化器の出力デジタル値および他方に入力される前記サンプル値の上位ビットをアナログ値に変換し、前記アナログ補正信号として前記第１のアナログ加算器へ出力する２入力Ｄ／Ａ変換器と、
    前記量子化器の出力デジタル値をアナログ値に変換して前記第２のアナログ加算器へ出力するＤ／Ａ変換器と、
    一方に入力される前記量子化器の出力デジタル値を他方から入力される前記サンプル値の下位ビットで減算する加算器と、
    を備える直流オフセットキャンセル回路。
  21. 一方に入力されるベースバンドアナログ信号を他方から入力されるアナログ信号で減算する第１のアナログ加算器と、
    前記第１のアナログ加算器の出力を積分する第１の積分器と、
    一方に入力される前記第１の積分器の出力からアナログ補正信号を減算する第２のアナログ加算器と、
    前記第２のアナログ加算器の出力を積分する第２の積分器と、
    前記第２の積分器の出力を量子化する量子化器と、
    前記量子化器の出力デジタル値をサンプル値として抜き出す制御回路と、
    前記制御回路の動作タイミングを制御する制御部と、
    前記サンプル値を記憶するメモリと、
    前記サンプル値の上位ビットの演算処理を行う補正部と、
    前記量子化器の出力デジタル値をアナログ値に変換して前記第１のアナログ加算器へ出力するＤ／Ａ変換器と、
    一方に入力される前記量子化器の出力デジタル値および他方に入力される前記補正部の出力デジタル値をアナログ値に変換し、前記アナログ補正信号として前記第２のアナログ加算器へ出力する２入力Ｄ／Ａ変換器と、
    一方に入力される前記量子化器の出力デジタル値を他方から入力される前記サンプル値の下位ビットで減算する加算器と、
    を備える直流オフセットキャンセル回路。
  22. 一方に入力されるベースバンドアナログ信号を他方から入力される第１のアナログ補正信号で減算する第１のアナログ加算器と、
    前記第１のアナログ加算器の出力を積分する第１の積分器と、
    前記第１の積分器の出力から第２のアナログ補正信号を減算する第２のアナログ加算器と、
    前記第２のアナログ加算器の出力を積分する第２の積分器と、
    前記第２の積分器の出力を量子化する量子化器と、
    前記量子化器の出力デジタル値をサンプル値として抜き出す制御回路と、
    前記制御回路の動作タイミングを制御する制御部と、
    前記サンプル値を記憶するメモリと、
    前記サンプル値の上位ビットを第１と第２の上位ビットに分割する分割部と、
    前記分割部から出力される前記第２の上位ビットの演算処理を行う補正部と、
    一方に入力される前記量子化器の出力デジタル値および他方に入力される前記分割部から出力される前記第１の上位ビットをアナログ値に変換し、前記第１のアナログ補正信号として前記第１のアナログ加算器へ出力する第１の２入力Ｄ／Ａ変換器と、
    一方に入力される前記量子化器の出力デジタル値および他方に入力される前記補正部の出力デジタル値をアナログ値に変換し、前記第２のアナログ補正信号として前記第２のアナログ加算器へ出力する第２の２入力Ｄ／Ａ変換器と、
    一方に入力される前記量子化器の出力を他方から入力される前記サンプル値の下位ビットで減算する加算器と、
    を備える直流オフセットキャンセル回路。
  23. 前記２入力Ｄ／Ａ変換器は、前記量子化器の出力と前記メモリの上位ビットに対応するデジタル値とを加算する加算器と、前記加算器の出力をアナログ信号に変換するＤ／Ａ変換器とを備える請求項１９ないし２２のいずれか一項記載の直流オフセットキャンセル回路。
  24. 前記２入力Ｄ／Ａ変換器は、前記量子化器の出力デジタル値をアナログ値に変換するＤ／Ａ変換器と、前記メモリの上位ビットに対応するデジタル値をアナログ値に変換するＤ／Ａ変換器と、各Ｄ／Ａ変換器の出力を加算する加算器とを備える請求項１９ないし２３のいずれか一項記載の直流オフセットキャンセル回路。
  25. 前記量子化器と前記加算器との間に配置されるデジタルフィルタを備える請求項１９ないし２４のいずれか一項記載の直流オフセットキャンセル回路。
  26. 前記制御回路は、前記量子化器の出力デジタル値の平均値を求める平均回路である請求項１９ないし２５のいずれか一項記載の直流オフセットキャンセル回路。
  27. 前記制御部は、前記ベースバンドアナログ信号の直流オフセット検出区間を動作タイミングとする請求項１９ないし２６のいずれか一項記載の直流オフセットキャンセル回路。
  28. 前記加算器の出力信号から判定した雑音区間で前記制御回路のタイミング制御を行う判定部を備える請求項１９ないし２７のいずれか一項記載の直流オフセットキャンセル回路。
  29. 前記量子化器の出力信号から判定した雑音区間で前記制御回路のタイミング制御を行う判定部を備える請求項１９ないし２８のいずれか一項記載の直流オフセットキャンセル回路。
  30. 前記アナログ加算器の出力信号から判定した雑音区間で前記制御回路のタイミング制御を行う判定部を備える請求項１９ないし２９のいずれか一項記載の直流オフセットキャンセル回路。
  31. 前記ベースバンドアナログ信号から判定した雑音区間で前記制御回路のタイミング制御を行う判定部を備える請求項１９ないし３０のいずれか一項記載の直流オフセットキャンセル回路。
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